CN116367547A - 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 Download PDF

Info

Publication number
CN116367547A
CN116367547A CN202211606353.7A CN202211606353A CN116367547A CN 116367547 A CN116367547 A CN 116367547A CN 202211606353 A CN202211606353 A CN 202211606353A CN 116367547 A CN116367547 A CN 116367547A
Authority
CN
China
Prior art keywords
tav
layer
forming
individual
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211606353.7A
Other languages
English (en)
Inventor
D·法兹尔
I·V·恰雷
N·M·洛梅利
R·维尼加拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN116367547A publication Critical patent/CN116367547A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开涉及包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块个别地包括竖直堆叠，所述竖直堆叠包括导体层正上方交替的绝缘层和导电层。存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串。所述沟道材料串与所述导体层的导体材料直接电耦合。穿阵列通孔TAV区包括个别地延伸穿过所述绝缘层和所述导电层到所述导体层中的TAV构造。所述TAV构造中的个别TAV构造包括在下部部分正上方且与所述下部部分接合的上部部分。所述个别TAV构造在竖直横截面中包括所述上部部分与所述下部部分接合的至少一个外部折弯表面。公开了其它实施例，包含方法。

Description

包括存储器单元串的存储器阵列和用于形成包括存储器单元 串的存储器阵列的方法
技术领域
本文中所公开的实施例涉及包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每一存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可被配置成存储多于两个水平或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区，所述一对导电源极/漏极区间具有半导电沟道区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极移除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态硬盘的快闪存储器替代常规的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开案中的任一者中所展示和描述。存储器块可至少部分地界定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其界定个别字线的接触区，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
发明内容
根据本公开的一方面，提供了一种用于形成包括存储器单元串的存储器阵列的方法。所述方法包括：在衬底上形成将包括竖直交替的第一层和第二层的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区和穿阵列通孔(TAV)区；在所述TAV区中的所述堆叠的下部部分中形成牺牲性插塞，其个别地水平地位于将形成个别TAV处；在所述堆叠的下部部分和牺牲性插塞正上方形成所述堆叠的上部部分的竖直交替的第一层和第二层且使TAV开口形成到所述堆叠的上部部分中，所述TAV开口个别地延伸到个别牺牲性插塞；通过TAV开口移除牺牲性插塞以使TAV开口更深地延伸到所述堆叠中；在个别延伸TAV开口中和其中由所述移除产生的空隙空间中形成个别TAV；以及形成延伸穿过存储器块区中的第一层和第二层的沟道材料串。
根据本公开的另一方面，提供了一种用于形成包括存储器单元串的存储器阵列的方法。所述方法包括：在衬底上形成包括导体材料的导体层；形成将包括导体层正上方竖直交替的第一层和第二层的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区和穿阵列通孔(TAV)区；在TAV区中的导体层中形成牺牲性插塞，其个别地水平地位于将形成个别TAV处；在所述堆叠的下部部分和牺牲性插塞正上方形成所述堆叠的上部部分的竖直交替的第一层和第二层且使TAV开口形成到所述堆叠的上部部分中，所述TAV开口个别地延伸到个别牺牲性插塞；通过TAV开口移除牺牲性插塞以使TAV开口更深地延伸到所述堆叠中；在个别延伸TAV开口中和其中由所述移除产生的空隙空间中形成个别TAV；以及形成延伸穿过存储器块区中的第一层和第二层的沟道材料串。
根据本公开的又一方面，提供了一种包括存储器单元串的存储器阵列。所述存储器阵列包括：横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括导体层正上方交替的绝缘层和导电层，存储器单元串包括延伸穿过绝缘层和导电层的沟道材料串，所述沟道材料串与导体层的导体材料直接电耦合；和穿阵列通孔(TAV)区，其包括个别地延伸穿过绝缘层和导电层到导体层中的TAV构造，个别TAV构造包括在下部部分正上方且与所述下部部分接合的上部部分，所述个别TAV构造在竖直横截面中包括所述上部部分与所述下部部分接合的至少一个外部折弯表面。
附图说明
图1是可为较大衬底(例如，半导体晶片，且未展示)的部分的裸片或裸片区域的图解顶部平面图。
图2和3是根据本发明的实施例的构造(例如，作为图1的一部分)的部分的图解横截面图，所述构造将包括存储器单元的竖向延伸串的阵列。
图4到33是根据本发明的一些实施例的在处理中的图2和3的构造或其部分或替代和/或额外实施例的图解依序横截面图和/或放大视图。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列例如NAND阵列或具有阵列下外围控制电路系统(例如，阵列下CMOS)的其它存储器单元的阵列。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理和其它处理，而不论是现有还是独立于形成晶体管栅极的时间而在未来开发。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，NAND架构)。参考可视为“后栅”或“替换栅”处理的图1到33来描述实例方法实施例。此外且无论如何，以下处理步骤顺序只是一个实例，并且可使用实例处理步骤的其它顺序(有或没有其它处理步骤)而无论是否使用“后栅/替换栅”处理。
图1展示包括裸片或裸片区域100的实例图解实施例，所述裸片或裸片区域可为较大衬底(例如，半导体晶片，且未展示)的部分且将在所述裸片或裸片区域中制造存储器阵列。实例裸片区域100包括至少一个存储器平面区105(展示四个)、个别存储器平面区105中的存储器块区58、阶梯区60(在存储器平面的纵向端处展示两个)和外围电路系统区PC(展示两个)。在此文件中，“块”一般包含“子块”。可使用替代定向，例如在紧邻的存储器平面(未展示)之间具有阶梯区。区105、58、60和/或PC可能在此处理点处不可辨别。图2和3是裸片区域100的部分的较大比例的图解视图。
参考图2和3，在形成晶体管和/或存储器单元(尚未制造)的竖向延伸串的阵列或阵列区12和形成穿阵列通孔(TAV)区19的方法中展示构造10。“TAV区”为存在或将形成有效TAV的区。“有效TAV”是延伸穿过堆叠并且在已经或正在制造(例如，通过下文描述的堆叠18*；*用作后缀以包含可能具有或可能不具有其它后缀的所有此类相同数字指定的组件)的集成电路系统的成品构造中的不同高度的电子组件之间的电路有效导电互连件。TAV区还可含有一或多个虚设TAV(即，在已制造或正在制造的集成电路系统的成品结构中延伸穿过堆叠18*的电路无效结构)。实例TAV区19可处于个别存储器平面105中(即，平面内；例如，图1)或平面外(即，存储器平面区[未展示]之外；例如，平面边缘或在阶梯区60中)。仅借助于实例，实例平面内TAV区19在图1中如此指定。讨论相对于单个TAV区19，尽管可能存在本发明可适用的多个TAV区，和那些多个TAV区是否在平面内、平面外和/或平面内与平面外的组合进行。TAV区可在存储器块区(未展示)中。
实例构造10包括基底衬底11，所述基底衬底包括导电/导体/传导、半导电/半导体/半传导和/或绝缘/绝缘体/隔绝(即，在本文中是电气地)材料。各种材料已经竖向形成于基底衬底11上。材料可在图2和3所描绘的材料的旁边、竖向向内或竖向向外。举例来说，集成电路系统的其它部分制造或完全制造的组件可设置于基底衬底11上方、周围或内部某处。还可制造用于操作存储器单元的竖向延伸串的阵列(例如，阵列12或存储器阵列区12)中的组件的控制和/或其它外围电路系统，且所述电路系统可能或可能并非完全或部分地位于阵列或子阵列中。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
在一个实施例中，包括导体材料17的导体层16(例如，具有顶部87)已经形成于衬底11上方。如所展示，导体材料17包括处于下部导体材料44正上方且与其直接电耦合(例如，直接抵靠)的上部导体材料43，所述下部导体材料与上部导体材料43具有不同组成。在一个实施例中，上部导体材料43包括导电掺杂半导电材料(例如，经n型掺杂或经p型掺杂多晶硅)。在一个实施例中，下部导体材料44包括导电金属材料(例如，金属硅化物，例如WSix)。导体层16可包括用于控制对将在阵列12中形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如，外围阵列下电路系统和/或公共源极线或板)的部分。
堆叠18*的下部部分18L已经形成于导体层16(在存在时)和衬底11正上方。堆叠18*将包括竖直交替的导电层22*和绝缘层20*。下部部分18L和导体层16共同包括将包括成品电路系统构造中的横向间隔开的存储器块58的横向间隔开的存储器块区58且包括TAV区19。存储器块区58和所得存储器块58(尚未展示)可被视为纵向伸长的且沿着方向55，例如相对于彼此水平平行定向。存储器块区58有可能在处理时不可辨别。
导电层22*(替代地称为第一层)可不包括传导材料，并且绝缘层20*(替代地称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。在一个实施例中，下部部分18L包括处于导体材料17正上方(例如，直接抵靠)的第二层20*的最下部层20z。实例最下部第二层20z为绝缘的且可为牺牲性的(例如，在阵列区12中；例如包括材料62，例如二氧化硅和/或氮化硅)。第二层20*中的次最下部第二层20x在最下部第二层20z正上方且可为牺牲性的(例如，在阵列区12中；例如包括材料63，例如二氧化硅和/或氮化硅)。包括牺牲材料77(例如，多晶硅或氮化硅)的第一层22*的最下部层22z竖直处于最下部第二层20z与次最下部第二层20x之间。实例下部部分18L包括在次最下部第二层20x正上方的包括传导材料47(例如，导电掺杂多晶硅)的传导材料层21。在一个实施例中，下部部分18L包括最上部层，其为次次最下部第二层20w(例如，包括材料24；例如二氧化硅)。层20w和21相对于彼此可具有相同或不同厚度。可存在额外层。举例来说，一或多个额外层可处于层20w上方(层20w由此不是部分18L中的最上部层，且未展示)，处于层20w与层21之间(未展示)，和/或处于层22z下方(除20z外未展示)。
牺牲性插塞80已经形成于TAV区19中的导体层16中且个别地水平地位于将形成个别TAV(尚未展示)处(例如，将至少部分地形成此类TAV处；例如在位置85)。在一个实施例中，牺牲性插塞80为绝缘的，且在一个此类实施例中包括氧化铝(例如，化学计量或非化学计量；例如Al2O3)。在一个实施例中，牺牲性插塞80为导电的且在另一实施例中为半导电的。
参考图4和5，TAV区19中的实例层20w、21、20x、22z、20z和16已经图案化，例如形成包括材料/插塞24、47、63、77、62、43、44和80的岛部86。实例岛部86展示为大于且环绕原始牺牲性插塞80。替代地，借助于实例，岛部86可水平地具有与牺牲性插塞80相同的大小和形状或小于其水平大小(均未展示)。无论如何，实例构造10展示已经形成且至少平面化回到岛部86的剩余最外层20w的绝缘材料78(例如，二氧化硅和/或氮化硅)。阵列区12中的层20w、21、20x、22z、20z和16也可发生图案化(未展示)。
参考图6到9，堆叠18*的上部部分18U已经形成于堆叠18*的下部部分18L和牺牲性插塞80正上方。实例上部部分18U包括竖直交替的不同组成的第一层22和第二层20。第一层22可为导电的，且第二层20可为绝缘的，但结合由此初始地描述的“后栅”或“替换栅”实例方法实施例在处理时不必如此。实例第一层22和第二层20分别包括不同组成的材料26和24(例如，氮化硅和二氧化硅)。实例上部部分18U展示为在下部部分18L上方以第一层22开始，但这可替代地以第二层20(未展示)开始，或层20w可被视为处于上部部分18U中(未如此指定)。此外，且借助于实例，下部部分18L可经形成以具有一或多个第一和/或第二层作为其顶部。无论如何，仅展示了少量层20和22，其中上部部分18U(且由此堆叠18*)更有可能包括数十个、一百个或更多个等层20和22。此外，可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层16与堆叠18*之间。仅借助于实例，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在最下部导电层22下方和/或在最上部导电层22上方。举例来说，一或多个选择栅极层(未展示)可在导体层16与最下部导电层22之间，且一或多个选择栅极层可在最上部导电层22上方。替代地或另外，所描绘的最上部和最下部导电层22中的至少一者可以是选择栅极层。
已(例如，通过蚀刻)穿过上部部分18U中的第二层20和第一层22到下部部分18L中的导体层16(例如，至少到下部部分18L中的最下部第一层22z)形成沟道开口25。沟道开口25可随着在堆叠18*中移动更深而径向向内逐渐变窄(未展示)。在一些实施例中，沟道开口25可如所示进入导体层16的导体材料17，或可止于顶部(未展示)。替代地，作为实例，沟道开口25可止于最下部第二层20z顶上或中。使沟道开口25至少延伸到导体层16的导体材料17的原因是为了向沟道开口25中的材料提供锚定效应。蚀刻终止材料(未展示)可在导体层16的导体材料17中或顶上，以在期望时有助于相对于导体层16终止对沟道开口25的蚀刻。此类蚀刻终止材料可以是牺牲性或非牺牲性的。
晶体管沟道材料可竖向地沿着绝缘层和导电层形成于个别沟道开口中，因此包括与导体层中的导体材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如掺杂或未掺杂的硅，或电荷捕集材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向处于沟道材料与存储材料之间。
在一个实施例中且如所展示，电荷阻挡材料30、存储材料32和电荷传递材料34竖向地沿着绝缘层20和导电层22形成于个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18*上方和个别开口25中沉积所述晶体管材料的相应薄层、接着将所述薄层至少平坦化回到堆叠18*的顶部表面来形成。
作为沟道材料串53的沟道材料36也竖向地沿着存储器块区58内的绝缘层20和导电层22形成于沟道开口25中。归因于比例，材料30、32、34和36在一些图中共同展示且仅指定为材料37。实例沟道材料36包含适当掺杂的晶体半导体材料，例如一或多种硅、锗和所谓的第III族/第V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一者的实例厚度是25到100埃。可进行冲压蚀刻以从沟道开口25的基底(未展示)移除材料30、32和34以露出导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34(如所展示)中的每一种单独地发生，或可仅相对于一些(未展示)发生。替代地且仅借助于实例，可不进行冲压蚀刻，且沟道材料36可仅通过单独的导电互连件(尚未展示)直接电耦合到导体层16的导体材料17。无论如何，可在形成上部部分18U之前在沟道开口25将在的水平位置中在下部部分18L中形成牺牲性蚀刻终止塞(未展示)。可接着通过蚀刻材料24和26以终止于牺牲性插塞的材料上或中，接着掘出此类插塞的剩余材料来形成沟道开口25，之后在沟道开口25中形成材料。在沟道开口25中展示径向中心实心电介质材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅借助于实例，沟道开口25中的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。
参考图10和11，水平伸长的沟槽40已通过上部部分18U到下部部分18L形成到堆叠18*中(例如，通过各向异性蚀刻)，并且个别地处于横向紧邻的存储器块区58之间。具有与沟槽40相同的一般水平轮廓的牺牲性蚀刻终止线(未展示)可在形成沟槽40之前个别地形成在堆叠18下方。可接着通过蚀刻材料24和26以止于个别牺牲性线的材料上或中，接着掘出此类牺牲性线的剩余材料来形成沟槽40。沟槽40可横向向内或横向向外逐渐变窄，从而更深地移动到堆叠18*中(未展示)。仅借助于实例且为了简洁起见，沟道开口25展示为以每行三个和四个沟道开口25的交错行的群组或列布置。沟槽40将通常比沟道开口25宽(例如，宽3到10倍)。可使用任何替代现有或未来开发的布置和构造。可直接抵靠TAV区19(未展示)形成一或多个沟槽40，包含例如至少部分地在所述TAV区内(未展示)。替代地，最靠近TAV区19的沟槽40可与所述TAV区横向间隔开(如所展示)。
TAV开口84已经形成到TAV区19中的堆叠18*的上部部分18L中且个别地延伸到个别牺牲性插塞80。TAV开口84可最终到达、穿过或仅进入导体层16中。TAV开口84可横向向内或横向向外逐渐变窄，从而更深地移动到堆叠18*(未展示)。无论如何，TAV开口84可与牺牲性插塞80具有相同水平横截面形状(如所展示)，与其具有不同水平横截面形状(未展示)，与其具有相同水平大小(如所展示)和/或与其具有不同水平大小(未展示)。无论如何，个别TAV开口84可相对于牺牲性插塞80水平偏移(如所展示；例如有目的地未对准、无意地未对准和/或作为处理的假影)。
沟槽40、沟道开口25和TAV开口84(和/或随后形成在其中的材料)可相对彼此按任何次序或同时或在一或多个不同时间形成。
参考图12和13，牺牲性插塞80(未展示)已经通过TAV开口84移除(例如，通过各向同性蚀刻)以使此类TAV开口84更深地延伸到堆叠18*中。此后，在一个实施例中，已经形成薄衬里81(例如，氧化铪、氧化铝、多层二氧化硅和氮化硅等)，接着对其进行冲压蚀刻以露出其下方的材料。
参考图14和15，并且在一个实施例中，蚀刻流体(未展示)已经流动到水平伸长的沟槽40中(例如，并进入TAV开口84)以从阵列区12中的最下部导电层22z各向同性地蚀刻牺牲材料77(牺牲材料77由此在阵列区12中未展示)。此蚀刻相对于其它暴露材料选择性地理想地进行，例如使用液态或气态H3PO4作为主要蚀刻剂，其中材料77是氮化硅，或使用氢氧化四甲基铵[TMAH]，其中材料77是多晶硅。技术人员能够选择其它材料77的其它化学物质。衬里81理想地对在流动期间使用的蚀刻流体具有抗性。取决于其组成，岛部86中的导体层16中的材料43中的至少一些可通过蚀刻流体(未展示)蚀刻。
参考图16到18并且在一个实施例中，材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅与氮化硅的组合)已在层22z中经蚀刻，以露出最下部第一层22z中的沟道材料串53的沟道材料36的侧壁41。层22z中的材料30、32和34中的任一者可被视为层中的牺牲材料。举例来说，考虑其中衬里81是一或多种绝缘氧化物(除二氧化硅以外)，且存储器单元材料30、32和34分别是二氧化硅和氮化硅层中的一或多者的实施例。在此类实例中，所描绘的构造可通过使用经改性或不同的化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅和氮化硅而产生。作为实例，100:1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，且在此类实例中，此类蚀刻化学物质可以交替方式使用，其中期望实现所描绘的实例构造。在一个实施例中且如所展示，已相对于衬里81(当存在时)选择性地进行此蚀刻。在一个实施例中，还移除材料62和63(未在存储器块区58中展示)。当如此移除时，此类材料可在移除材料30、32和34时例如在材料62和63包括二氧化硅和氮化硅中的一者或两者的情况下移除。替代地，当如此移除时，可单独地移除此类材料(例如，通过各向同性蚀刻)。技术人员能够在期望如所展示的构造的情况下选择其它化学物质以用于蚀刻其它不同材料。
在露出侧壁41之后，导电材料42(例如，导电掺杂多晶硅)已经形成于最下部第一层22z中并且在一个实施例中直接抵靠沟道材料36的侧壁41。在一个实施例中，导电材料42经形成为至少主要(即，大于50％直到且包含100％)填充TAV开口84的剩余体积和沟槽40的剩余体积。在一个实施例中并且如所展示，此类材料已形成为直接抵靠传导材料层21的传导材料47的底部并且直接抵靠导体层16的导体材料43的顶部，由此将个别沟道材料串53的沟道材料36与导体层16的导体材料43和传导材料层21的传导材料47直接电耦合在一起。在如所示的一个实施例中，直接抵靠彼此的层21的传导材料47和层22z的导电材料42可共同地被视为在阵列区12中的最下部导电层。
参考图19和20，导电材料42已经从TAV开口84移除(在TAV开口中未展示；例如如果先前形成于其中)。可保持衬里81(例如，如果绝缘；例如如所展示)。替代地，可移除所述衬里且另一衬里可设置于TAV开口84中(均未展示)。如果这样，层22中的材料26可在形成另一衬里(未展示)之前横向凹陷。可在与TAV开口84相关联的处理期间掩蔽(未展示其掩蔽材料)沟槽40中的导电材料42。无论如何，导电材料73(例如，具有其径向向内的W的TiN衬里)已经形成为在个别延伸TAV开口84中和其中由移除牺牲性插塞80(此类插塞在图19和20中未展示)产生的空隙空间中形成个别TAV构造95(例如，导电材料73与绝缘衬里81组合)的个别TAV 74(例如，导电材料73)。
参考图21和22，导电材料42因为具有牺牲衬里81(未展示)已经从沟槽40移除。可在形成导电材料42之前或之后移除牺牲衬里81(在存在时)。
参考图23到29，已例如通过相对于其它暴露的材料理想地选择性地通过沟槽40各向同性地蚀刻掉(例如，使用液体或蒸气H3PO4作为主要蚀刻剂，其中材料26为氮化硅且其它材料包括一或多种氧化物或多晶硅)移除阵列区12中的导电层22的材料26。在实例实施例中，阵列区12中的导电层22中的材料26是牺牲性的且已用传导材料48替换，并且此后已从沟槽40中移除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。
材料26中的一些、全部或无材料可从TAV区19移除(展示不移除)并用传导材料48替换，例如取决于与其最接近的沟槽40的接近度和/或上部部分18U(未展示)中的层22中的蚀刻阻挡材料/结构的存在或缺乏。
可在形成传导材料48之前形成薄的绝缘衬里(例如，Al2O3且未展示)。一些晶体管和/或一些存储器单元56的近似位置用括号或用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中围绕个别沟道开口的多个晶体管和/或存储器单元，其中个别导电层中可能是每沟道开口具有多条字线，且未展示)。传导材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50。在描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32以及34可视为横向处于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅”处理所展示，导电层22的传导材料48在形成开口25和/或沟槽40之后形成。替代地，例如关于“先栅”处理，导电层的传导材料可在形成沟道开口25和/或沟槽40(未展示)之前形成。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件可在存储器单元中具有以下功能：在编程模式下，电荷阻挡件可防止电荷载流子朝向控制栅极从存储材料(例如，浮动栅极材料、电荷捕集材料等)离开，且在擦除模式下，电荷阻挡件可防止电荷载流子从控制栅极流入存储材料中。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所示的实例电荷阻挡区包括绝缘体材料30。借助于其它实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同组成材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接面可足以在不存在任何单独组成绝缘体材料30的情况下充当电荷阻挡区。此外，传导材料48与材料30(在存在时)以及绝缘体材料30的交接面可共同充当电荷阻挡区，且替代地或另外可为绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化铪硅和二氧化硅中的一或多者。
居间材料57已经形成于沟槽40中，且由此在横向上位于横向紧邻的存储器块58之间，且在纵向上沿着所述存储器块。居间材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电以及传导材料中的一或多者，且无论如何，可有助于防止成品电路系统构造中导电层22相对于彼此的短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多者。在此文件中，“未掺杂”是一种材料，所述材料中具有导电性增加的杂质的从0个原子/立方厘米到1×1012个原子/立方厘米的原子。在此文件中，“掺杂的”是一种其中具有导电性增加的杂质的大于1×1012个原子/立方厘米的原子的材料，且“导电掺杂”是其中具有导电性增加的杂质的至少1×1018个原子/立方厘米的原子的材料。居间材料57可包含穿阵列通孔(未展示)。
在一个实施例中且如所展示，个别TAV 74已经形成为在竖直横截面(例如，图24、28和29的竖直横截面)中包括至少一个外部折弯表面(例如，展示两个折弯表面82、83)。在此文件中，相较于紧靠在折弯表面上方和紧靠在折弯表面下方的表面，“折弯表面”由方向上的突然改变[至少15°]表征或定义。在一个此类实施例中且如所展示，外部折弯表面包含在竖直横截面中水平的部分(在所描绘的实例中，所有此类部分均为水平的)。在存在两个外部折弯表面(其中的每一者包含水平部分)的一个实施例中且如所展示，两个外部折弯表面中的一者的部分与两个外部折弯表面中的另一个的部分处于不同高度。在存在两个外部折弯表面的一个实施例中，此类外部折弯表面相对于彼此处于不同高度的各处(无关于是否包括水平的部分)。在一个实施例中，外部折弯表面(例如，83)在导体层16的顶部87上方。在一个实施例中，外部折弯表面(例如，82)在导体层16的顶部87下方且在所述导体层中。外部折弯表面可在导体层(未展示)的顶部处。
可使用如本文相对于其它实施例展示和/或描述的任何其它属性或方面。
在一个实施例中，一种用于形成包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)的方法包括在衬底(例如，11)上形成将包括竖直交替的第一层(例如，22*)和第二层(例如，20*)的堆叠(例如，18*)的下部部分(例如，18L)。堆叠包括横向间隔开的存储器块区(例如，58)和TAV区(例如，19)。牺牲性插塞(例如，80)形成于TAV区中的所述堆叠的下部部分中，所述牺牲性插塞个别地水平地位于将形成个别TAV(例如，74)处(例如，在位置85处)。堆叠的上部部分(例如，18U)的竖直交替的第一层和第二层形成在堆叠的下部部分和牺牲性插塞正上方。TAV开口(例如，84)形成到所述堆叠的上部部分中，所述TAV开口个别地延伸到个别牺牲性插塞。牺牲性插塞通过TAV开口移除以使TAV开口更深地延伸到所述堆叠中。个别TAV(例如，74)形成于个别延伸TAV开口中和其中由所述移除产生的空隙空间中。形成延伸穿过存储器块区中的第一层和第二层的沟道材料串(例如，53)。可使用如本文相对于其它实施例展示和/或描述的任何其它属性或方面。可使用如本文相对于其它实施例展示和/或描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一者。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例所描述的属性中的任一者。
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括横向间隔开的存储器块(例如，58)，其个别地包括竖直堆叠(例如，18*)，所述竖直堆叠包括导体层(例如，16)正上方的交替绝缘层(例如，20*)和导电层(例如，22*)。存储器单元(例如，56)的包括沟道材料串(例如，53)的串(例如，49)延伸穿过绝缘层和导电层。沟道材料串与导体层的导体材料(例如，17)直接电耦合。TAV区(例如，19)包括个别地延伸穿过绝缘层和导电层进入导体层的TAV构造(例如，95)。个别TAV构造包括在下部部分(例如，75L)正上方且与所述下部部分接合的上部部分(例如，75U)。个别TAV构造在竖直横截面(例如，图24、28和29的竖直横截面)中包括上部部分与下部部分接合的至少一个外部折弯表面(例如，展示两个折弯表面91、93)。
在一个实施例中，外部折弯表面(例如，91和/或93)在导体层的顶部(例如，87)处。在一个实施例中，外部折弯表面在导体层的顶部上方，并且在一个实施例中在导体层中的顶部下方且在导体层中(图24、28和29中均未展示)。在一个实施例中，沟道材料串通过传导材料(例如，42)与导体层的导体材料直接电耦合，所述传导材料在最下部导电层(例如，22z)中且直接抵靠多个沟道材料串的侧壁(例如，41)。
可使用如本文相对于其它实施例展示和/或描述的任何其它属性或方面。
由图23到29所示的实例实施例的制造使用在导体层16的顶部87处具有其顶部且在导体层16中具有其底部(例如，此类底部处于导体材料43中)的实例牺牲性插塞80。然而，借助于实例，此类顶部可在下部部分18L的顶部中或处，和/或此类底部可较低(例如，在导体材料44的顶部中、顶部处或在导体材料的底部处)。实例替代的此类构造分别相对于构造10a、10b，TAV构造95a、95b和TAV 74a、74b展示于图30、31和32、33中。已在适当时使用上文所描述实施例的相同编号，其中分别用后缀“a”或“b”指示一些构造差异。可使用如本文相对于其它实施例展示和/或描述的任何其它属性或方面。
上述处理或构造可以被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路系统作为成品构造的部分也可形成于任何位置，并且在一些实施例中可以在阵列下(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可设置或制造于图中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。居间结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或电介质层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一者：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在...下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”和类似用语是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸”、“水平地延伸”和“水平延伸”和类似用语参考电流在操作中在发射极与集电极之间流动所沿的基极长度的定向。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区以及结构中的任一者可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组合物时，所述材料可包括此类一或多个组合物、主要由此类一或多个组合物组成或由此类一或多个组合物组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在...上方(over)”、“在...上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有居间电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一者的组成可以是导电金属材料和/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两种或多于两种元素金属的任何混合物或合金以及任何一或多种金属化合物中的任一者或组合。
本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积和/或形成(forming/formation)的“选择性”的任何使用为一种所陈述材料相对于另一种所陈述材料以按体积计至少2:1的比率作用的动作。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一者和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在衬底上形成将包括竖直交替的第一层和第二层的堆叠的下部部分。堆叠包括横向间隔开的存储器块区和穿阵列通孔(TAV)区。牺牲性插塞形成于TAV区中的堆叠的下部部分中，所述牺牲性插塞个别地水平地位于将形成个别TAV处。所述堆叠的上部部分的竖直交替的第一层和第二层形成于所述堆叠的下部部分和牺牲性插塞正上方且TAV开口形成到所述堆叠的上部部分中，所述TAV开口个别地延伸到个别牺牲性插塞。牺牲性插塞通过TAV开口移除以使TAV开口更深地延伸到所述堆叠中。个别TAV形成于个别延伸TAV开口中和其中由所述移除产生的空隙空间中。形成延伸穿过存储器块区中的第一层和第二层的沟道材料串。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。形成将包括导体层正上方竖直交替的第一层和第二层的堆叠的下部部分。堆叠包括横向间隔开的存储器块区和穿阵列通孔(TAV)区。牺牲性插塞形成于TAV区中的导体层中，所述牺牲性插塞个别地水平地位于将形成个别TAV处。所述堆叠的上部部分的竖直交替的第一层和第二层形成于所述堆叠的下部部分和牺牲性插塞正上方且TAV开口形成到所述堆叠的上部部分中，所述TAV开口个别地延伸到个别牺牲性插塞。牺牲性插塞通过TAV开口移除以使TAV开口更深地延伸到所述堆叠中。个别TAV形成于个别延伸TAV开口中和其中由所述移除产生的空隙空间中。形成延伸穿过存储器块区中的第一层和第二层的沟道材料串。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块个别地包括竖直堆叠，所述竖直堆叠包括导体层正上方交替的绝缘层和导电层。存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串。所述沟道材料串与所述导体层的导体材料直接电耦合。穿阵列通孔(TAV)区包括个别地延伸穿过所述绝缘层和所述导电层到所述导体层中的TAV构造。个别TAV构造包括在下部部分正上方且与下部部分接合的上部部分。个别TAV构造在竖直横截面中包括上部部分与下部部分接合的至少一个外部折弯表面。
根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的完整范围，且应根据等效物原则恰当地进行解释。

Claims (32)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成将包括竖直交替的第一层和第二层的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区和穿阵列通孔TAV区；
在所述TAV区中的所述堆叠的所述下部部分中形成牺牲性插塞，所述牺牲性插塞个别地水平地位于将形成个别TAV处；
在所述堆叠的所述下部部分和所述牺牲性插塞正上方形成所述堆叠的上部部分的所述竖直交替的第一层和第二层且使TAV开口形成到所述堆叠的所述上部部分中，所述TAV开口个别地延伸到所述牺牲性插塞中的个别牺牲性插塞；
通过所述TAV开口移除所述牺牲性插塞以使所述TAV开口更深地延伸到所述堆叠中；
在经延伸TAV开口中的个别经延伸TAV开口中和其中由所述移除产生的空隙空间中形成个别TAV；以及
形成延伸穿过所述存储器块区中的所述第一层和所述第二层的沟道材料串。
2.根据权利要求1所述的方法，其中所述牺牲性插塞为绝缘的。
3.根据权利要求2所述的方法，其中所述牺牲性插塞包括氧化铝。
4.根据权利要求1所述的方法，其中所述牺牲性插塞为导电的。
5.根据权利要求1所述的方法，其中所述牺牲性插塞为半导电的。
6.根据权利要求1所述的方法，其包括将所述个别TAV形成为在竖直横截面中包括至少一个外部折弯表面。
7.根据权利要求6所述的方法，其中所述外部折弯表面包含在所述竖直横截面中水平的部分。
8.根据权利要求6所述的方法，其包括将所述个别TAV形成为在所述竖直横截面中包括两个外部折弯表面。
9.根据权利要求8所述的方法，其中所述两个外部折弯表面相对于彼此处于不同高度的各处。
10.根据权利要求8所述的方法，其中所述外部折弯表面个别地包含在所述竖直横截面中水平的部分。
11.根据权利要求10所述的方法，其中所述两个外部折弯表面中的一者的所述部分与所述两个外部折弯表面中的另一者的所述部分处于不同高度。
12.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
形成将包括所述导体层正上方竖直交替的第一层和第二层的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区和穿阵列通孔TAV区；
在所述TAV区中的所述导体层中形成牺牲性插塞，所述牺牲性插塞个别地水平地位于将形成个别TAV处；
在所述堆叠的所述下部部分和所述牺牲性插塞正上方形成所述堆叠的上部部分的所述竖直交替的第一层和第二层且使TAV开口形成到所述堆叠的所述上部部分中，所述TAV开口个别地延伸到所述牺牲性插塞中的个别牺牲性插塞；
通过所述TAV开口移除所述牺牲性插塞以使所述TAV开口更深地延伸到所述堆叠中；
在经延伸TAV开口中的个别经延伸TAV开口中和其中由所述移除产生的空隙空间中形成个别TAV；以及
形成延伸穿过所述存储器块区中的所述第一层和所述第二层的沟道材料串。
13.根据权利要求12所述的方法，其中所述牺牲性插塞为绝缘的。
14.根据权利要求13所述的方法，其中所述牺牲性插塞包括氧化铝。
15.根据权利要求12所述的方法，其中所述牺牲性插塞为导电的。
16.根据权利要求12所述的方法，其中所述牺牲性插塞为半导电的。
17.根据权利要求12所述的方法，其包括将所述个别TAV形成为在竖直横截面中包括至少一个外部折弯表面。
18.根据权利要求17所述的方法，其中所述外部折弯表面在所述导体层的顶部上方。
19.根据权利要求17所述的方法，其中所述外部折弯表面在所述导体层的顶部处。
20.根据权利要求17所述的方法，其中所述外部折弯表面在所述导体层的顶部下方且在所述导体层中。
21.根据权利要求17所述的方法，其中所述外部折弯表面包含在所述竖直横截面中水平的部分。
22.根据权利要求17所述的方法，其包括将所述个别TAV形成为在所述竖直横截面中包括两个外部折弯表面。
23.一种包括存储器单元串的存储器阵列，其包括：
横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括导体层上方的交替的绝缘层和导电层，存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串，所述沟道材料串与所述导体层的导体材料直接电耦合；和
穿阵列通孔TAV区，其包括个别地延伸穿过所述绝缘层和所述导电层到所述导体层中的TAV构造，所述TAV构造中的个别TAV构造包括在下部部分正上方且与所述下部部分接合的上部部分，所述个别TAV构造在竖直横截面中包括所述上部部分与所述下部部分接合的至少一个外部折弯表面。
24.根据权利要求23所述的存储器阵列，其中所述外部折弯表面在所述导体层的顶部上方。
25.根据权利要求23所述的存储器阵列，其中所述外部折弯表面在所述导体层的顶部处。
26.根据权利要求23所述的存储器阵列，其中所述外部折弯表面在所述导体层的顶部下方且在所述导体层中。
27.根据权利要求23所述的存储器阵列，其中所述外部折弯表面包含在所述竖直横截面中水平的部分。
28.根据权利要求23所述的存储器阵列，其包括将所述个别TAV形成为在所述竖直横截面中包括两个外部折弯表面。
29.根据权利要求28所述的存储器阵列，其中所述两个外部折弯表面相对于彼此处于不同高度的各处。
30.根据权利要求28所述的存储器阵列，其中所述外部折弯表面个别地包含在所述竖直横截面中水平的部分。
31.根据权利要求30所述的存储器阵列，其中所述两个外部折弯表面中的一者的所述部分与所述两个外部折弯表面中的另一者的所述部分处于不同高度。
32.根据权利要求23所述的存储器阵列，其中所述沟道材料串通过导电材料与所述导体层的所述导体材料直接电耦合，所述导电材料在所述导电层中的最下部导电层中且直接抵靠所述沟道材料串中的多个沟道材料串的侧壁。
CN202211606353.7A 2021-12-27 2022-12-14 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 Pending CN116367547A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163294009P 2021-12-27 2021-12-27
US63/294,009 2021-12-27
US17/582,280 2022-01-24
US17/582,280 US20230207469A1 (en) 2021-12-27 2022-01-24 Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells

Publications (1)

Publication Number Publication Date
CN116367547A true CN116367547A (zh) 2023-06-30

Family

ID=86897157

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211606353.7A Pending CN116367547A (zh) 2021-12-27 2022-12-14 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法

Country Status (2)

Country Link
US (1) US20230207469A1 (zh)
CN (1) CN116367547A (zh)

Also Published As

Publication number Publication date
US20230207469A1 (en) 2023-06-29

Similar Documents

Publication Publication Date Title
US11101210B2 (en) Methods for manufacturing a memory array having strings of memory cells comprising forming bridge material between memory blocks
CN112436013A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113206096B (zh) 存储器阵列和用于形成存储器阵列的方法
TW202215645A (zh) 用於形成包含記憶體單元串及可操作直通陣列通孔之記憶體陣列的方法
WO2022046415A1 (en) Integrated circuitry comprising a memory array comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN116058096A (zh) 集成电路系统和用于形成包括存储器单元串的存储器阵列的方法
WO2021247214A1 (en) Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN116744684A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
US11915974B2 (en) Integrated circuitry, a memory array comprising strings of memory cells, a method used in forming a conductive via, a method used in forming a memory array comprising strings of memory cells
CN115623782A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN116803230A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN116391453A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116326236A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
WO2020226794A1 (en) Memory arrays and methods used in forming a memory array
CN116367547A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113345908B (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116367546A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116896894A (zh) 包括存储器单元串的存储器阵列和其形成方法
CN117098397A (zh) 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法
CN116896895A (zh) 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法
CN115942751A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN116583114A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN115915763A (zh) 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法
CN116963503A (zh) 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法
CN116530230A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication