CN116803230A - 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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Abstract

一种用于形成包括存储器单元串的存储器阵列的方法包括形成堆叠，所述堆叠包括竖直交替的第一层级及第二层级。所述堆叠包括横向隔开的存储器块区。同时形成(a)、(b)及(c)，其中(a)：横向地在所述存储器块区中的横向紧邻者之间到所述堆叠中的水平伸长的沟槽；(b)：横向地在所述水平伸长的沟槽之间到所述堆叠中的沟道开口；及(c)：在阶梯区中到所述堆叠中的穿阵列通路(TAV)开口。在所述水平伸长的沟槽中形成中介材料、在所述沟道开口中的个别者中形成沟道材料串且在所述TAV开口中形成导电材料。公开其它方面，包含独立于方法的结构。

Description

包括存储器单元串的存储器阵列及用于形成包括存储器单元 串的存储器阵列的方法
技术领域
本文中所公开的实施例涉及包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且在计算机系统中用于存储数据。存储器可制造在个别存储器单元的一或多个阵列中。可使用数字线(其也可被称为位线、数据线或感测线)及存取线(其也可被称为字线)对存储器单元进行写入或读取。感测线可沿着所述阵列的列导电地互连存储器单元，且存取线可沿着所述阵列的行导电地互连存储器单元。每一存储器单元可通过感测线与存取线的组合来唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在缺少电力的情况下长时间存储数据。非易失性存储器通常被指定为具有至少约10年的保持时间的存储器。易失性存储器会耗散且因此被刷新/重写以维持数据存储。易失性存储器可具有几毫秒或更短的保持时间。无论如何，存储器单元经配置以在至少两种不同可选状态下保存或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个级别或状态的信息。
场效应晶体管是一种类型的可用于存储器单元中的电子组件。这些晶体管包括在其间具有半导电沟道区的一对导电源极/漏极区。导电栅极与所述沟道区邻近且通过薄栅极绝缘体与所述沟道区分离。将合适电压施加到栅极允许电流从所述源极/漏极区中的一者流过所述沟道区到所述源极/漏极区中的另一者。当从栅极移除电压时，在很大程度上防止电流流过所述沟道区。场效应晶体管还可包含额外结构(例如可逆可编程电荷存储区)作为栅极绝缘体与导电栅极之间的栅极构造的部分。
快闪存储器是一种类型的存储器且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储在快闪存储器芯片上的BIOS。作为另一实例，对于计算机及其它装置来说，在固态驱动器中利用快闪存储器来替换常规硬盘驱动器变得越来越普遍。作为又一实例，快闪存储器在无线电子装置中很受欢迎，因为其使制造商能够在新通信协议变得标准化时支持新通信协议，且提供远程升级所述装置以增强特征的能力。
NAND可为集成快闪存储器的基本架构。NAND单元部件包括串联耦合到存储器单元的串联组合(其中所述串联组合通常被称为NAND串)的至少一个选择装置。NAND架构可经配置成包括竖直堆叠的存储器单元的三维布置，所述竖直堆叠的存储器单元个别地包括可逆可编程竖直晶体管。控制或其它电路系统可形成在竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构也可包括个别地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置在存储器页面、存储器块及部分块(例如，子块)以及存储器平面中，例如如第2015/0228651号、第2016/0267984号及第2017/0140833号美国专利申请公开案中的任一者中所展示及所描述。存储器块可至少部分地界定竖直堆叠的存储器单元的个别字线层级中的个别字线的纵向轮廓。到这些字线的连接可能在竖直堆叠的存储器单元的阵列的末端或边缘处出现所谓的“阶梯结构”中。阶梯结构包含界定个别字线的接触区的个别“楼梯”(替代地被称为“台阶”或“阶梯”)，竖向延伸的导电通路在所述接触区上接触以提供对所述字线的电存取。
附图说明
图1是根据本发明的实施例的工艺中的衬底的一部分的图解性横截面视图且是贯穿图2中的线1-1截取的。
图2是贯穿图1及3中的线2-2截取的图解性横截面视图。
图3是贯穿图2及4中的线3-3截取的图解性横截面视图。
图4是贯穿图1及3中的线4-4截取的图解性横截面视图
图5到38是根据本发明的一些实施例的工艺中的图1到4的构造或其部分的图解性循序截面、展开、放大及/或部分视图。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列(例如NAND或其它存储器单元的阵列)的方法，所述阵列可在阵列下具有至少一些外围控制电路系统(例如，阵列下CMOS)。本发明的实施例涵盖所谓的“后栅极”或“替换栅极”处理、所谓的“先栅极”处理及与何时形成晶体管栅极无关的其它处理(无论是现存的还是未来开发的)。本发明的实施例还涵盖独立于制造方法的存储器阵列(例如，NAND架构)。参考图1到38且从图1到4开始描述第一实例方法实施例，其可被视为“后栅极”或“替换栅极”工艺。
图1到4展示具有阵列或阵列区域12的构造10，在所述阵列或阵列区域12中将形成竖向延伸的晶体管及/或存储器单元串。构造10包括基底衬底11，所述基底衬底11具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘性(即，本文中电性)材料中的任何一或多者。各种材料已竖向地形成在基底衬底11上。材料可在图1到4所描绘材料的旁边、竖向内侧或竖向外侧。例如，集成电路系统的其它部分或完全制造的组件可设置在基底衬底11上方、周围或内部的某处。用于操作竖向延伸的存储器单元串的阵列(例如，阵列12)内的组件的控制及/或其它外围电路系统也可被制造且可或可不完全或部分地位于阵列或子阵列内。此外，多个子阵列也可独立地、串接地或以其它方式相对于彼此制造及操作。在本文件中，“子阵列”也可被视为阵列。
在一个实施例中，构造10包括阶梯区15，其中可形成阶梯结构(未展示)，例如所述阶梯结构可位于阵列12的末端区域中且远离阵列12的其中将形成竖向延伸的晶体管及/或存储器单元串的区域。阶梯区15可被视为或可不被视为阵列12的部分。仅举例来说，实例阶梯区15图解性地被展示为具有岛80且绝缘体材料81(例如，HfOx、AlOx)周向地围绕所述岛80被接纳。岛80可形成在一或多个区域中，其中将形成台阶、阶梯梯段顶部及/或阶梯梯段平台(此类均未展示)。
在一些实施例中且如所展示，包括导体材料17的导体层级16已形成在衬底11上方。作为实例，导体材料17包括上导体材料43(例如，n型或p型导电掺杂多晶硅)，所述上导体材料43位于与所述上导体材料43具有不同成分的下导体材料44(例如，WSix)正上方(例如，直接抵靠所述下导体材料44)。导体层级16可包括用来控制对将形成在阵列12内的晶体管及/或存储器单元的读取及写入存取的控制电路系统(例如，外围阵列下电路系统及/或共同源线或板)的部分。
在一些实施例中，导体层级16可被视为包括竖直交替的下绝缘层级20L及下导电层级22L的下堆叠18L的部分。实例下堆叠18L包括横向隔开的存储器块区58，所述横向隔开的存储器块区58将包括呈成品电路系统构造的横向隔开的存储器块58。在本文件中，“块”一般包含“子块”。存储器块区58及所得存储器块58(尚未展示)可被视为例如沿着方向55纵向水平伸长。在由图1到4所展示的处理之前，存储器块区58可能是不可辨别的。
下层级20L及22L中的每一者的实例厚度是22到60纳米。仅展示少量下层级20L及22L，其中更可能的是下堆叠18L包括几十、一百或更多个下层级20L及22L等。可为或可不为外围及/或控制电路系统的部分的其它电路系统可位于导体层级16与下堆叠18L之间。例如，此电路系统的导电材料及绝缘材料的多个竖直交替的层级可位于下导电层级22L中的最低者下方及/或位于下导电层级22L中的最高者上方。例如，一或多个选择栅极层级(未展示)或虚设层级(未展示)可位于导体层级16与最低导电层级22L之间，且一或多个选择栅极层级(未展示)或虚设层级(未展示)可位于下导电层级22L中的最高者上方。替代地或另外，所描绘最低导电层级22L中的至少一者可为选择栅极层级。无论如何，下导电层级22L(替代地被称为下第一层级)可不包括传导材料，且下绝缘层级20L(替代地被称为下第二层级)可不包括绝缘材料，或此时在结合本文最初描述的作为“后栅极”或“替换栅极”的实例方法实施例的处理中是绝缘的。实例下导电层级22L包括可完全或部分牺牲的第一材料26(例如，氮化硅)。实例下绝缘层级20L包括具有与第一材料26的成分不同的成分且可完全或部分牺牲的第二材料24(例如，二氧化硅)。
在一个实施例中且如所展示，下堆叠18L的最低下第二层级20Lz位于导体材料17正上方(例如，直接抵靠所述导体材料17)。层级20Lz可为牺牲的。下堆叠18L的最低下第一层级22Lz位于层级20Lz正上方(例如，直接抵靠所述层级20Lz)且包括牺牲材料77。实例牺牲材料77包含氮化硅及掺杂或无掺杂多晶硅。在本文件中，“无掺杂多晶硅”是具有从0个原子/立方厘米到1×1012个原子/立方厘米的导电率增加杂质原子的多晶硅。“掺杂多晶硅”是具有超过1×1012个原子/立方厘米的导电率增加杂质原子的多晶硅，且“导电掺杂多晶硅”是具有至少1×1018个原子/立方厘米的导电率增加杂质原子的多晶硅。在一个实施例中，次低下第二层级20Lx位于层级20Lz正上方，且包括传导材料47(例如，导电掺杂多晶硅)的传导材料层级21位于层级20Lx正上方。
已同时发生关于(a)、(b)及(c)的处理，其中
(a)：横向地在横向紧邻的存储器块区58之间将水平伸长的下沟槽40L形成到下堆
叠18L中；
(b)：横向地在水平伸长的下沟槽40之间将下沟道开口25L形成到下堆叠18L中；
及
(c)：在阶梯区15中将下穿阵列通路(TAV)开口31L形成到下堆叠18L中。
此可例如使用光刻图案化及蚀刻来发生，且可包含节距倍增。牺牲的水平伸长的线13可能先前已形成在层级传导材料层级21中(且形成在其下方的一或多个层级中，或不形成在所述一或多个层级中)。实例牺牲线13个别地位于横向紧邻的存储器块区58之间，且水平伸长的下沟槽40L已形成到所述牺牲线13。也可形成牺牲支柱60且下沟道开口25L已形成到所述牺牲支柱60。仅举例来说且为了简洁起见，支柱60及下沟道开口25L被展示为被布置成每行四个及五个交错行的群组或柱。在一个实施例中，支柱60及线13包括第二牺牲材料75。
参考图5及6，已在由(a)、(b)及(c)所形成者(例如，40L、25L及31L)中形成第一牺牲材料33L。在形成第一牺牲材料33L之前，已移除任选线13(未展示)及支柱60(未展示)。第一牺牲材料33L可具有任何成分且理想地具有可选择性地相对于材料24、26及81蚀刻的成分。
参考图7到9，已在下堆叠18L正上方形成包括竖直交替的上绝缘层级20U(替代地被称为上第二层级)及上导电层级22U(替代地被称为上第一层级)的上堆叠18U，其中上堆叠18U及下堆叠18L共同包括存储器块区58。上绝缘层级20U及上导电层级22U可具有上文关于下绝缘层级20L及下导电层级22L所描述的任何属性。实例上绝缘层级20U被展示为包括第二材料24且上导电层级22U被展示为包括第一材料26，尽管当然其它成分可被使用且不一定与下堆叠18L中的成分相同。
已发生关于(d)、(e)及(f)的处理，其中
(d)：横向地在横向紧邻的存储器块区58之间将水平伸长的上沟槽40U形成到上堆叠18U中(个别水平伸长的上沟槽40U延伸到个别水平伸长的下沟槽40L中的第一
牺牲材料33L)；
(e)：横向地在水平伸长的上沟槽40U之间将上沟道开口25U形成到上堆叠18U中(个别上沟道开口25U延伸到个别下沟道开口25L中的第一牺牲材料33L)；及
(f)：在阶梯区15中将上TAV开口31U形成到上堆叠18L中(个别上TAV开口31U延伸到个别下TAV开口31L中的第一牺牲材料33L)。
在一个实施例中，(d)、(e)及(f)同时形成。在另一实施例中，(d)、(e)及(f)不同时形成。在一个此类另一实施例中，(e)在形成(d)及(f)之前形成，且在一个此类后一实施例中，(f)在形成(d)之前形成。无论如何，且此后，已在由(d)、(e)及(f)所形成者(例如，40U、25U及31U)中形成第二牺牲材料33U。第二牺牲材料33U可具有任何成分且理想上具有可选择性地相对于材料24及26蚀刻的成分。第一牺牲材料33L及第二牺牲材料33U可具有相对于彼此相同的成分或不同的成分。
移除第一及第二牺牲材料以形成向上敞开的竖直延伸的沟槽、向上敞开的竖直延伸的沟道开口及向上敞开的竖直延伸的TAV开口。在向上敞开的竖直延伸的水平伸长的沟槽中形成中介材料，在向上敞开的竖直延伸的沟道开口的个别者中形成沟道材料串，且在向上敞开的竖直延伸的TAV开口中形成导电材料。接下来参考图10到38描述如此做的实例实施例。
参考图10及11，已(例如，用遮蔽材料59[例如，二氧化硅])遮蔽水平伸长的上沟槽40U及上TAV开口31U(以及其中的第二牺牲材料33U)。此后，已从下沟道开口25L及上沟道开口25U(33U及33L，由此其中未展示)移除第一牺牲材料33L及第二牺牲材料33U以形成向上敞开的竖直延伸的沟道开口25U/25L。
参考图12到16，已在向上敞开的竖直延伸的沟道开口25U/25L中的个别者中形成个别沟道材料带53。例如，展示其中电荷阻挡材料30、存储材料32、电荷通道材料34及沟道材料36(形成沟道材料串53)已竖向地沿着绝缘层级20U/20L及导电层级22U/22L在延伸的沟道开口25U/25L中形成的一个实施例。晶体管材料30、32及34(例如，存储器单元材料)以及沟道材料36可通过例如在上堆叠18U上且在个别延伸沟道开口25U/25L内沉积其相应薄层，然后将此类薄层至少平坦化回到上堆叠18U的顶表面来形成。可通过此处理或随后移除剩余遮蔽材料59(材料59，由此图13中未展示)。材料30、32、34及36由于比例而在图12及13中共同地被展示为且仅被指定为材料37。
材料30、32、34及36中的每一者的实例厚度是25到100埃。可进行冲孔蚀刻以从下沟道开口25及沟槽40L(未展示)的基底移除材料30、32及34，以暴露导体层级16，使得沟道材料36直接抵靠导体层级16的导体材料17。此冲孔蚀刻可相对于材料30、32及34中的每一者单独地发生(未展示)或可相对于材料30、32及34中的仅一些发生(未展示)。替代地且仅举例来说，可不进行冲孔蚀刻(均未展示)，且沟道材料36可仅通过单独导电互连件(未展示)直接电耦合到导体层级16的导体材料17。延伸的沟道开口25U/25L被展示为包括径向/纵向居中的固体电介质材料38(例如，旋涂电介质、二氧化硅及/或氮化硅)。替代地且仅举例来说，延伸的沟道开口25U/25L内的径向中心部分可包含(若干)空隙空间(未展示)及/或没有固体材料(未展示)。导电插塞(例如，导电掺杂多晶硅及/或金属材料且未展示)可位于沟道材料36的最高部分的径向内侧且在其下方的电介质材料38顶上。
参考图17到19，已(例如，用遮蔽材料59)遮蔽水平伸长的上沟槽40U及延伸的沟道开口25U/25L(以及其中的材料37、38及33U)。此后，已从下TAV开口31L及上TAV开口31U(由此其中未展示)移除第一牺牲材料33L及第二牺牲材料33U以形成向上敞开的竖直延伸的TAV开口31U/31L，此后已在向上敞开的竖直延伸的TAV开口31U/31L中的个别者中形成导电材料61。在形成导电材料61之前，可如所展示那样形成绝缘衬垫62(例如，二氧化硅)。
参考图20到22，已(例如，用遮蔽材料59)遮蔽延伸的TAV开口31U/31L及延伸的沟道开口25U/25L(以及其中的材料61、62、37及38)。此后，分别从下水平伸长的沟槽40L及上水平伸长的沟槽40U(33L及33U，由此其中未展示)移除第一牺牲材料33L及第二牺牲材料33U，以形成向上敞开的竖直延伸的水平伸长的沟槽40U/40L。在一个实施例中，接着可形成薄牺牲衬垫78(例如，氧化铪、氧化铝等)，然后通过冲孔蚀刻穿过所述薄牺牲衬垫78以暴露牺牲材料77，且接着移除(未展示)遮蔽材料59。
如上文所陈述，在一些实施例中，水平伸长的上沟槽40U、上沟道开口25U及上TAV开口31U的形成不同时发生。作为实例且在一个实施例中，可形成上沟道开口25U，同时遮蔽其中上沟槽40U及上TAV开口31将所在的区。接着，可从下沟道开口25L移除牺牲材料33L。接着可用材料30、32、34、36及38填充由此产生的延伸的沟道开口25U/25L。接着，可同时或单独地关于上TAV开口31U及上沟槽40U发生类似或其它处理。
参考图23到25，已从最低第一层级22z穿过沟槽40U/40L(例如，使用H3PO4，其中此包括氮化硅且使用氢氧化四甲铵，其中此包括多晶硅)各向同性地蚀刻经暴露牺牲材料77(未展示)。
在最低第一层级中形成导电材料，所述最低第一层级将个别沟道材料串的沟道材料及导体层级的导体材料直接电耦合在一起。在一个实施例中，此导电材料直接抵靠传导层级的传导材料的底部且直接抵靠导体层级的导体材料的顶部形成。例如且首先参考图26及27，此类图展示实例后续处理，其中在一个实施例中，已在层级20z中蚀刻材料30(例如，二氧化硅)、材料32(例如，氮化硅)及材料34(例如，二氧化硅或二氧化硅与氮化硅的组合)以暴露最低第一层级22z中的沟道材料串53的沟道材料36的侧壁41。层级22z中的材料30、32及34中的任一者可被视为其中的牺牲材料。作为实例，考虑其中衬垫78是一或多种绝缘氧化物(除了二氧化硅之外)且存储器单元材料30、32及34个别地是二氧化硅及氮化硅层中的一或多者的实施例。在此实例中，所描绘构造可通过使用改性或不同化学物质来使二氧化硅及氮化硅选择性地相对于另一者循序地蚀刻而产生。作为实例，100:1(体积比)的水对HF的溶液将选择性地相对于氮化硅蚀刻二氧化硅，而1000:1(体积比)的水对HF的溶液将选择性地相对于二氧化硅蚀刻氮化硅。因此且在此实例中，在期望实现由图26及27所展示的实例构造的情况下，可以交替方式使用此类蚀刻化学物质。在期望如图26及27中所展示的构造的情况下，技术人员能够选择其它化学物质来蚀刻其它不同材料。可在移除其它材料时移除，可单独地移除或者可部分或完全保留(未展示)来自层级20Lx及20Lz(当存在时，且材料24未被展示为已被移除)的一些或全部绝缘材料(例如，24)。
参考图28到30，已在最低第一层级22Lz中形成导电掺杂半导电材料42(例如，导电掺杂多晶硅)。导电掺杂半导电材料42由此将个别沟道材料串53的沟道材料36及导体层级16的导体材料17直接电耦合在一起。随后且举例来说，已从沟槽40移除导电材料42，牺牲衬垫78也是如此(未展示)。可在形成导电材料42(未展示)之前移除牺牲衬垫78。
参考图31到38，导电层级22U/22L的材料26(未展示)已例如通过理想上选择性地相对于其它经暴露材料穿过沟槽40U/40L各向同性地蚀刻掉(例如，使用液体或蒸汽H3PO4作为主要蚀刻剂，其中材料26是氮化硅且其它材料包括一或多种氧化物或多晶硅)而被移除。在实例实施例中，导电层级22U/22L中的材料26(未展示)是牺牲的且已被传导材料48替换，且此后已从沟槽40U/40L移除所述传导材料48，从而形成个别晶体管及/或存储器单元56的个别导电线29(例如，字线)及竖向延伸的串49。
可在形成传导材料48之前形成薄绝缘衬垫(例如，Al2O3且未展示)。晶体管及/或存储器单元56的大致位置在图35中用括号指示且一些在图31、32及34中用虚线指示，其中在所描绘实例中，晶体管及/或存储器单元56本质上是环状或环形的。替代地，晶体管及/或存储器单元56可不相对于个别沟道开口25U/25L完全环绕，使得每一沟道开口25U/25L可具有两个或更多个竖向延伸的串49(例如，个别导电层级中的个别沟道开口周围的多个晶体管及/或存储器单元，其中个别导电层级中的每沟道开口可能具有多个字线，且未展示)。传导材料48可被视为具有对应于个别晶体管及/或存储器单元56的控制栅极区52的终端50(图35)。所描绘实施例中的控制栅极区52包括个别导电线29的个别部分。材料30、32及34可被视为横向地位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如关于实例“后栅极”处理所展示，在形成沟道开口25U/25L及/或沟槽40U/40L之后形成导电层级22U/22L的传导材料48。替代地，例如关于“先栅极”处理，可在形成沟道开口25U/25L及/或沟槽40U/40L(未展示)之前形成导电层级的传导材料。
电荷阻挡区(例如，电荷阻挡材料30)位于存储材料32与个别控制栅极区52之间。电荷块在存储器单元中可具有以下功能：在编程模式中，电荷块可防止电荷载流子穿出存储材料(例如，浮栅材料、电荷俘获材料等)朝向控制栅极；及在擦除模式中，电荷块可防止电荷载流子从控制栅极流入存储材料中。因此，电荷块可用于阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。举进一步实例来说，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部分，其中此存储材料是绝缘的(例如，在绝缘存储材料32与传导材料48之间缺少任何不同成分的材料)。无论如何，作为额外实例，在缺少任何单独成分的绝缘体材料30的情况下，控制栅极的存储材料与导电材料的界面可能足以用作电荷阻挡区。此外，传导材料48与材料30(当存在时)的界面结合绝缘体材料30可一起用作电荷阻挡区，且替代地或额外地可用作绝缘存储材料(例如，氮化硅材料32)的横向外区。实例材料30是硅铪氧化物及二氧化硅中的一或多者。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗及所谓的III/V半导体材料(例如，GaAs、InP、GaP及GaN)。
已在延伸的沟槽40U/40L中且由此横向地在横向紧邻的存储器块区58中之间并纵向地沿着所述横向紧邻的存储器块区58形成中介材料57。中介材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。此可包含绝缘、半导电及传导材料中的一或多者，且无论如何，可促进导电层级22U/22L在成品电路系统构造中相对于彼此短路。实例绝缘材料是SiO2、Si3N4、Al2O3及无掺杂多晶硅中的一或多者。中介材料57可包含TAV。
可发生对本文中所公开的本发明的方面不重要的后续处理。
在一个实施例中，延伸的TAV开口31U/31L中的导电材料61(其中具有衬垫62，当存在时)包括延伸穿过第一层级20*及第二层级22*的TAV结构45(*用作后缀以包含可具有或可不具有其它后缀的所有此类相同的数字指定的组件)。个别TAV结构45包括位于下部分(例如，其在下堆叠18L中)上方且与所述下部分接合的上部分(例如，其在上堆叠18U中)，其中个别TAV结构在竖直横截面(在图33及37的竖直横截面)中在上及下部分接合的地方包括至少一个外部凸出表面63(图37)(例如，在竖直横截面中展示两个凸出表面63)。在本文件中，“凸出表面”的特征或定义是，与位于凸出表面正上方及正下方的表面相比较，方向突然改变[至少15°]。在一个此实施例中且如所展示，个别TAV结构45具有在竖直横截面中在至少一个外部凸出表面63上方及下方笔直穿过第一层级20*中的多者及第二层级22*中的多者的外部侧壁表面64(图37)。无论如何，在一个实施例中，至少一个凸出表面63包含水平且在如所展示的一个此实施例中完全水平的部分66。
在一个实施例中，沟道材料串53包括延伸穿过绝缘层级20*及导电层级22*的沟道材料串结构46的部分。沟道材料串结构46个别地包括位于下部分(例如，其在下堆叠18L中)上方且与所述下部分接合的上部分(例如，其在上堆叠18U中)，其中个别沟道材料串结构46在竖直横截面(例如，图33及36的横截面)中在个别沟道材料串结构46的上及下部分接合的地方包括至少一个外部凸出表面67(例如，在竖直横截面中展示两个凸出表面67)。在一个此实施例中且如所展示，个别沟道材料串结构46具有在竖直横截面中在其至少一个外部凸出表面67上方及下方笔直地穿过第二层级20*中的多者及第一层级22*中的多者的外部侧壁表面68。无论如何，在一个实施例中，至少一个凸出表面67包含水平且在如所展示的一个此实施例中完全水平的部分73。
在一个实施例中，水平伸长的壁70(例如，包括中介材料57)横向地位于横向紧邻的存储器块区58之间。个别水平伸长的壁70包括位于下部分(例如，其在下堆叠18L中的)上方且与所述下部分接合的上部分(例如，其在上堆叠18U中)，其中个别壁70在竖直横截面(例如，图33及38的竖直横截面)中在个别水平伸长的壁70的上及下部分接合的地方包括至少一个外部凸出表面71(例如，在竖直横截面中展示两个凸出表面71)。在一个此实施例中且如所展示，个别水平伸长的壁70具有在竖直横截面中在其至少一个外部凸出表面71上方及下方笔直穿过第二层级20*中的多者及导电层级22*中的多者的外部侧壁表面72。无论如何，在一个实施例中，至少一个凸出表面71包含水平且在如所展示的一个此实施例中完全水平的部分74。
以上实例描述的处理在相对于彼此不同的时间形成中介材料57、沟道材料串53及导电材料61。已在形成中介材料57之前且在形成导电材料61之前形成沟道材料串53，其中在形成中介材料57之前形成导电材料61。替代地，可在形成中介材料57之后形成导电材料61。进一步替代地，可在形成中介材料57之前且在形成沟道材料串53之前形成导电材料61，其中沟道材料串53的形成发生在形成中介材料57之前或之后。又进一步替代地，可在形成导电材料61之前且在形成沟道材料串53之前形成中介材料57，其中沟道材料串53的形成发生在形成导电材料61之前或之后。
可在参考以上实施例所展示及所描述的实施例中使用如本文中相对于其它实施例所展示及/或所描述的(若干)任何其它属性或方面。
在一些实施例中，一种用于形成包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)的方法包括形成堆叠(例如，18*)，所述堆叠包括竖直交替的第一层级(例如，22*)及第二层级(例如，20*)。所述堆叠包括横向隔开的存储器块区(例如，58)。关于(a)、(b)及(c)的处理同时发生，其中，
(a)：横向地在所述存储器块区中的横向紧邻者之间将水平伸长的沟槽(例如，40)形
成到所述堆叠中；
(b)：横向地在所述水平伸长的沟槽之间将沟道开口(例如，25U/25L)形成到所述堆叠中；及
(c)：在阶梯区(例如，15)中将穿阵列通路(TAV)(例如，31U/31L)开口形成到所述堆叠中。
中介材料(例如，57)位于水平伸长的沟槽中。沟道材料串(例如，53)位于沟道开口中中的个别者中。导电材料(例如，61)位于TAV开口中。可使用如本文中关于其它实施例所展示及/或所描述的(若干)任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。然而，此类存储器阵列可具有如本文在方法实施例中所描述的任何属性。同样，上述方法实施例可并入、形成及/或具有关于装置实施例所描述的任何属性。
在一个实施例中，一种包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)包括横向隔开的存储器块(例如，58)，所述横向隔开的存储器块个别地包括竖直堆叠(例如，18*)，所述竖直堆叠包括交替的绝缘层级(例如，20*)及导电层级(例如，22*)。存储器单元(例如，56)的沟道材料串结构(例如，46)延伸穿过所述绝缘层级及所述导电层级。穿阵列通路(TAV)结构(例如，45)延伸穿过所述绝缘层级及所述导电层级。所述TAV结构中的个别者包括位于下部分上方且与所述下部分接合的上部分。所述个别TAV结构在竖直横截面中在所述上及下部分接合的地方包括至少一个外部凸出表面(例如，63)。可使用如本文中关于其它实施例所展示及/或所描述的(若干)任何其它属性或方面。
在一个实施例中，一种包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)包括横向隔开的存储器块(例如，58)，所述横向隔开的存储器块个别地包括竖直堆叠(例如，18*)，所述竖直堆叠包括交替的绝缘层级(例如，20*)及导电层级(例如，22*)。存储器单元(例如，56)的沟道材料串结构(例如，46)延伸穿过所述绝缘层级及所述导电层级。穿阵列通路(TAV)结构(例如，45)延伸穿过所述绝缘层级及所述导电层级。所述TAV结构中的个别者包括位于下部分上方且与所述部分下接合的上部分。所述个别TAV结构在竖直横截面中在所述个别TAV结构的所述上及下部分接合的地方包括至少一个外部凸出表面(例如，63)。沟道材料串结构(例如，46)延伸穿过所述绝缘层级及导电层级。所述沟道材料串结构中的个别者包括位于下部分上方且与所述下部分接合的上部分。所述个别沟道材料串结构在所述竖直横截面中在所述个别沟道材料串结构的所述上及下部分接合的地方包括至少一个外部凸出表面(例如，67)。水平伸长的壁(例如，70)横向地位于所述存储器块中的横向紧邻者之间。所述水平伸长的壁中的个别者包括位于下部分上方且与所述下部分接合的上部分。所述个别壁在所述竖直横截面中在所述水平伸长的壁的所述上及下部分接合的地方包括至少一个外部凸出表面(例如，71)。可使用如本文中关于其它实施例所展示及/或所描述的(若干)任何其它属性或方面。
如上文所描述的处理可导致减少一或多个遮蔽步骤及与其相关联的深度蚀刻。
(若干)以上处理或构造可被视为相对于组件阵列，所述阵列形成为此类组件位于下伏基底衬底上方或作为下伏基底衬底的部分的两个堆叠或两个层面或形成在所述两个堆叠或两个层面内(尽管两个堆叠/层面可各自具有多个层级)。用于操作或存取阵列内的此类组件的控制及/或其它外围电路系统也可在任何地方形成为成品构造的部分，且在一些实施例中可位于阵列下(例如，阵列下CMOS)。无论如何，一或多个额外的此堆叠/层面可设置或制造在图中所展示或上文所描述的上方及/或下方。此外，(若干)组件阵列可在不同堆叠/层面中相对于彼此相同或不同，且不同堆叠/层面可相对于彼此具有相同厚度或不同厚度。中介结构可设置在竖直紧邻堆叠/层面(例如，额外电路系统及/或电介质层)之间。而且，不同堆叠/层面可相对于彼此电耦合。多个堆叠/层面可单独地且循序地(例如，一个位于另一个顶上)制造，或两个或更多个堆叠/层面可基本上同时制造。替代地，(若干)处理或构造可针对位于下伏基底衬底上方或作为下伏基底衬底的部分的单一堆叠或单一层面。
上文所论述的组合件及结构可用于集成电路/电路系统中且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为宽范围系统中的任一者，例如，举例来说相机、无线装置、显示器、芯片组、机顶盒、游戏、照明装置、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。
在本文件中，除非另有指示，否则“竖向”、“较高”、“上”、“下”、“顶部”、“顶上”、“底部”、“在…上方”、“在…下方”、“在…下”、“在…下面”、“向上”及“向下”通常指代竖直方向。“水平”是指沿着主衬底表面的大致方向(即，在10度内)且可相对于在制造期间处理衬底的方向，而竖直是通常正交于水平的方向。“完全水平”指沿着主衬底表面的方向(即，与主衬底表面没有角度)且可相对于在制造期间处理衬底的方向。此外，如本文中所使用的“竖直”及“水平”通常是相对于彼此垂直的方向且与衬底在三维空间中的定向无关。另外，“竖向延伸(elevationally-extending)”及“竖向延伸(extend(ing)elevationally)”是指与完全水平成至少45°角的方向。此外，相对于场效应晶体管“竖向延伸(extend(ing)elevationally)”、“竖向延伸(elevationally-extending)”、“水平延伸(extend(ing)horizontally)”、“水平延伸(horizontally-extending)”等是指电流在操作时在源极/漏极区之间流动所沿着的晶体管沟道长度的定向。对于双极结型晶体管，“竖向延伸(extend(ing)elevationally)”、“竖向延伸(elevationally-extending)”、“水平延伸(extend(ing)horizontally)”、“水平延伸(horizontally-extending)”等是指电流在操作时在发射极与集电极之间流动所沿着的基极长度的定向。在一些实施例中，竖向延伸的任何组件、特征及/或区竖直地或在竖直的10°内延伸。
此外，“直接在…上方”、“直接在…下方”及“直接在…下”要求两个所陈述区/材料/组件相对于彼此至少有一些横向(即，水平)重叠。而且，前面没有“直接”的“在…上方”的使用仅要求所陈述区/材料/组件的位于另一所陈述区/材料/组件上方的某一部分位于另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，前面没有“直接”的“在…下方”及“在…下”的使用仅要求所陈述区/材料/组件的位于另一所陈述区/材料/组件下方/下的某一部分位于另一所陈述区/材料/组件的竖向内侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区及结构中的任一者可为同质的或非同质的，且无论如何可在上覆于其的任何材料上是连续的或不连续的。在为任何材料提供一或多种实例成分的情况下，那种材料可包括此一或多种成分、基本上由其组成，或由其组成。此外，除非另有陈述，否则每一材料可使用任何合适的现存或未来开发的技术来形成，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。
另外，“厚度”本身(前面没有方向性形容词)被定义为从不同成分的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本上恒定的厚度或具有可变厚度。如果具有可变厚度，那么除非另有指示，否则厚度是指平均厚度，且由于厚度可变，此材料或区将具有某一最小厚度及某一最大厚度。如本文中所使用，“不同成分”仅要求两种所陈述材料或区中的可能彼此直接抵靠的那些部分在化学及/或物理上不同，例如前提是此类材料或区不是同质的。如果两种所陈述材料或区彼此不直接抵靠，那么“不同成分”仅要求两种所陈述材料或区中的彼此最接近的那些部分在化学及/或物理上不同，前提是此类材料或区不是同质的。在本文件中，当材料、区或结构相对于彼此存在至少一些物理接触时，所陈述材料、区或结构“直接抵靠”另一材料、区或结构。相反，前面没有“直接”的“在…上面”、“在…上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中(若干)中介材料、(若干)区或(若干)结构导致所陈述材料、区或结构相对于彼此没有物理接触的构造。
在本文中，如果在正常操作中电流能够连续地从一个区-材料-组件流动到另一区-材料-组件且当充分地产生亚原子正及/或负电荷时主要通过所述亚原子正及/或负电荷的移动而流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可位于所述区-材料-组件之间且电耦合到所述区-材料-组件。相反，当区-材料-组件被称为“直接电耦合”时，没有中电介质子组件(例如，没有二极管、晶体管、电阻器、换能器、开关、熔丝等)位于直接电耦合的区-材料-组件之间。
在本文件中，“行”及“列”的任何使用是为了便于将一系列或一个定向的特征与另一系列或另一定向的特征区分开，且已或可能沿着所述特征形成组件。“行”及“列”是关于任何系列的区、组件及/或特征同义地使用，而与功能无关。无论如何，行可为笔直的及/或弯曲的及/或彼此平行的及/或不平行的，列也可如此。此外，行及列可以90°或以一或多个其它角度(即，除直角之外)相对于彼此相交。
本文中的导电/导体/传导材料中的任一者的成分可为金属材料及/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金及任何一或多种导电金属化合物中的任一者或组合。
在本文中，关于蚀刻(etch)、刻蚀(etching)、移除(removing)、移除(removal)、沉积、形成(forming)及/或形成(formation)的“选择性”的任何使用是一种所陈述材料相对于另一(些)所陈述材料以至少2:1的体积比起作用的此行为。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是对至少前75埃的沉积、生长或形成相对于另一所陈述材料或另一些所陈述材料以至少2:1的体积比沉积、生长或形成一种材料。
除非另有指示，否则本文中“或”的使用涵盖任一者及两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成包括竖直交替的第一层级及第二层级的堆叠。所述堆叠包括横向隔开的存储器块区。同时形成(a)、(b)及(c)，其中(a)：横向地在所述存储器块区中的横向紧邻者之间到所述堆叠中的水平伸长的沟槽；(b)：横向地在所述水平伸长的沟槽之间到所述堆叠中的沟道开口；及(c)：在阶梯区中到所述堆叠中的穿阵列通路(TAV)开口。在所述水平伸长的沟槽中形成中介材料，在所述沟道开口中的个别者中形成沟道材料串且在所述TAV开口中形成导电材料。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成下堆叠，所述下堆叠包括竖直交替的下第一层级及下第二层级。所述下堆叠包括横向隔开的存储器块区。同时形成(a)、(b)及(c)，其中(a)：横向地在所述存储器块区中的横向紧邻者之间到所述下堆叠中的水平伸长的下沟槽；(b)：横向地在所述水平伸长的下沟槽之间到所述下堆叠中的下沟道开口；及(c)：在阶梯区中到所述下堆叠中的下穿阵列通路(TAV)开口。在由所述(a)、所述(b)及所述(c)形成者中形成第一牺牲材料。在所述下堆叠及所述第一牺牲材料正上方形成上堆叠。所述上堆叠包括竖直交替的上第一层级及上第二层级。所述上堆叠包括所述横向隔开的存储器块区。形成(d)、(e)及(f)，其中(d)：横向地在所述存储器块区中的横向紧邻者之间到所述上堆叠中的水平伸长的上沟槽，所述水平伸长的上沟槽中的个别者延伸到所述水平伸长的下沟槽中的个别者中的所述第一牺牲材料；(e)：横向地在所述水平伸长的上沟槽之间到所述上堆叠中的上沟道开口，所述上沟道开口中的个别者延伸到所述下沟道开口中的个别者中的所述第一牺牲材料；及(f)：在所述阶梯区中到所述上堆叠中的上TAV开口，所述上TAV开口中的个别者延伸到所述下TAV开口中的个别者中的所述第一牺牲材料。在由所述(d)、所述(e)及所述(f)形成者中形成第二牺牲材料。移除所述第一及第二牺牲材料以形成向上敞开的竖直延伸的沟槽、向上敞开的竖直延伸的沟道开口及向上敞开的竖直延伸的TAV开口。在所述向上敞开的竖直延伸的水平伸长的沟槽中形成中介材料，在所述向上敞开的竖直延伸的沟道开口中的个别者中形成沟道材料串，且在所述向上敞开的竖直延伸的TAV开口中形成导电材料。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向隔开的存储器块，所述横向隔开的存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级及导电层级。存储器单元的沟道材料串结构延伸穿过所述绝缘层级及所述导电层级。穿阵列通路(TAV)结构延伸穿过所述绝缘层级及所述导电层级。所述TAV结构中的个别者包括位于下部分上方且与所述下部分接合的上部分。所述个别TAV结构在竖直横截面中在所述上及下部分接合的地方包括至少一个外部凸出表面。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向隔开的存储器块，所述横向隔开的存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级及导电层级。存储器单元的沟道材料串结构延伸穿过所述绝缘层级及所述导电层级。穿阵列通路(TAV)结构延伸穿过所述绝缘层级及所述导电层级。所述TAV结构中的个别者包括位于下部分上方且与所述下部分接合的上部分。所述个别TAV结构在竖直横截面中在所述个别TAV结构的所述上及下部分接合的地方包括至少一个外部凸出表面。沟道材料串结构延伸穿过所述绝缘层级及所述导电层级。所述沟道材料串结构中的个别者包括位于下部分上方且与所述下部分接合的上部分。所述个别沟道材料串结构在所述竖直横截面中在所述个别沟道材料串结构的所述上及下部分接合的地方包括至少一个外部凸出表面。水平伸长的壁横向地位于所述存储器块中的横向紧邻者之间。所述水平伸长的壁中的个别者包括位于下部分上方且与所述下部分接合的上部分。所述个别壁在所述竖直横截面中在所述水平伸长的壁的所述上及下部分接合的地方包括至少一个外部凸出表面。

Claims (29)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括竖直交替的第一层级及第二层级的堆叠，所述堆叠包括横向隔开的存储器块区；
同时形成(a)、(b)及(c)，其中，
(a)：横向地在所述存储器块区中的横向紧邻者之间到所述堆叠中的水平伸长的沟槽；
(b)：横向地在所述水平伸长的沟槽之间到所述堆叠中的沟道开口；及
(c)：在阶梯区中到所述堆叠中的穿阵列通路(TAV)开口；及
在所述水平伸长的沟槽中形成中介材料，在所述沟道开口中的个别者中形成沟道材料串且在所述TAV开口中形成导电材料。
2.根据权利要求1所述的方法，其包括在相对于彼此不同的时间形成所述中介材料、所述沟道材料串及所述导电材料；所述沟道材料串在所述中介材料的所述形成之前且在所述导电材料的所述形成之前形成。
3.根据权利要求2所述的方法，其包括在形成所述中介材料之前形成所述导电材料。
4.根据权利要求2所述的方法，其包括在形成所述中介材料之后形成所述导电材料。
5.根据权利要求1所述的方法，其包括在相对于彼此不同的时间形成所述中介材料、所述沟道材料串及所述导电材料；所述导电材料在所述中介材料的所述形成之前且在所述沟道材料串的所述形成之前形成。
6.根据权利要求5所述的方法，其包括在形成所述中介材料之前形成所述沟道材料串。
7.根据权利要求5所述的方法，其包括在形成所述中介材料之后形成所述沟道材料串。
8.根据权利要求1所述的方法，其包括在相对于彼此不同的时间形成所述中介材料、所述沟道材料串及所述导电材料；所述中介材料在所述导电材料的所述形成之前且在所述沟道材料串的所述形成之前形成。
9.根据权利要求8所述的方法，其包括在形成所述导电材料之前形成所述沟道材料串。
10.根据权利要求8所述的方法，其包括在形成所述导电材料之后形成所述沟道材料串。
11.根据权利要求1所述的方法，其中所述TAV开口中的所述导电材料包括延伸穿过所述第一层级及所述第二层级的TAV结构，所述TAV结构中的个别者包括位于下部分上方且与所述下部分接合的上部分，所述个别TAV结构在竖直横截面中在所述上及下部分接合的地方包括至少一个外部凸出表面。
12.根据权利要求11所述的方法，其中所述个别TAV结构具有在所述竖直横截面中在所述至少一个外部凸出表面上方及下方笔直穿过所述第一层级中的多者及所述第二层级中的多者的外部侧壁表面。
13.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括竖直交替的下第一层级及下第二层级的下堆叠，所述下堆叠包括横向隔开的存储器块区；
同时形成(a)、(b)及(c)，其中，
(a)：横向地在所述存储器块区中的横向紧邻者之间到所述下堆叠中的水平伸长的下沟槽；
(b)：横向地在所述水平伸长的下沟槽之间到所述下堆叠中的下沟道开口；及
(c)：在阶梯区中到所述下堆叠中的下穿阵列通路(TAV)开口；
在由所述(a)、所述(b)及所述(c)所形成者中形成第一牺牲材料；
在所述下堆叠及所述第一牺牲材料正上方形成上堆叠，所述上堆叠包括竖直交替的上第一层级及上第二层级，所述上堆叠包括所述横向隔开的存储器块区；
形成(d)、(e)及(f)，其中，
(d)：横向地在所述存储器块区中的横向紧邻者之间到所述上堆叠中的水平伸长的上沟槽，所述水平伸长的上沟槽中的个别者延伸到所述水平伸长的下沟槽中的个别者中的所述第一牺牲材料；
(e)：横向地在所述水平伸长的上沟槽之间到所述上堆叠中的上沟道开口，所述上沟道开口中的个别者延伸到所述下沟道开口中的个别者中的所述第一牺牲材料；及
(f)：在所述阶梯区中到所述上堆叠中的上TAV开口，所述上TAV开口中的个别者延伸到所述下TAV开口中的个别者中的所述第一牺牲材料；
在由所述(d)、所述(e)及所述(f)所形成者中形成第二牺牲材料；
移除所述第一及第二牺牲材料以形成向上敞开的竖直延伸的沟槽、向上敞开的竖直延伸的沟道开口及向上敞开的竖直延伸的TAV开口；及
在所述向上敞开的竖直延伸的水平伸长的沟槽中形成中介材料，在所述向上敞开的竖直延伸的沟道开口中的个别者中形成沟道材料串且在所述向上敞开的竖直延伸的TAV开口中形成导电材料。
14.根据权利要求13所述的方法，其中所述(d)、所述(e)及所述(f)同时形成。
15.根据权利要求13所述的方法，其中所述(d)、所述(e)及所述(f)不同时形成。
16.根据权利要求15所述的方法，其包括在所述(d)及所述(f)的所述形成之前形成所述(e)。
17.根据权利要求16所述的方法，其包括在所述(d)的所述形成之前形成所述(f)。
18.根据权利要求1所述的方法，其中所述延伸的TAV开口中的所述导电材料包括延伸穿过所述上第一层级、所述上第二层级、所述下第一层级及所述下第二层级的TAV结构；所述TAV结构中的个别者在竖直横截面中在所述上及下堆叠接合的地方包括至少一个外部凸出表面。
19.根据权利要求18所述的方法，
其中所述个别TAV结构具有在所述竖直横截面中在所述至少一个外部凸出表面上方笔直穿过所述上第一层级中的多者及所述上第二层级中的多者的外部侧壁表面；
形成所述沟道材料串以包括延伸穿过所述第一层级及所述第二绝缘层级的沟道材料串结构的部分，所述沟道材料串结构中的个别者包括位于下部分上方且与所述下部分接合的上部分，所述个别沟道材料串结构在所述竖直横截面中在所述个别沟道材料串结构的所述上及下部分接合的地方包括至少一个外部凸出表面，所述个别沟道材料串结构具有在所述竖直横截面中在其至少一个外部凸出表面上方及下方笔直穿过所述第一层级中的多者及所述第二层级中的多者的外部侧壁表面；且
水平伸长的壁横向地位于所述存储器块区中的横向紧邻者之间，所述水平伸长的壁中的个别者包括位于下部分上方且与所述下部分接合的上部分，所述个别壁在所述竖直横截面中在所述水平伸长的壁的所述上及下部分接合的地方包括至少一个外部凸出表面，所述个别水平伸长的壁具有在所述竖直横截面中在其至少一个外部凸出表面上方及下方笔直穿过所述第一层级中的多者及所述第二层级中的多者的外部侧壁表面。
20.一种包括存储器单元串的存储器阵列，其包括：
横向隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级及导电层级，存储器单元的沟道材料串结构延伸穿过所述绝缘层级及所述导电层级；及
穿阵列通路(TAV)结构，其延伸穿过所述绝缘层级及所述导电层级，所述TAV结构中的个别者包括位于下部分上方且与所述下部分接合的上部分，所述个别TAV结构在竖直横截面中在所述上及下部分接合的地方包括至少一个外部凸出表面。
21.根据权利要求20所述的存储器阵列，其中所述个别TAV结构具有在所述竖直横截面中在所述至少一个外部凸出表面上方及下方笔直穿过所述绝缘层级中的多者及所述导电层级中的多者的外部侧壁表面。
22.根据权利要求20所述的存储器阵列，其中所述至少一个凸出表面包括水平的一部分。
23.根据权利要求22所述的存储器阵列，其中所述部分是完全水平的。
24.根据权利要求22所述的存储器阵列，其中所述个别TAV结构具有在所述竖直横截面中在所述至少一个外部凸出表面上方及下方笔直穿过所述绝缘层级中的多者及所述导电层级中的多者的外部侧壁表面。
25.根据权利要求24所述的存储器阵列，其中所述部分是完全水平的。
26.根据权利要求20所述的存储器阵列，其包括NAND。
27.一种包括存储器单元串的存储器阵列，其包括：
横向隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级及导电层级，存储器单元的沟道材料串结构延伸穿过所述绝缘层级及所述导电层级；
穿阵列通路(TAV)结构，其延伸穿过所述绝缘层级及所述导电层级，所述TAV结构中的个别者包括位于下部分上方且与所述下部分接合的上部分，所述个别TAV结构在竖直横截面中在所述个别TAV结构的所述上及下部分接合的地方包括至少一个外部凸出表面；
沟道材料串结构，其延伸穿过所述绝缘层级及所述导电层级，所述沟道材料串结构中的个别者包括位于下部分上方且与所述下部分接合的上部分，所述个别沟道材料串结构在所述竖直横截面中在所述个别沟道材料串结构的所述上及下部分接合的地方包括至少一个外部凸出表面；及
水平伸长的壁，其横向地位于所述存储器块中的横向紧邻者之间，所述水平伸长的壁中的个别者包括位于下部分上方且与所述下部分接合的上部分，所述个别壁在所述竖直横截面中在所述水平伸长的壁的所述上及下部分接合的地方包括至少一个外部凸出表面。
28.根据权利要求27所述的存储器阵列，其中，
所述个别TAV结构具有在所述竖直横截面中在其至少一个外部凸出表面上方及下方笔直穿过所述绝缘层级中的多者及所述导电层级中的多者的外部侧壁表面；
所述个别沟道材料串结构具有在所述竖直横横截面中在其至少一个外部凸出表面上方及下方笔直穿过所述绝缘层级中的多者及所述导电层级中的多者的外部侧壁表面；且
所述个别水平伸长的壁具有在所述竖直横截面中在其至少一个外部凸出表面上方及下方笔直穿过所述绝缘层级中的多者及所述导电层级中的多者的外部侧壁表面。
29.根据权利要求27所述的存储器阵列，其包括NAND。
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