CN116326236A - 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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CN116326236A CN202180069228.4A CN202180069228A CN116326236A CN 116326236 A CN116326236 A CN 116326236A CN 202180069228 A CN202180069228 A CN 202180069228A CN 116326236 A CN116326236 A CN 116326236A
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Abstract

一种存储器阵列包括横向间隔开的存储器块，所述横向间隔开的存储器块单独地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级和导电层级。存储器单元的沟道材料串延伸穿过所述绝缘层级和所述导电层级。虚拟支柱延伸穿过所述绝缘层级和所述导电层级。所述导电层级中的最下部导电层级包括导电材料和虚拟区材料，所述虚拟区材料在所述导电材料旁边且具有与所述导电材料不同的组合物。所述沟道材料串延伸穿过所述最下部导电层级的所述导电材料。所述虚拟支柱延伸穿过所述最下部导电层级的所述虚拟区材料。公开了其它实施例，包含方法。

Description

存储器阵列和用于形成包括存储器单元串的存储器阵列的 方法
技术领域
本文中所公开的实施例涉及存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个体存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器通常被指定为具有至少约10年保留时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元经配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个水平或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极去除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态硬盘的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是集成式快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为NAND串)。NAND架构可按三维布置来配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元单独地包括可逆地可编程的竖直晶体管。控制件或其它电路系统可形成于竖直堆叠的存储器单元之下。其它易失性或非易失性存储器阵列架构还可包括单独地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开案中的任一个中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层级中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的端部或边缘处所谓的“阶梯结构”中发生。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其限定个别字线的接触区，竖向延伸的导电通孔在所述接触区上接触以提供对字线的电存取。
附图说明
图1是根据本发明的实施例的过程中的衬底的一部分的图解横截面视图，且穿过图2中的线1-1被截取。
图2是穿过图1中的线2-2截取的图解横截面视图。
图3到24是根据本发明的一些实施例的过程中的图1和2的构造或其部分或替代性实施例的图解依序截面、展开、放大和/或部分视图。
具体实施方式
本发明的实施例涵盖用于形成包括存储器单元串的存储器阵列的方法，所述存储器阵列例如NAND阵列或可具有至少某一阵列下外围控制电路系统(例如，阵列下CMOS)的其它存储器单元的阵列。本发明的实施例涵盖所谓的“后栅极”或“替换栅极”处理、所谓的“先栅极”处理，以及不论是现有的还是未来开发的都与何时形成晶体管栅极无关的其它处理。本发明的实施例还涵盖现有或未来开发的包括存储器阵列的集成电路系统，所述存储器阵列包括独立于制造方法的存储器单元串，例如包括NAND架构。首先参考图1到24描述了实例方法实施例，其可被视为“后栅极”或“替换栅极”，且从图1和2开始。
图1和2展示构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电性/导体/导电、半导电性/半导体/半导电或绝缘性/绝缘体/绝缘(即，本文中在电学上)材料中的任何一或多个的基底衬底11。各种材料已竖向形成于基底衬底11上方。材料可在图1和2所描绘的材料的旁边、竖向朝内或竖向朝外。例如，可以在基底衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造的组件。还可以制造用于操作存储器单元竖向延伸串的阵列(例如，阵列12)内的组件的控制件和/或其它外围电路系统，并且控制件和/或其它外围电路系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
在一些实施例中，且如所展示，包括导体材料17的导体层级16已形成于衬底11上方。作为实例，导体材料17包括上部导体材料43(例如，n型或p型导电掺杂多晶硅)，其处于与上部导体材料43的组合物不同的下部导体材料44(例如，WSix)正上方(例如，直接抵靠)。导体层级16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如，外围阵列下电路系统和/或共同源极线或板)的部分。
堆叠18*的下部部分18L已形成于衬底11和导体层级16上方(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。堆叠18*将包括竖直交替的导电层级22*和绝缘层级20*，其中层级22*的材料具有与层级20*的材料不同的组合物。堆叠18*包括横向间隔开的存储器块区58，所述存储器块区将包括成品电路系统构造中的横向间隔开的存储器块58。本文件中，“块”一般包含“子块”。存储器块区58和所得存储器块58(尚未展示)可视为是纵向伸长且例如沿着方向55定向。存储器块区58有可能在此处理点处不可辨别。
导电层级22*(替代地称为第一层级)可不包括导电材料，并且绝缘层级20*(替代地称为第二层级)可不包括绝缘材料或在结合在此初始地描述的“后栅极”或“替换栅极”实例方法实施例处理时是绝缘的。在一个实施例中，下部部分18L包括处于导体材料17正上方(例如直接抵靠所述导体材料)的第二层级20*中的最下部第二层级20z。最下部第二层级20z是绝缘的(例如，包括具有二氧化硅的材料24)并且可为牺牲性的。
第一层级22*中的最下部第一层级22z处于最下部第二层级20z正上方(例如，直接抵靠)。最下部第一层级22z包括牺牲材料77和虚拟区材料81，所述虚拟区材料在牺牲材料77旁边且具有与所述牺牲材料不同的组合物。在本文件中，“虚拟区材料”是形成于虚拟区中的材料。“虚拟区”是其中形成有虚拟支柱的区。“虚拟支柱”是不充当存储器单元串的支柱。牺牲材料77可包括任何合适的绝缘、导电和/或半导电材料。同样地，虚拟区材料81可包括任何合适的绝缘、导电和/或半导电材料(而不考虑牺牲材料77的此类电学属性)。仅作为实例，实例绝缘材料81包含氧化铝、二氧化硅、氮氧化硅和氮化硅。实例导电材料81包含元素金属、元素金属的合金、经导电掺杂的半导电材料(例如，多晶硅)和金属化合物(例如，金属氮化物、金属硅化物等)。在几个理想实施例中，牺牲材料77包括多晶硅或氮化硅，且虚拟区材料81包括相同的多晶硅或氮化硅但已经掺杂有C、N、B、Ga、As、Sb、Bi、Li、Al、In、第18族元素或金属材料中的一或多种(例如，其浓度足以实现牺牲材料77相对于桥接材料81的选择性各向同性蚀刻；例如，至少1x 1012个原子/cm3，但更低浓度也是足够的)。
在一个实施例中，在最下部第一层级22z中的所有虚拟区材料81处于存储器块区58中(例如，在成品电路系统构造中；即，没有一个在其横向或纵向外侧)。在一个实施例中且如所展示，在最下部第一层级22z中的虚拟区材料81包括虚拟区材料81的线82，所述虚拟区材料处于个别存储器块区58中且沿着所述个别存储器块区居中纵向延行，其中线82与个别存储器块区58的横向侧84横向间隔开。在一个实施例中且如所展示，在最下部第一层级22z中的虚拟区材料81处于个别存储器块区58中，且例如在区90中，在个别存储器块区58的阶梯区86旁边横跨所有个别存储器块区58横向地延伸。为简洁起见，区86和90经展示为沿着方向55为极短的，且很可能沿着方向55比所展示的长得多。
在一个实施例中，第二层级20*中的次最下部第二层级20x在最下部第一层级22z(例如，包括材料24)正上方。在一个实施例中，包括导电材料47(例如，经导电掺杂多晶硅)的导电材料层级21是在次最下部第二层级20x正上方。无论如何，当使用时，上文所提及的实例离子植入可在形成层级20x或21中的任一个之前或之后进行。
参考图3到8，堆叠18*的上部部分18U的竖直交替的第一层级22和第二层级20已形成在下部部分18L上方。第一层级22和第二层级20分别包括不同组合物材料26和24(例如氮化硅和二氧化硅)。实例上部部分18U展示为在下部部分18L上方开始于第二层级20，但此可替代地开始于第一层级22(图中未示)。此外，且作为实例，下部部分18L可经形成以具有一或多个第一和/或第二层级作为其顶部。无论如何，仅展示少量层级20和22，其中上部部分18U(且由此堆叠18*)更有可能包括几十个、一百个或更多个，等层级20和22。此外，可为或可不为外围和/或控制电路系统的部分的其它电路系统可在导体层级16与堆叠18*之间。仅作为实例，此类电路系统的导电材料和绝缘材料的多个竖直交替层级可在导电层级22*中的最下部导电层级下方和/或在导电层级22*中的最上部导电层级上方。举例来说，一或多个选择栅极层级(图中未示)可在导体层级16与最下部导电层级22*之间，且一或多个选择栅极层级可在导电层级22*中的最上部导电层级上方。替代地或另外，所描绘的最上部及最下部导电层级22*中的至少一个可为选择栅极层级。
已经(例如，通过蚀刻)形成穿过上部部分18U中的第二层级20和第一层级22到导体层级16(例如，至少到最下部第一层级22z)的沟道开口25和虚拟开口27。在此文件中，“虚拟开口”是其中已形成或将形成虚拟支柱的开口。虚拟开口27可经提供以在形成操作性沟道开口25以及其中的材料时使工艺均匀。开口25/27可径向向内锥形化(图中未示)，在堆叠18中移动得更深。在一些实施例中，开口25/27可如所展示进入导体层级16的导体材料17，或可止于顶部(图中未示)。替代地，作为实例，开口25/27可止于最下部第二层级20z的顶部或内部。使开口25/27至少延伸到导体层级16的导体材料17中的原因是为了向开口25/27内的材料提供锚定效应。
水平伸长的沟槽40已经形成(例如通过各向异性蚀刻)到堆叠18*中且个别地处于横向紧邻的存储器块区58之间。作为实例且为了简洁起见，开口25/27展示为以每行四个和五个开口25/27的交错行的群组或列布置。沟槽40通常将宽于开口25/27(例如，10到20倍宽，但是为简洁起见未展示此类较宽程度)。可使用任何替代性现有或将来开发的布置和构造。沟槽40和开口25/27可相对彼此以任何次序形成。
如所展示的沟槽40已形成以延伸到最下部第一层级22z中的牺牲材料77。作为一个实例，沟槽40可初始地通过蚀刻材料24、26和47(可能使用不同各向异性蚀刻化学物质)形成，并且止于次最下部第二层级20x(在存在时)的材料24上或内。可接着形成薄牺牲衬里78(例如，二氧化铪、氧化铝等)，随后冲压蚀刻穿过所述薄牺牲衬里以暴露材料24，并且随后冲压蚀刻穿过材料24以暴露牺牲材料77。替代地，且仅作为举例，与沟槽40具有相同的大体水平轮廓的牺牲蚀刻终止线(图中未示)可在形成上部部分18U之前单独地形成于导电层级21(当存在时)中(或形成到材料81和/或形成到材料81中)，所述导电层级在次最下部第二层级20x的材料24正上方且与其接触。可接着通过蚀刻材料24和26以在个别牺牲线的材料上或内部停止然后掘出此类线的其余材料来形成沟槽40，之后形成薄牺牲衬里78。
晶体管沟道材料可竖向地沿着绝缘层级和导电层级形成在个别沟道开口中，因此包括与导体层级中的导电材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)及横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，例如经掺杂或未经掺杂的硅，或电荷捕集材料，例如氮化硅、金属点等)竖向地沿着电荷阻挡区中的个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向地处于沟道材料与存储材料之间。
图3到8展示一个实施例，其中电荷阻挡材料30、存储材料32及电荷传递材料34已竖向地沿着绝缘层级20及导电层级22形成于个别开口25/27中。晶体管材料30、32和34(例如存储器单元材料)可通过例如在堆叠18*上方和个别开口25/27内沉积所述晶体管材料的相应薄层且随后将此类晶体管材料往回至少平面化到堆叠18*的顶部表面来形成。
作为操作性沟道材料串53的沟道材料36也已竖向地沿着绝缘层级20和导电层级22形成在沟道开口25中。因此，操作性沟道材料串53延伸穿过上部部分18U中的第一层级20*和第二层级22*并且延伸到最下部第一层级22z中的牺牲材料77。此外，虚拟支柱87已经形成为延伸穿过上部部分18U中的第一层级22*和第二层级20*到最下部第一层级22z中的虚拟区材料81。虚拟支柱87可与操作性沟道材料串53具有相同材料和构造(如所展示)，或可具有不同的材料和构造中的一个或两个(未展示)。归因于比例，材料30、32、34和36在图3到6中共同展示且仅指定为材料37。实例沟道材料36包含经适当掺杂的结晶半导体材料，例如一或多种硅、锗和所谓的第III族/第V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一种的实例厚度为25埃到100埃。可进行冲压蚀刻以从沟道开口25的基底(图中未示)去除材料30、32和34以暴露导体层级16，使得沟道材料36直接抵靠导体层级16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一种单独地发生(如所展示)，或可仅相对于一些发生(图中未示)。替代地且仅作为实例，可不进行冲压蚀刻，并且沟道材料36可仅通过单独的导电互连件直接电耦合到导体层级16的导体材料17(尚未展示)。无论如何，牺牲蚀刻终止插塞(图中未示)可以水平方位形成于下部部分18L中，其中开口25/27将处于形成上部部分18U之前且以类似于上文在形成开口25/27时所描述的牺牲蚀刻终止线的方式使用。在开口25/27中展示了径向居中的固体介电材料38(例如，旋涂介电质、二氧化硅和/或氮化硅)。替代地，且仅作为实例，开口25/27内的径向居中部分可包含空隙空间(图中未示)和/或不含实心材料(图中未示)。
参考图9到12，已从最下部第一层级22z穿过沟槽40(例如，使用液态或气态H3PO4作为主要蚀刻剂，其中材料77是氮化硅，或使用氢氧化四甲基铵[TMAH]，其中材料77是多晶硅)各向同性蚀刻牺牲材料77(图中未示)。此类各向同性蚀刻是相对于虚拟区材料81选择性地进行，且在一个此类实施例中，相对于其的选择性至少为5:1(如将针对H3PO4或TMAH与上述所有实例虚拟区材料81发生)。
在最下部第一层级中形成将个别沟道材料串的沟道材料与导体层级的导体材料直接电耦合在一起的导电材料。在一个实施例中，此类导电材料形成为直接抵靠导电层级的导电材料的底部并且直接抵靠导体层级的导体材料的顶部。举例来说，并且首先参考图13和14，其展示实例后续处理，其中在一个实施例中，材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅和氮化硅的组合)已在层级20z中经蚀刻，以暴露最下部第一层级22z中的沟道材料串53的沟道材料36的侧壁41。层级22z中的材料30、32和34中的任一种可在其中被视为牺牲材料。作为一实例，考虑其中衬里78是一或多种绝缘氧化物(除二氧化硅以外)，且存储器单元材料30、32和34分别是二氧化硅和氮化硅层中的一或多个的实施例。在此类实例中，所描绘的构造可通过使用经改性或不同的化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅和氮化硅而产生。作为实例，100:1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，并且在此类实例中，此类蚀刻化学物质可以交替方式使用，其中需要达成由图13和14所展示的实例构造。所属领域的技术人员能够选择其它化学物质以用于蚀刻其它不同材料，其中需要如图13和14中所展示的构造。来自层级20x和20z(当存在时，且未展示为已经去除)的绝缘材料(例如，24，且在图13和14中未展示)中的一些或全部可在去除其它材料时经去除，可经单独地去除，或可部分或完全地保留(图中未示)。
参考图15到17，导电材料42(例如，经导电掺杂的多晶硅)已经形成于最下部第一层级22z中在虚拟区材料81旁边，且进而将个别操作性沟道材料串53的沟道材料36与导体层级16的导体材料17直接电耦合在一起。在一个实施例中且如所展示，此类材料已形成为直接抵靠导电层级21的导电材料47的底部且直接抵靠导体层级16的导体材料43的顶部，进而将个别操作性沟道材料串53的沟道材料36与导体层级16的导体材料43和导电层级21的导电材料47直接电耦合在一起。随后且作为实例，正如去除牺牲衬里78(图中未示)，已从沟槽40去除导电材料42。可在形成导电材料42(图中未示)之前去除牺牲衬里78。
参考图18到24，导电层级22*的材料26(图中未示)已例如通过理想地相对于其它暴露材料选择性地(例如，使用液态或气态H3PO4作为主蚀刻剂，其中材料26是氮化硅且其它材料包括一或多种氧化物或多晶硅)穿过沟槽40各向同性地蚀刻掉而去除。在实例实施例中，导电层级22*中的材料26(图中未示)是牺牲性的且已被导电材料48替换，并且其后已从沟槽40中去除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。
可在形成导电材料48之前形成薄的绝缘衬垫(例如，Al2O3且图中未示)。晶体管和/或存储器单元56的近似位置在图23中用括号指示，且一些在图18、20、22和24中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或多于两个竖向延伸串49(例如，在个别导电层级中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层级中可能是每沟道开口多个字线，且未展示)。导电材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50(图23)。在所描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可被视为在横向上位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中，且如相对于实例“后栅极”处理所展示，导电层级22*的导电材料48是在形成开口25/27和/或沟槽40之后形成。替代地，例如关于“先栅极”处理，导电层级的导电材料可在形成沟道开口25和/或沟槽40(图中未示)之前形成。
电荷阻挡区(例如电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可防止电荷载流子流出存储材料(例如，浮动栅极材料、电荷捕集材料等)流向控制栅极，且在擦除模式下，电荷阻挡件可防止电荷载流子从控制栅极流入存储材料中。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。作为其它实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与导电材料48之间不存在任何不同组合物材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的界面可足以在不存在任何单独组合物绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(当存在时)的界面结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外，可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多种。
在一个实施例中且如所展示，操作性沟道材料串53的沟道材料36的最下部表面从未直接抵靠导体层级16的导体材料17中的任一种。在一个实施例中且如所展示，导电材料42直接抵靠沟道材料串53的侧壁41。
介入材料57已经形成于沟槽40中，且进而在横向上位于横向紧邻的存储器块58之间，且在纵向上沿着所述存储器块。介入材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电以及导电材料中的一或多种，且无论如何，可促进成品电路系统构造中导电层级22相对于彼此的短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多种。在此文件中，“未经掺杂多晶硅”是具有导电性增加的杂质中从0个原子/cm3到1x 1012个原子/cm3的原子的多晶硅。“经掺杂多晶硅”是具有导电性增加的杂质中超过1x 1012个原子/cm3的原子的多晶硅，且“经导电掺杂多晶硅”是具有导电性增加的杂质中至少1x 1018个原子/cm3的原子的多晶硅。介入材料57可包含穿阵列通孔(图中未示)。
如本文中关于其它实施例展示和/或描述的任何其它属性或方面可用于参考上文实施例展示及描述的实施例中。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并有、形成和/或具有相对于装置实施例描述的属性中的任一个。
在一个实施例中，包括具有存储器单元(例如56)的串(例如49)的存储器阵列(例如12)的集成电路系统包括横向间隔开的存储器块(例如58)，所述存储器块单独地包括竖直堆叠(例如18*)，所述竖直堆叠包括交替的绝缘层级(例如20*)和导电层级(例如22*)。存储器单元(例如，56)的包括沟道材料串(例如，53)的串(例如，49)延伸穿过绝缘层级和导电层级。虚拟支柱(例如，87)延伸穿过所述绝缘层级和所述导电层级。导电层级(例如，22z)中的最下部导电层级包括导电材料(例如，42)和虚拟区材料(例如，81)，所述虚拟区材料在所述导电材料旁边且具有与所述导电材料不同的组合物。沟道材料串(例如，53)延伸穿过最下部导电层级的导电材料，且虚拟支柱延伸穿过最下部导电层级的虚拟区材料。可使用如本文中关于其它实施例展示和/或描述的任何其它属性或方面。
在一个实施例中，包括具有存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)的集成电路系统包括具有导体材料(例如，17)的导体层级(例如，16)。横向间隔开的存储器块(例如，58)在导体层级正上方，且单独地包括竖直堆叠(例如，18*)，所述竖直堆叠包括交替的绝缘层级(例如，20*)和导电层级(例如，22*)。存储器单元(例如，56)的包括沟道材料串(例如，53)的串(例如，49)延伸穿过绝缘层级和导电层级。虚拟支柱(例如，87)延伸穿过所述绝缘层级和所述导电层级。导电层级(例如，22z)中的最下部导电层级包括导电材料(例如，42)和虚拟区材料(例如，81)，所述虚拟区材料在所述导电材料旁边且具有与所述导电材料不同的组合物。所述沟道材料串延伸穿过最下部导电层级的导电材料并进入导体层级的导体材料。导电材料将沟道材料串中的个别沟道材料串的沟道材料与导体层级的导体材料直接电耦合在一起。虚拟支柱延伸穿过最下部导电层级的虚拟区材料并进入导体层级的导体材料。可使用如本文中关于其它实施例展示和/或描述的任何其它属性或方面。
以上处理或构造可视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层级)。用于操作或存取阵列内的此类组件的控制件和/或其它外围电路系统还可作为成品构造的部分形成于任何位置，且在一些实施例中可在阵列下方(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可设置或制造于图中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。介入结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或介电层)。并且，不同堆叠/叠组可相对于彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或多于两个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在...下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的大体方向(即，在10度内)且可相对于在制造期间处理衬底的方向，且竖直是大体与其正交的方向。提及“恰好水平”是指沿着主衬底表面的方向(即，与所述表面不成度数)，且可以相对于在制造期间处理衬底的方向。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”及“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向延伸”、“竖向地延伸”、“水平延伸”、“水平地延伸”等等是参考晶体管的沟道长度的定向，电流在操作中沿着所述定向在源极/漏极区之间流动。对于双极结晶体管，“竖向延伸”、“竖向地延伸”、“水平延伸”、“水平地延伸”等等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。并且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向内侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区以及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多种实例组合物时，所述材料可包括此类一或多种组合物、主要由此类一或多种组合物组成或由此类一或多种组合物组成。此外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组合物的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且此类材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组合物”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组合物”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在...上方(over)”、“在...上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有介入的电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
本文件中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”及“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对于彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电性/导体/导电材料中的任一个的组合物可以是金属材料和/或经导电掺杂半导电性/半导体/半导电材料。“金属材料”是元素金属、两种或多于两种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任一个或组合。
在本文中，关于蚀刻(etch/etching)、去除(removing/removal)、沉积和/或形成(forming/formation)的“选择性”的任何使用为一种所陈述材料以按体积计至少2:1的比率相对于所作用的另一所陈述材料进行的此类动作。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一个和两个。
总结
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层级。将包括竖直交替的第一层级和第二层级的堆叠的下部部分形成在导体层级上方。所述堆叠包括横向间隔开的存储器块区。第一层级的材料具有与第二层级的材料不同的组合物。第一层级中的最下部第一层级包括牺牲材料和虚拟区材料，所述虚拟区材料在所述牺牲材料旁边且具有与所述牺牲材料不同的组合物。在下部部分上方形成堆叠的上部部分的竖直交替的第一层级和第二层级。形成操作性沟道材料串，其延伸穿过上部部分中的第一层级和第二层级且到最下部第一层级中的牺牲材料。形成虚拟支柱，其延伸穿过上部部分中的第一层级和第二层级且到最下部第一层级中的虚拟区材料。水平伸长的沟槽形成到堆叠中且分别在横向紧邻的存储器块区之间且延伸到最下部第一层级中的牺牲材料。从最下部第一层级穿过沟槽选择性地相对于虚拟区材料各向同性地蚀刻牺牲材料。在蚀刻之后，在虚拟区材料旁边形成最下部第一层级中的导电材料。导电材料将操作性沟道材料串中的个别操作性沟道材料串的沟道材料与导体层级的导体材料直接电耦合在一起。
在一些实施例中，存储器阵列包括横向间隔开的存储器块，所述横向间隔开的存储器块单独地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级和导电层级。存储器单元的沟道材料串延伸穿过所述绝缘层级和所述导电层级。虚拟支柱延伸穿过所述绝缘层级和所述导电层级。所述导电层级中的最下部导电层级包括导电材料和虚拟区材料，所述虚拟区材料在所述导电材料旁边且具有与所述导电材料不同的组合物。所述沟道材料串延伸穿过所述最下部导电层级的所述导电材料。所述虚拟支柱延伸穿过所述最下部导电层级的所述虚拟区材料。
在一些实施例中，存储器阵列包括导体层级，所述导体层级包括导体材料。横向间隔开的存储器块单独地包括在所述导体层级正上方包括交替的绝缘层级和导电层级的竖直堆叠。存储器单元的沟道材料串延伸穿过所述绝缘层级和所述导电层级。虚拟支柱延伸穿过所述绝缘层级和所述导电层级。所述导电层级中的最下部导电层级包括导电材料和虚拟区材料，所述虚拟区材料在所述导电材料旁边且具有与所述导电材料不同的组合物。所述沟道材料串延伸穿过最下部导电层级的导电材料并进入导体层级的导体材料。导电材料将沟道材料串中的个别沟道材料串的沟道材料与导体层级的导体材料直接电耦合在一起。虚拟支柱延伸穿过最下部导电层级的虚拟区材料并进入导体层级的导体材料。

Claims (29)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层级；
在所述导体层级上方形成将包括竖直交替的第一层级和第二层级的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区，所述第一层级的材料具有与所述第二层级的材料不同的组合物，所述第一层级中的最下部第一层级包括：
牺牲材料；及
虚拟区材料，其在所述牺牲材料旁边且具有与所述牺牲材料的组合物不同的组合物；
在所述下部部分上方形成所述堆叠的上部部分的所述竖直交替的第一层级和第二层级；
形成操作性沟道材料串，其延伸穿过所述上部部分中的所述第一层级和所述第二层级且延伸到所述最下部第一层级中的所述牺牲材料；
形成虚拟支柱，其延伸穿过所述上部部分中的所述第一层级和所述第二层级且延伸到所述最下部第一层级中的所述虚拟区材料；在所述堆叠中形成水平伸长的沟槽，所述水平伸长的沟槽单独地在所述存储器块区的横向紧邻的存储器块区之间且延伸到所述最下部第一层级中的所述牺牲材料；
从所述最下部第一层级穿过所述沟槽相对于所述虚拟区材料选择性地各向同性地蚀刻所述牺牲材料；及
在所述蚀刻之后，在所述最下部第一层级中在所述虚拟区材料旁边形成导电材料，所述导电材料将所述操作性沟道材料串中的个别操作性沟道材料串的沟道材料与所述导体层级的所述导体材料直接电耦合在一起。
2.根据权利要求1所述的方法，其中在成品电路系统构造中，在所述最下部第一层级中的所有所述虚拟区材料处于所述存储器块区中。
3.根据权利要求1所述的方法，其中在所述最下部第一层级中的所述虚拟区材料包括所述虚拟区材料的线，所述虚拟区材料处于所述存储器块区中的个别存储器块区中且沿着所述个别存储器块区居中纵向延行，所述线与所述个别存储器块区的横向侧横向间隔开。
4.根据权利要求1所述的方法，其中在所述最下部第一层级中的所述虚拟区材料处于所述存储器块区中的个别存储器块区中，且在所述个别存储器块区的阶梯区旁边横跨所有所述个别存储器块区横向地延伸。
5.根据权利要求1所述的方法，其中，
在所述最下部第一层级中的所述虚拟区材料包括所述虚拟区材料的线，所述虚拟区材料处于所述存储器块区中的个别存储器块区中且沿着所述个别存储器块区居中纵向延行，所述线与所述个别存储器块区的横向侧横向间隔开；且
在所述最下部第一层级中的所述虚拟区材料处于所述存储器块区中的个别存储器块区中，且在所述个别存储器块区的阶梯区旁边横跨所有所述个别存储器块区横向地延伸。
6.根据权利要求1所述的方法，其包括形成所述操作性沟道材料串及所述虚拟支柱以延伸穿过所述下部部分中的所述最下部第一层级。
7.根据权利要求6所述的方法，其中所述操作性沟道材料串和所述虚拟支柱延伸到所述导体层级的所述导体材料中。
8.根据权利要求1所述的方法，其包括同时形成相对于彼此具有相同组合物的所述操作性沟道材料串和所述虚拟支柱。
9.根据权利要求1所述的方法，其中所述牺牲材料和所述虚拟区材料包括多晶硅，且所述各向同性蚀刻包括使用氢氧化四甲基铵。
10.根据权利要求1所述的方法，其中所述虚拟区材料通过包括以下操作的过程形成：
在所述最下部第一层级中形成所述牺牲材料的毯覆层；及
离子植入所述牺牲材料的所述毯覆层的区以形成所述虚拟区材料。
11.根据权利要求10所述的方法，其中所述离子植入是针对C、N、B、Ga、As、Sb、Bi、Li、Al、In、第18族元素或金属材料中的一或多种。
12.根据权利要求10所述的方法，其中，
所述牺牲材料包括多晶硅或氮化硅；
所述离子植入是针对C、N、B、Ga、As、Sb、Bi、Li、Al、In、第18族元素或金属材料中的一或多种；且
所述各向同性蚀刻包括使用氢氧化四甲基铵或磷酸。
13.根据权利要求1所述的方法，其中所述虚拟区材料通过包括以下操作的过程形成：
在所述最下部第一层级中形成所述牺牲材料的毯覆层；
减材式地图案化所述牺牲材料的所述毯覆层以在其中形成空隙空间；及
在所述空隙空间中形成所述虚拟区材料。
14.根据权利要求1所述的方法，其中所述虚拟区材料通过包括以下操作的过程形成：
在所述最下部第一层级中形成所述虚拟区材料的毯覆层；
减材式地图案化所述虚拟区材料的所述毯覆层；及
在所述虚拟区材料旁边形成所述牺牲材料。
15.根据权利要求1所述的方法，其中所述虚拟区材料是绝缘的。
16.根据权利要求1所述的方法，其中所述虚拟区材料是导电的。
17.根据权利要求1所述的方法，其中所述虚拟区材料是半导电的。
18.根据权利要求1所述的方法，其中从所述最下部第一层级穿过所述沟槽的所述牺牲材料的所述各向同性地蚀刻相对于所述虚拟区材料具有至少5:1的选择性。
19.一种存储器阵列，其包括：
横向间隔开的存储器块，其单独地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级和导电层级，存储器单元的沟道材料串延伸穿过所述绝缘层级和所述导电层级，虚拟支柱延伸穿过所述绝缘层级和所述导电层级；
所述导电层级中的最下部导电层级包括：
导电材料；及
虚拟区材料，其在所述导电材料旁边且具有与所述导电材料的组合物不同的组合物；
所述沟道材料串延伸穿过所述最下部导电层级的所述导电材料；且
所述虚拟支柱延伸穿过所述最下部导电层级的所述虚拟区材料。
20.根据权利要求19所述的存储器阵列，其中在所述最下部第一层级中的所有所述虚拟区材料处于所述存储器块中。
21.根据权利要求19所述的存储器阵列，其中所述虚拟区材料是导电的。
22.根据权利要求19所述的存储器阵列，其中所述虚拟区材料是绝缘的。
23.根据权利要求19所述的存储器阵列，其中所述虚拟区材料是半导电的。
24.根据权利要求19所述的存储器阵列，其中所述虚拟区材料包括并非导电掺杂的经掺杂多晶硅。
25.根据权利要求19所述的存储器阵列，其中所述虚拟区材料包括在其中具有C、N、B、Ga、As、Sb、Bi、Li、Al、In、第18族元素或金属材料中的一或多种的多晶硅或氮化硅。
26.根据权利要求19所述的存储器阵列，其中所述沟道材料串和所述虚拟支柱相对于彼此具有相同的组合物。
27.根据权利要求19所述的存储器阵列，其包括NAND。
28.一种存储器阵列，其包括：
导体层级，其包括导体材料；
横向间隔开的存储器块，其单独地包括竖直堆叠，所述竖直堆叠在所述导体层级正上方包括交替的绝缘层级和导电层级，存储器单元的沟道材料串延伸穿过所述绝缘层级和所述导电层级，虚拟支柱延伸穿过所述绝缘层级和所述导电层级；
所述导电层级中的最下部导电层级包括：
导电材料；及
虚拟区材料，其在所述导电材料旁边且具有与所述导电材料的组合物不同的组合物；
所述沟道材料串延伸穿过所述最下部导电层级的所述导电材料并进入所述导体层级的所述导体材料中，所述导电材料将所述沟道材料串中的个别沟道材料串的沟道材料与所述导体层级的所述导体材料直接电耦合在一起；且
所述虚拟支柱延伸穿过所述最下部导电层级的所述虚拟区材料并进入所述导体层级的所述导体材料中。
29.根据权利要求28所述的存储器阵列，其中所述沟道材料串的所述沟道材料的最下部表面不直接抵靠所述导体层级的所述导体材料中的任一种。
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