CN117119801A - 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法 - Google Patents

包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法 Download PDF

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J·D·霍普金斯
C·豪德
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Abstract

本申请涉及一种包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。存储器阵列包括带有导体材料的导体层。横向间隔开的存储器块个别地包括竖直堆叠，竖直堆叠包括交替的绝缘层和导电层。存储器单元的沟道材料串延伸穿过绝缘层和导电层。导电层中的下部导电层的传导材料将沟道材料串中的个别者的沟道材料与导体层的导体材料直接电耦合在一起。下部导电层中的传导材料包括上部导电掺杂的半导电材料、下部导电掺杂的半导电材料以及竖直处于它们之间的中间材料。中间材料的组成与上部导电掺杂的半导电材料和下部导电掺杂的半导电材料的组成不同，并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。

Description

包括存储器单元串的存储器阵列和形成包括存储器单元串的 存储器阵列的方法
技术领域
本文中所公开的实施例涉及包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在没有电力的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可被配置成存储两个以上水平或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区，所述一对导电源极/漏极区之间具有半导电沟道区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极移除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态硬盘的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开中的任一个中所示出和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。到这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处的所谓“阶梯状结构”中发生。阶梯状结构包含限定个别字线的接触区的个别“台阶”(替代地称为“梯级”或“阶梯”)，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
发明内容
本公开的一个方面提供了一种用于形成包括存储器单元串的存储器阵列的方法，其中所述方法包括：在衬底上形成包括导体材料的导体层；形成个别地包括竖直堆叠的横向间隔开的存储器块区，所述竖直堆叠包括在所述导体层正上方的交替的第一层和第二层，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料具有与所述第二层的材料不同的组成；在所述第一层的下部层中形成传导材料，所述传导材料将所述沟道材料串的个别者的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起，所述导电材料的所述形成包括：在下部第一层中抵靠所述个别沟道材料串的所述沟道材料形成导电掺杂的半导电材料，所述导电掺杂的半导电材料包括上部部分和下部部分，在所述上部部分与下部部分之间具有竖直处于它们之间的空隙空间；以及将中间材料形成到所述空隙空间中，所述中间材料具有与所述导电掺杂的半导电材料的组成不同的组成，并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。
本公开的另一方面提供了一种用于形成包括存储器单元串的存储器阵列的方法，其中所述方法包括：在衬底上形成包括导体材料的导体层；形成个别地包括竖直堆叠的横向间隔开的存储器块区，所述竖直堆叠包括在所述导体层正上方的交替的第一层和第二层，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料具有与所述第二层的材料不同的组成；在所述第一层的最下部层中形成传导材料，所述传导材料将所述沟道材料串的个别者的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起，所述导电材料的所述形成包括：在最下部第一层中直接抵靠个别沟道材料串的所述沟道材料的侧壁形成未掺杂的半导电材料，所述未掺杂的半导电材料包括上部部分和下部部分，所述上部部分与所述下部部分之间竖直地具有空隙空间，所述未掺杂的半导电材料中的所有导电改性掺杂剂的总浓度为0原子百分比至小于0.01原子百分比；在所述空隙空间中直接抵靠所述未掺杂的半导电材料形成导电掺杂的半导电材料，所述导电掺杂的半导电材料包括上部部分和下部部分，在所述上部部分与所述下部部分之间竖直地具有所述空隙空间的剩余部分，所述导电掺杂的半导电材料中的所有导电改性掺杂剂的总浓度为0.01原子百分比至30原子百分比；以及将中间材料形成到所述空隙空间的剩余部分的剩余体积中并填充所述剩余体积并且直接抵靠所述导电掺杂的半导电材料，所述中间材料具有与所述导电掺杂的半导电材料的组成不同的组成并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。
本公开的另一方面提供了一种包括存储器单元串的存储器阵列，其中所述存储器阵列包括：导体层，其包括导体材料；横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括在所述导体层正上方的交替的绝缘层和导电层，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层，所述导电层中的下部导电层的传导材料将所述沟道材料串中的个别者的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起；以及下部导电层中的所述传导材料包括上部导电掺杂的半导电材料、下部导电掺杂的半导电材料以及竖直处于它们之间的中间材料；所述中间材料具有与所述上部导电掺杂的半导电材料和所述下部导电掺杂的半导电材料的组成不同的组成，并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。
附图说明
图1-4是根据本发明的实施例的将包括存储器单元的竖向延伸串的阵列的构造的部分的图解性横截面图。
图5-21是根据本发明的一些实施例的处理中的图1-4的构造或其部分或替代和/或额外实施例的图解性顺序截面和/或放大视图。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列为例如NAND或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如阵列下CMOS)。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及无论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖包括具有与制造方法无关的存储器单元串的存储器阵列(例如，NAND架构)的集成电路系统。参考图1-21描述第一实例方法实施例。
图1-4示出实例构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列12。此包含具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/隔绝(即，其中以电学方式)材料中的任何一或多种材料的基底衬底11。各种材料已竖向形成于基底衬底11上方。材料可在图1-4描绘的材料的旁边、竖向内侧或竖向外侧。例如，可以在基础衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造的组件。还可以制造用于操作存储器单元的竖向延伸串的阵列(例如，阵列12)内的组件的控制和/或其它外围电路系统，并且所述系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
包括导体材料17的导体层16已形成于衬底11上方。如所示出，导体材料17包括处于下部导体材料44正上方且直接电耦合到(例如，直接抵靠)所述下部导体材料的上部导体材料43，所述下部导体材料与上部导体材料43具有不同组成。在一个实施例中，上部导体材料43包括导电掺杂的半导电材料(例如，n型掺杂或p型掺杂的多晶硅)。在一个实施例中，下部导体材料44包括金属材料(例如，金属硅化物，例如WSix)。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如，外围阵列下电路系统和/或公共源极线或板)的部分。
堆叠18*的下部部分18L已形成于衬底11和导体层16上方(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。堆叠18*将包括竖直交替的导电层22*和绝缘层20*，其中层22*的材料具有与层20*的材料不同的组成。堆叠18*包括横向间隔开的存储器块区58，所述存储器块区将包括成品电路系统构造中的横向间隔开的存储器块58。本文中，除非另有指示，否则“块”通常包含“子块”。存储器块区58和所得存储器块58(尚未示出)可视为是纵向延伸的并且例如沿着方向55定向。存储器块区58有可能在此处理点处不可辨别。
导电层22*(替代地称为第一层)可不包括传导材料，并且绝缘层20*(替代地称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。在一个实施例中，下部部分18L包括处于导体材料17正上方(例如，直接抵靠)的第二层20*的最下部层20z。实例最下部第二层20z是绝缘的且可以是牺牲性的(例如，包括材料62，例如二氧化硅和/或氮化硅)。第二层20*的次最下部第二层20x在最下部第二层20z的正上方且可以是牺牲性的(例如，包括材料63，例如二氧化硅和/或氮化硅)。在一些实施例中，包括牺牲材料77(例如，多晶硅或氮化硅)的第一层22*的最下部层22z竖直处于最下部第二层20z与次最下部第二层20x之间。在一个实施例中，下部部分18L包括传导材料层21，所述传导材料层包括在次最下部第二层20x正上方的传导材料47(例如，导电掺杂多晶硅)。实例下部部分18L包括上部第二层20w(例如，第三低的第二层)，所述上部第二层级包括绝缘材料24(例如，二氧化硅)。可存在额外层。例如，一或多个额外层可处于层20w上方(层20w由此不是部分18L中的最上部层，且未示出)，处于层20w与层21之间(未示出)，和/或处于层22z下方(除20z外示出)。在一个实施例中，至少如初始地形成的下部部分18L包括多个第一/导电层(例如，22z和21)层和多个第二/绝缘层(例如，20z、20x、20w)。
堆叠18*的上部部分18U的竖直交替的第一层22U和第二层20U已形成在下部部分18L上方。第一层22U的材料26为牺牲性的(例如，氮化硅；在一些实施例中被称作牺牲材料)并且具有与第二层20U的材料24不同的组成(例如，二氧化硅)。第一层22U可以是导电的并且第二层20U可以是绝缘的(例如，包括二氧化硅24)，但在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时不需要如此。实例上部部分18U示出为在下部部分18L上方开始于第一层22U，但这可替代地开始于第二层20U(未示出)。此外，且借助于实例，下部部分18L可经形成以具有一或多个第一和/或第二层作为其顶部。无论如何，仅示出了少量层20U和22U，其中上部部分18U(且由此堆叠18*)更有可能包括几十个、一百个或更多个等层20*和22*。此外，可为或可不为外围和/或控制电路系统的部分的其它电路系统可在导体层16与堆叠18*之间。仅借助于实例，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在最下部导电层22*下方和/或在最上部导电层22*上方。例如，一或多个选择栅极层(未示出)可在导体层16与最低导电层22*之间，并且一或多个选择栅极层可在导电层22*中的最上部导电层上方。替代地或另外，所描绘的最上部和最低导电层22*中的至少一个导电层可为选择栅极层。
沟道开口25已(例如，通过蚀刻)形成为穿过上部部分18U中的第二层20*和第一层22*到下部部分18L(例如，至少到下部部分18L中的最下部第一层22z)。沟道开口25可随着移动到堆叠18中的更深处而径向向内和/或径向向外逐渐变窄(未示出)。在一些实施例中，沟道开口25可如所示出地进入导体层16的导体材料17，或可终止于顶部(未示出)。替代地，作为实例，沟道开口25可在最低第二层20z顶上或内终止。使沟道开口25至少延伸到导体层16的导体材料17的原因在于向沟道开口25内的材料提供锚定效应。
晶体管沟道材料可竖向地沿着绝缘层和导电层形成在个别沟道开口中，因此包括与导体层中的导体材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)以及横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)、绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，例如掺杂或未掺杂的硅，或电荷捕获材料，例如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向位于沟道材料与存储材料之间。
在一个实施例中并且如图所示，电荷阻挡材料30、存储材料32以及电荷传递材料34已竖向地沿着绝缘层20和导电层22形成于个别沟道开口25中。晶体管材料30、32和34(例如存储器单元材料)可通过例如在堆叠18*之上以及在个别开口25内沉积其相应薄层，并且随后将此类薄层往回至少平面化到堆叠18*的顶部表面来形成。
作为沟道材料串53的沟道材料36也竖向地沿着绝缘层20和导电层22形成于沟道开口25中。归因于比例，材料30、32、34和36在一些图中共同地示出为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗和所谓的第III族/第V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一种的实例厚度是25到100埃。可进行冲压蚀刻以从沟道开口25的基底(未示出)移除材料30、32和34以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一种单独地发生(如所示出)，或可仅相对于一些发生(未示出)。替代地且仅作为举例，可不进行冲压蚀刻，并且沟道材料36可仅通过单独的导电互连件直接电耦合到导体层16的导体材料17(尚未示出)。无论如何，可在形成上部部分18U之前在沟道开口25将在的水平位置中在下部部分18L中形成牺牲性蚀刻终止塞(未示出)。可随后通过蚀刻材料24和26以在牺牲性塞的材料上或内部终止然后掘出此类塞的剩余材料来形成沟道开口25，之后在沟道开口25中形成材料。在沟道开口25中示出径向中心实心介电材料38(例如，旋涂介电体、二氧化硅和/或氮化硅)。替代地且仅作为举例，沟道开口25内的径向中心部分可包含空隙空间(未示出)和/或不含实心材料(未示出)。
水平伸长的沟槽40已经形成(例如，通过各向异性蚀刻)到堆叠18*中并且个别地处于横向紧邻的存储器块区58之间。沟槽40个别地延伸穿过上部部分18L到达最下部第一层22z并且暴露其中的牺牲材料77。具有与沟槽40相同的一般水平轮廓的牺牲性蚀刻终止线(未示出)可在形成沟槽40之前个别地形成在堆叠18*的下部部分中。可接着通过蚀刻材料24和26以终止于个别牺牲性线的材料上或内，随后挖出此类牺牲性线的剩余材料来形成沟槽40。任选的薄牺牲内衬81(例如，二氧化铪、氧化铝、相同或其它材料的多个层，[例如，二氧化硅和氮化硅]等)随后已形成于沟槽40中，接着穿过所述沟槽进行冲压蚀刻以暴露材料77。沟槽40可横向向内或横向向外逐渐变窄，从而更深地移动到堆叠18*中(未示出)。仅借助于实例且为了简洁起见，沟道开口25示出为以每行四个和五个沟道开口25的交错行的群组或列布置。沟槽40将通常比沟道开口25宽(例如，宽3至10倍)。可使用任何替代性现有或将来开发的布置和构造。沟槽40和沟道开口25可相对彼此按任何次序或同时形成。
参考图5和6，牺牲材料77(未示出)已通过沟槽40从最下部第一层22z移除(例如，通过各向同性蚀刻)，因此留下或形成空隙空间64，所述空隙空间竖直位于最下部第二层20z与次最下部第二层20x之间。这可例如通过理想情况下相对于材料62和63选择性进行的各向同性蚀刻来实现，所述各向同性蚀刻例如使用液体或蒸气H3PO4作为主要蚀刻剂，其中材料77为氮化硅，或使用四甲基氢氧化铵[TMAH]，其中材料77为多晶硅。
图7和8示出实例后续工艺，其中在一个实施例中，材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅和氮化硅的组合)已在层22z中蚀刻，以暴露最下部第一层22z中的沟道材料串53的沟道材料36的侧壁41。层22z中的材料30、32和34中的任一种可被视为其中的牺牲材料。作为实例，考虑衬垫81(未示出)是一或多个绝缘氧化物(而不是仅二氧化硅)且存储器单元材料30、32和34个别地是二氧化硅和氮化硅层中的一或多个的实施例。在此类实例中，所描绘的构造可通过使用经改性或不同的化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅和氮化硅而产生。作为实例，100:1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，并且在此类实例中，此类蚀刻化学物质可以交替方式使用，其中期望实现实例描绘的构造。在一个实施例中，可相对于衬垫81(当存在时，且衬垫81未示出时)选择性地进行此蚀刻。在一个实施例中且如所示出的，已移除材料62和63(未示出)。当如此移除时，此类材料可在移除材料30、32和34时例如在材料62和63包括二氧化硅和氮化硅中的一个或两个的情况下移除。替代地，在如此移除时，可单独地移除此类材料(例如，通过各向同性蚀刻)。技术人员能够在期望如所示出的构造的情况下选择其它化学物质以用于蚀刻其它不同材料。如果衬垫81(未示出)包括多层二氧化硅和氮化硅，则与材料30、32、34、62和63的移除(例如，通过蚀刻)相称，可移除此类衬垫，其中此类材料共同包括氮化硅和二氧化硅。替代地，衬垫81可保持在此处理时(未示出)或单独地或以其它方式移除。
在第一层的下部层(例如，最下部第一层)中形成传导材料，所述传导材料将沟道材料串的个别者的沟道材料与导体层的导体材料直接电耦合在一起。参考图9-16描述这样做的实例方式。
参考图9和10，并且在一个实施例中，未掺杂的半导电材料70(例如，包括多晶硅)已经在最下部第一层22z中抵靠个别沟道材料串53的沟道材料36(例如，直接抵靠所述沟道材料；例如，抵靠侧壁41；例如，直接抵靠侧壁41)形成。未掺杂的半导电材料70包括上部部分71和下部部分72，所述上部部分与所述下部部分之间具有竖直处于它们之间的空隙空间73。未掺杂的半导电材料70(即，就“未掺杂”而言)中的所有导电改性掺杂剂的总浓度为0原子百分比至小于0.01原子百分比，在一个这样的实施例中为大于0原子百分比，并且在一个这样的后一实施例中为至少1×107个原子/cm3。
参考图11和12，导电掺杂的半导电材料74(例如，包括多晶硅)已形成在空隙空间73中且在一个这样的实施例中直接抵靠未掺杂的半导电材料70形成。导电掺杂的半导电材料74包括上部部分75和下部部分76，所述上部部分与所述下部部分之间具有竖直处于它们之间的空隙空间73的剩余部分73x。导电掺杂的半导电材料74中的所有导电改性掺杂剂的总浓度为0.01原子百分比至30原子百分比(例如，不大于1×1023个原子/cm3)。在一个实施例中，导电掺杂的半导电材料74不直接抵靠沟道材料36形成(例如，如所示出)。在另一实施例中，导电掺杂的半导电材料74是直接抵靠沟道材料36(未示出；例如，由于材料70的存在)形成的。在一个实施例中，未掺杂的半导电材料70的上部部分71和下部部分72各自比导电掺杂的半导电材料74的上部部分75和下部部分76薄。在一个实施例中，未掺杂的半导电材料70中的掺杂剂的总浓度大于0原子百分比，并且导电掺杂的半导电材料74中的掺杂剂是相同组成的掺杂剂(例如，如果n型，则为磷)。
参考图13和14，中间材料78(例如，包括多晶硅)已经形成到空隙空间73的剩余部分73x的剩余体积中，并且在一个实施例中填充所述剩余体积，并且在另一实施例中直接抵靠导电掺杂的半导电材料74。中间材料78的组成与导电掺杂的半导电材料74的组成不同，并且包括碳、氮、氧、金属(例如Ti、W、Co、Ni、Pt、Ru、Mo、Ga)中的至少一种，以及还包括硼的n型掺杂材料(绝缘材料、半导电材料或导电材料中的n型掺杂剂，而不管“n型掺杂材料”是绝缘的、半导电的还是导电的)。关于中间材料78和导电掺杂的半导电材料74的不同组成，至少在成品电路系统构造中，可以仅通过碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种的存在(或存在时的量)来表征。中间材料78可以是导电的或可以是不导电的。例如，如果中间材料原本为固有半导电材料，忽略了其中可能存在的任何增加导电性的掺杂剂，那么中间材料可按所形成的、按所形成的半导电掺杂或按所形成的未掺杂的形式进行导电掺杂。然而，如果增加足够导电性的掺杂剂从导电掺杂的半导电材料74的向外扩散扩散在其中，那么这在至少成品电路系统构造中可为导电的。
在一个实施例中，所述至少一种包括碳，在一个实施例中包括氮，在一个实施例中包括氧，在一个实施例中包括金属(至少一种)，并且在一个实施例中包括还包括硼的n型掺杂材料。在一个实施例中，所述至少一种包括碳、氮、氧、所述金属以及还包括硼的n型导电掺杂的半导电材料中的一种以上。在一个实施例中，所述至少一种的全部以1×1010至3×1022个原子/cm3存在，在一个这样的实施例中以至少1×1014个原子/cm3存在，并且在一个这样的后一实施例中，以5×1019至5×1021个原子/cm3存在。在一个实施例中，未掺杂的半导电材料70的上部部分71和下部部分72各自比中间材料78薄。在一个实施例中，中间材料78比导电掺杂的半导电材料74的上部部分75和下部部分76中的每一个都薄。
在一个实施例中，材料70、74和78包括传导材料42，所述导电材料已经形成于最下部第一层22z中，例如形成到沟槽40中和穿过沟槽40，并且在一个实施例中，直接抵靠沟道材料36的侧壁41。至少在沉积时的材料70和78可能不是固有导电的。即使在不是固有导电的时并且在成品电路系统构造中如此保持的情况下，如果其中一个或两个足够薄，使得由于这种薄(例如，形成欧姆接触/连接)而通过传导材料42发生电导，则这两者中的一个或两个可以有效地被视为或被视为导电材料的一部分。然而，并且在一个实施例中，对导电掺杂的半导电材料74进行退火(例如，在100℃至500℃下退火5秒至10分钟或更长时间)，足以使其中的掺杂剂向外扩散到材料70和/或78中，以使它/它们导电。这种退火可为专用退火，或者可以在形成最终电路系统构造的后续处理中固有地发生。无论如何，在一个实施例中且如所示出的，传导材料42已经形成为直接抵靠传导层21的传导材料47的底部且直接抵靠导体层16的上部导体材料43的顶部，由此将个别沟道材料串53的沟道材料36与导体层16的上部导体材料43以及传导层21的传导材料47直接电耦合在一起。在如所示出的一个实施例中，层21的传导材料47和层22z的传导材料42可共同地被视为至少在阵列区12中的最下部导电层。然而，中间材料78可以不是导电的，其中剩余的传导材料42(例如，至少如上所述合格的材料74和70[如果存在的话])足以将沟道材料36直接电耦合到导体材料17。
参考图15和16，传导材料42已经从沟槽40中移除(例如，通过多次各向异性蚀刻)。
参考图17-21，导电层22U的材料26(未示出)已例如通过理想地相对于其它暴露材料选择性地(例如，使用液体或蒸气H3PO4作为主蚀刻剂，其中材料26是氮化硅且其它材料包括一或多种氧化物或多晶硅)穿过沟槽40各向同性地蚀刻掉而移除。在示例实施例中，导电层22U中的材料26(未示出)是牺牲性的，且已被传导材料48替换，且此后已从沟槽40中移除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。
可在形成传导材料48之前形成薄的绝缘衬里(例如，Al2O3且未示出)。一些晶体管和/或一些存储器单元56的大致位置用括号或用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，且未示出)。传导材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50。在描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可视为横向地位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如关于实例“后栅”处理所示出，导电层22*的传导材料48在形成开口25和/或沟槽40之后形成。替代地，例如关于“先栅”处理，导电层的传导材料可在形成沟道开口25和/或沟槽40(未示出)之前形成。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可阻止电荷载子流出存储材料(例如，浮动栅极材料、电荷捕集材料等)流向控制栅极，且在擦除模式下，电荷阻挡件可阻止电荷载子从控制栅极流入电荷存储材料。因此，电荷阻挡件可用于阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所示的实例电荷阻挡区域包括绝缘体材料30。借助于其它实例，电荷阻挡区域可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同组成材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接面可足以在不存在任何单独组成绝缘体材料30的情况下充当电荷阻挡区。此外，传导材料48与材料30(当存在时)的界面结合绝缘体材料30可一起充当电荷阻挡区，并且替代地或另外可充当绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化铪和二氧化硅中的一或多个。
介入材料57已经形成于沟槽40中，并且进而在横向上位于横向紧邻的存储器块58之间，并且在纵向上沿着所述存储器块。介入材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电以及传导材料中的一或多者，且无论如何，可有助于防止成品电路系统构造中导电层22相对于彼此的短接。实例绝缘材料是SiO2、Si3N4及Al2O3中的一或多个。介入材料57可包含穿阵列通孔(未示出)。
仅借助于实例，并且在一个实施例中，材料70和78意图被指示为固有导电的，因为具有与导电掺杂的半导电材料传导材料42相同的密度设置(stippling)(例如，作为如上文所描述的退火的结果)。
如本文中关于其它实施例示出和/或描述的任何其它属性或方面可用于参考上文实施例示出和描述的实施例中。
本发明的动机是最大限度地减少材料74的不希望的蚀刻，在不存在材料78的情况下，所述材料74可能分别向上和向下进入部分75和76。此外，未掺杂的半导电材料70(例如，至少在最初是未掺杂的)的存在可以有助于限制导电性增强掺杂剂竖直向上迁移到沟道材料36中，这是其中有小孔的结果。
在一个实施例中，用于形成包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)的方法包括在衬底上形成包括导体材料(例如，17)的导体层(例如，16)。形成横向间隔开的存储器块区(例如，58)，并且其个别地包括在导体层正上方包括交替的第一层(例如，22*)和第二层(例如，20*)的竖直堆叠(例如，18*)。沟道材料串(例如，53)延伸穿过第一层和第二层。第一层的材料(例如，26)具有与第二层的材料(例如，24)不同的组成。在第一层的下部层(例如，22z)中形成传导材料(例如，42)，所述传导材料将沟道材料串的个别者的沟道材料(例如，36)与导体层的导体材料直接电耦合在一起。所述传导材料的形成包括在下部第一层中抵靠个别沟道材料串的沟道材料形成导电掺杂的半导电材料(例如，74)。导电掺杂的半导电材料包括上部部分(例如，75)和下部部分(例如，76)，所述上部部分与所述下部部分之间具有竖直处于它们之间的空隙空间(例如，73x)。中间材料(例如，78)形成到所述空隙空间中。中间材料的组成与导电掺杂的半导电材料的组成不同，并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的任一属性。
在一个实施例中，一种包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括导体层(例如，16)，所述导体层包括导体材料(例如，17)。横向间隔开的存储器块(例如，58)个别地包括竖直堆叠(例如，18*)，所述竖直堆叠包括导体层正上方的交替的绝缘层(例如，20*)和导电层(例如，22*)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层和导电层。导电层(例如，22z)的下部导电层的传导材料(例如，42)将沟道材料串中的个别者的沟道材料与导体层的导体材料直接电耦合在一起。下部导电层中的传导材料包括上部导电掺杂的半导电材料(例如，75)、下部导电掺杂的半导电材料(例如，76)以及竖直处于它们之间的中间材料(例如，78)。所述中间材料的组成与所述上部导电掺杂的半导电材料和所述下部导电掺杂的半导电材料的组成不同，并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
上述处理或构造可以被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制电路系统和/或其它外围电路系统也可作为成品构造的部分而形成于任何位置处，并且在一些实施例中可位于阵列下面(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于图中示出或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，并且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。介入结构可设置在竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或介电层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的部件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，并且可包含多层、多芯片模块。电子系统可为以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在……下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10度内)，且竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”和“水平延伸的”是参考电流在操作中在源极/漏极区之间流动所沿的晶体管沟道长度的定向。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区以及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组合物时，所述材料可包括此类一或多个组合物、主要由此类一或多个组合物组成或由此一类或多个组合物组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
另外，个别使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在……上方(over)”、“在……上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件被称作“直接电耦合”时，直接电耦合的区-材料-组件之间没有介入的电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，并且组件已经或可沿着所述“行”和“列”形成。“行”和“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一个的组成可为导电金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或大于两种元素金属的任何混合物或合金以及任何一或多种金属化合物中的任一者或组合。
在本文中，关于蚀刻(etch/etching)、移除、沉积、形成(forming)和/或形成(formation)而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以按体积计至少2:1的比率进行的此类动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。在导体层正上方形成个别地包括竖直堆叠的横向间隔开的存储器块区，所述竖直堆叠包括交替的第一层和第二层。沟道材料串延伸穿过第一层和第二层。第一层的材料具有与第二层的材料不同的组成。在第一层的下部层中形成传导材料，所述传导材料将沟道材料串的个别者的沟道材料与导体层的导体材料直接电耦合在一起。传导材料的形成包括在下部第一层中抵靠个别沟道材料串的沟道材料形成导电掺杂的半导电材料。导电掺杂的半导电材料包括上部部分和下部部分，所述上部部分与所述下部部分之间具有竖直处于它们之间的空隙空间。中间材料形成到所述空隙空间中。所述中间材料的组成与导电掺杂的半导电材料的组成不同，并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。在导体层正上方形成个别地包括竖直堆叠的横向间隔开的存储器块区，所述竖直堆叠包括交替的第一层和第二层。沟道材料串延伸穿过第一层和第二层。第一层的材料具有与第二层的材料不同的组成。在第一层的最下部层中形成传导材料，所述传导材料将沟道材料串的个别者的沟道材料与导体层的导体材料直接电耦合在一起。所述传导材料的形成包括在最下部第一层中抵靠个别沟道材料串的沟道材料的侧壁形成未掺杂的半导电材料。未掺杂的半导电材料包括上部部分和下部部分，所述上部部分与所述下部部分之间具有竖直处于它们之间的空隙空间。未掺杂的半导电材料中的所有导电改性掺杂剂的总浓度为0原子百分比至小于0.01原子百分比。导电掺杂的半导电材料在空隙空间中直接抵靠未掺杂的半导电材料形成。导电掺杂的半导电材料包括上部部分和下部部分，所述上部部分与所述下部部分之间具有竖直处于它们之间的空隙空间的剩余部分。导电掺杂的半导电材料中的所有导电改性掺杂剂的总浓度为0.01原子百分比至30原子百分比。中间材料形成到空隙空间的剩余部分的剩余体积中并填充所述剩余体积，并且直接抵靠导电掺杂的半导电材料。所述中间材料的组成与导电掺杂的半导电材料的组成不同，并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。
在一些实施例中，一种包括存储器单元串的存储器阵列包括带有导体材料的导体层。横向间隔开的存储器块个别地包括在所述导体层正上方包括交替的绝缘层和导电层的竖直堆叠。存储器单元的沟道材料串延伸穿过绝缘层和导电层。所述导电层中的下部导电层的传导材料将所述沟道材料串中的个别者的沟道材料与所述导体层的所述导体材料直接电耦合在一起。所述下部导电层中的传导材料包括上部导电掺杂的半导电材料、下部导电掺杂的半导电材料以及竖直处于它们之间的中间材料。所述中间材料的组成与所述上部导电掺杂的半导电材料和所述下部导电掺杂的半导电材料的组成不同，并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。
根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所示出和描述的具体特征，因为本文中所公开的装置包括示例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (47)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
形成个别地包括竖直堆叠的横向间隔开的存储器块区，所述竖直堆叠包括在所述导体层正上方的交替的第一层和第二层，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料具有与所述第二层的材料不同的组成；
在所述第一层的下部层中形成传导材料，所述传导材料将所述沟道材料串的个别者的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起，所述导电材料的所述形成包括：
在下部第一层中抵靠所述个别沟道材料串的所述沟道材料形成导电掺杂的半导电材料，所述导电掺杂的半导电材料包括上部部分和下部部分，在所述上部部分与下部部分之间具有竖直处于它们之间的空隙空间；以及
将中间材料形成到所述空隙空间中，所述中间材料具有与所述导电掺杂的半导电材料的组成不同的组成，并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。
2.根据权利要求1所述的方法，其中所述至少一种包括碳。
3.根据权利要求1所述的方法，其中所述至少一种包括氮。
4.根据权利要求1所述的方法，其中所述至少一种包括所述金属。
5.根据权利要求1所述的方法，其中所述至少一种包括还包括硼的n型导电掺杂的半导电材料。
6.根据权利要求1所述的方法，其中所述至少一种包括碳、氮、氧、所述金属以及还包括硼的n型导电掺杂的半导电材料中的一种以上。
7.根据权利要求1所述的方法，其中所述至少一种的全部以1×1010至3×1022个原子/cm3存在。
8.根据权利要求7所述的方法，其中所述至少一种的全部以至少1×1014个原子/cm3存在。
9.根据权利要求8所述的方法，其中所述至少一种的全部以5×1019至5×1021个原子/cm3存在。
10.根据权利要求1所述的方法，其中所述导电掺杂的半导电材料不是直接抵靠所述沟道材料形成的。
11.根据权利要求1所述的方法，其中所述导电掺杂的半导电材料是直接抵靠所述沟道材料形成的。
12.根据权利要求1所述的方法，其中所述导电掺杂的半导电材料中的所有导电改性掺杂剂的总浓度为0.01原子百分比至30原子百分比。
13.根据权利要求12所述的方法，其中所述总浓度不超过1×1023个原子/cm3。
14.根据权利要求1所述的方法，其中所述中间材料直接抵靠所述导电掺杂的半导电材料形成到所述空隙空间中。
15.根据权利要求1所述的方法，其中所述中间材料形成到所述空隙空间中以填充这个空隙空间。
16.根据权利要求1所述的方法，其中所述下部第一层为所述第一层中的最下部层。
17.根据权利要求1所述的方法，其中所述中间材料比所述导电掺杂的半导电材料的所述上部部分和所述下部部分中的每一个都薄。
18.根据权利要求1所述的方法，其中所述中间材料至少在成品电路系统构造中是导电的。
19.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
形成个别地包括竖直堆叠的横向间隔开的存储器块区，所述竖直堆叠包括在所述导体层正上方的交替的第一层和第二层，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料具有与所述第二层的材料不同的组成；
在所述第一层的最下部层中形成传导材料，所述传导材料将所述沟道材料串的个别者的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起，所述导电材料的所述形成包括：
在最下部第一层中直接抵靠个别沟道材料串的所述沟道材料的侧壁形成未掺杂的半导电材料，所述未掺杂的半导电材料包括上部部分和下部部分，所述上部部分与所述下部部分之间竖直地具有空隙空间，所述未掺杂的半导电材料中的所有导电改性掺杂剂的总浓度为0原子百分比至小于0.01原子百分比；
在所述空隙空间中直接抵靠所述未掺杂的半导电材料形成导电掺杂的半导电材料，所述导电掺杂的半导电材料包括上部部分和下部部分，在所述上部部分与所述下部部分之间竖直地具有所述空隙空间的剩余部分，所述导电掺杂的半导电材料中的所有导电改性掺杂剂的总浓度为0.01原子百分比至30原子百分比；以及
将中间材料形成到所述空隙空间的剩余部分的剩余体积中并填充所述剩余体积并且直接抵靠所述导电掺杂的半导电材料，所述中间材料具有与所述导电掺杂的半导电材料的组成不同的组成并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。
20.根据权利要求19所述的方法，其中所述未掺杂的半导电材料的所述上部部分和所述下部部分各自比所述中间材料薄。
21.根据权利要求19所述的方法，其中所述未掺杂的半导电材料的所述上部部分和所述下部部分各自比所述导电掺杂的半导电材料的所述上部部分和所述下部部分薄。
22.根据权利要求19所述的方法，其中所述中间材料比所述导电掺杂的半导电材料的所述上部部分和所述下部部分中的每一个都薄。
23.根据权利要求19所述的方法，其中所述未掺杂的半导电材料的所述上部部分和所述下部部分各自比所述中间材料薄。
24.根据权利要求19所述的方法，其中所述未掺杂的半导电材料、所述导电掺杂的半导电材料以及所述中间材料中的每一种包括多晶硅。
25.根据权利要求19所述的方法，其中所述至少一种包括碳。
26.根据权利要求19所述的方法，其中所述至少一种包括氮。
27.根据权利要求19所述的方法，其中所述至少一种包括所述金属。
28.根据权利要求19所述的方法，其中所述至少一种包括还包括硼的n型导电掺杂的半导电材料。
29.根据权利要求19所述的方法，其中所述至少一种的全部以1×1010至3×1022个原子/cm3存在。
30.根据权利要求29所述的方法，其中所述至少一种的全部以至少1×1014个原子/cm3存在。
31.根据权利要求30所述的方法，其中所述至少一种的全部以5×1019至5×1021个原子/cm3存在。
32.根据权利要求19所述的方法，其中所述中间材料至少在成品电路系统构造中是导电的。
33.一种包括存储器单元串的存储器阵列，所述存储器阵列包括：
导体层，其包括导体材料；
横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括在所述导体层正上方的交替的绝缘层和导电层，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层，所述导电层中的下部导电层的传导材料将所述沟道材料串中的个别者的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起；以及
下部导电层中的所述传导材料包括上部导电掺杂的半导电材料、下部导电掺杂的半导电材料以及竖直处于它们之间的中间材料；所述中间材料具有与所述上部导电掺杂的半导电材料和所述下部导电掺杂的半导电材料的组成不同的组成，并且包括碳、氮、氧、金属和还包括硼的n型掺杂材料中的至少一种。
34.根据权利要求33所述的存储器阵列，其中所述下部导电层为所述导电层中的最下部层。
35.根据权利要求33所述的存储器阵列，其中所述中间材料直接抵靠所述上部导电掺杂的半导电材料，并且直接抵靠所述下部导电掺杂的半导电材料。
36.根据权利要求33所述的存储器阵列，其中所述上部导电掺杂的半导电材料和所述下部导电掺杂的半导电材料具有彼此相同的组成。
37.根据权利要求33所述的存储器阵列，其中所述中间材料比所述上部导电掺杂的半导电材料和所述下部导电掺杂的半导电材料中的每一种都薄。
38.根据权利要求33所述的存储器阵列，其中所述中间材料是导电的。
39.根据权利要求33所述的存储器阵列，其中所述至少一种包括碳。
40.根据权利要求33所述的存储器阵列，其中所述至少一种包括氮。
41.根据权利要求33所述的存储器阵列，其中所述至少一种包括所述金属。
42.根据权利要求33所述的存储器阵列，其中所述至少一种包括还包括硼的n型导电掺杂的半导电材料。
43.根据权利要求33所述的存储器阵列，其中所述至少一种包括碳、氮、氧、所述金属以及还包括硼的n型导电掺杂的半导电材料中的一种以上。
44.根据权利要求33所述的存储器阵列，其中所述至少一种的全部以1×1010至3×1022个原子/cm3存在。
45.根据权利要求44所述的存储器阵列，其中所述至少一种的全部以至少1×1014个原子/cm3存在。
46.根据权利要求45所述的存储器阵列，其中所述至少一种的全部以5×1019至5×1021个原子/cm3存在。
47.根据权利要求33所述的存储器阵列，其中所述上部导电掺杂的半导电材料、所述下部导电掺杂的半导电材料以及所述中间材料中的每一种包括多晶硅。
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