CN113658956A - 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 Download PDF

Info

Publication number
CN113658956A
CN113658956A CN202110512411.9A CN202110512411A CN113658956A CN 113658956 A CN113658956 A CN 113658956A CN 202110512411 A CN202110512411 A CN 202110512411A CN 113658956 A CN113658956 A CN 113658956A
Authority
CN
China
Prior art keywords
layer
conductor
lowermost
conductor layer
dopant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110512411.9A
Other languages
English (en)
Inventor
J·D·霍普金斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN113658956A publication Critical patent/CN113658956A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请案涉及包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠。所述堆叠包括横向间隔开的存储器块区，其间具有水平拉长的沟槽。沟道材料串延伸穿过所述第一层和所述第二层。所述第一层的材料具有与所述第二层的材料不同的成分。所述第一层中的最下部第一层包括与其上方的第一层材料和其上方的第二层材料层不同成分的牺牲材料。所述牺牲材料具有与所述导体层的所述导体材料的最上部部分的成分不同的成分。选择性地相对于所述导体层的所述导体材料的所述最上部部分，选择性地相对于其上方的所述第一层材料，且选择性地相对于其上方的所述第二层材料各向同性蚀刻所述牺牲材料。

Description

包括存储器单元串的存储器阵列和用于形成包括存储器单元 串的存储器阵列的方法
技术领域
本文公开的实施例涉及存储器阵列且涉及用于形成存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且用于计算机系统中以存储数据。存储器可被制造成个体存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线) 和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，且存取线可沿着阵列的行使存储器单元以导电方式互连。每一存储器单元可通过感测线与存取线的组合唯一地寻址。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选状态保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个体存储器单元可经配置以存储两个以上水平或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极去除电压时，大大地防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是集成式快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为NAND串)。 NAND架构可以三维布置来配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元单独地包括可逆编程的竖直晶体管。控制件或其它电路系统可形成于竖直堆叠的存储器单元之下。其它易失性或非易失性存储器阵列架构也可包括单独地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如如美国专利申请公开案第2015/0228651号、第2016/0267984号和第2017/0140833 号中的任一个中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯状结构包含限定个别字线的接触区的个别“台阶”(替代地称为“梯级”或“阶梯”)，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
发明内容
本公开的方面提供一种用于形成包括存储器单元串的存储器阵列的方法，其中所述方法包括：在衬底上形成包括导体材料的导体层；在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠，所述堆叠包括横向间隔开的存储器块区，所述横向间隔开的存储器块区之间具有水平拉长的沟槽，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料是与所述第二层的材料不同的成分，所述第一层的最下部包括与其上方的第一层材料和其上方的第二层材料层不同成分的牺牲材料，所述牺牲材料是与所述导体层的所述导体材料的最上部部分的成分不同的成分；选择性地相对于所述导体层的所述导体材料的所述最上部部分，选择性地相对于其上方的所述第一层材料，且选择性地相对于其上方的所述第二层材料各向同性蚀刻所述牺牲材料；以及在所述各向同性蚀刻之后，在所述最下部第一层中形成导电材料，所述导电材料将所述沟道材料串中的个别者的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起。
本公开的另一方面提供一种用于形成包括存储器单元串的存储器阵列的方法，其中所述方法包括：在衬底上形成包括导体材料的导体层，所述导体材料包括n型导电掺杂多晶硅；在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠，所述堆叠包括横向间隔开的存储器块区，所述横向间隔开的存储器块区之间具有水平拉长的沟槽，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料是与所述第二层的材料不同的成分，所述第一层中的最下部第一层包括未掺杂或磷掺杂多晶硅，所述第二层中的最下部第二层竖直处于所述最下部第一层与所述导体层之间；选择性地相对于所述导体层的所述n型导电掺杂多晶硅且选择性地相对于其上方的所述第一层材料和其上方的所述第二层材料各向同性蚀刻所述最下部第一层的所述未掺杂或磷掺杂多晶硅，所述蚀刻使用包括氢氧化四甲基铵的蚀刻流体；在所述各向同性蚀刻之后，蚀刻所述最下部第二层的所述第二层材料以暴露所述导体层的所述n型导电掺杂多晶硅的上部表面；在所述各向同性蚀刻之后，暴露所述最下部第一层中的所述沟道材料串的所述沟道材料的侧壁；以及在所述最下部第一层中形成直接抵靠所述导体层的所述n型导电掺杂多晶硅且直接抵靠所述最下部第一层中的所述沟道材料串的所述沟道材料的所述暴露侧壁的导电材料，以将所述沟道材料串中的个别者的所述沟道材料和所述导体层的所述导体材料直接电耦合在一起。
本公开的另一方面提供一种包括存储器单元串的存储器阵列，其包括：导体层，其包括导体材料；横向间隔开的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括在所述导体层正上方的交替的绝缘层和导电层，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层，所述导电层中的最下部导电层的导电材料将所述沟道材料串中的个别者的所述沟道材料和所述导体层的所述导体材料直接电耦合在一起；居间材料，其横向处于所述存储器块中的横向紧邻的存储器块之间且在纵向上沿着所述存储器块，所述居间材料包括绝缘材料；以及所述导体层中的所述导体材料包括导电掺杂的半导电材料，其中具有产生n型或p型导电性的主要掺杂剂中的一种，所述导体层中的所述导体材料的至少最上部部分包括与所述主要掺杂剂的成分不同的成分的次要掺杂剂。
本公开的另一方面提供一种包括存储器单元串的存储器阵列，其包括：导体层，其包括n型导电掺杂的多晶硅，其中具有产生n型导电性的主要掺杂剂；横向间隔开的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括在所述导体层正上方的交替的绝缘层和导电层，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层，所述导电层中的最下部导电层包括直接抵靠所述导体层的所述n型导电掺杂的多晶硅且直接抵靠所述最下部导电层中的所述沟道材料串的沟道材料的侧壁的n型导电掺杂的多晶硅；居间材料，其横向处于所述存储器块中的横向紧邻的存储器块之间且在纵向上沿着所述存储器块，所述居间材料包括绝缘材料；以及所述导体层中的所述n型导电掺杂多晶硅的至少最上部部分包括与所述主要掺杂剂的成分不同的成分的次要掺杂剂。
附图说明
图1是根据本发明的一实施例的处理中衬底的一部分的图解横截面视图且是穿过图 2中的线1-1截取的。
图2是穿过图1中的线2-2截取的概略横截面图。
图3到5是图1和2的部分的放大视图。
图6到19是根据本发明的一些实施例的处于处理中的图1到5的构造或其部分的概略依序截面、展开、放大和/或部分视图。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列为例如NAND或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如阵列下CMOS)。本发明的实施例涵盖所谓的“后栅”或“替换栅”工艺、所谓的“先栅”工艺，以及不论是现有的还是未来开发的与晶体管栅极的形成时间无关的其它工艺。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，NAND架构)。参考图1到19描述第一实例方法实施例，其可视为“后栅”或“替换栅”过程，且从图1到5开始。
图1和2示出构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/ 绝缘体/绝缘(即，其中以电学方式)材料中的任何一或多者的基底衬底11。各种材料已经竖向形成于基底衬底11上方。材料可在图1到5所描绘材料的旁边、竖向内侧或竖向外侧。例如，可以在基础衬底11上方、周围或内部的某处提供集成电路系统的其它部分或全部制造的组件。还可以制造用于操作存储器单元竖向延伸串的阵列(例如，阵列 12)内的组件的控制和/或其它外围电路系统，并且所述系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
包括导体材料17的导体层16形成于衬底11上方。在一个实施例中，导体材料17 包括在金属材料15(例如，WSix)之上(正上方，和例如直接抵靠)的导电掺杂半导电材料 13(例如，n型导电掺杂多晶硅)。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如外围阵列下电路系统和/ 或公共源极线或板)的部分。包括竖直交替的绝缘层20*和导电层22*的堆叠18在导体层 16上方形成(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。层20*和22*中的每一个的实例厚度是20到60纳米。只示出了少量层 20*和22*，但堆叠18更有可能包括几十个、一百个或更多个层20*和22*。可以是或可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层16与堆叠18之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在最低的导电层 22*下方和/或在最上部的导电层22*上方。举例来说，一或多个选择栅极层(未展示)可在导体层16与最下部导电层22*之间，且一或多个选择栅极层可在导电层22*的最上部上方。替代地或另外，所描绘的最上部和最下部导电层22*中的至少一个可以是选择栅极层。无论如何，导电层22*(替代地称为第一层)可不包括导电材料，且绝缘层20*(替代地称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。
在一些实施例中，最下部第一层22z比其上方的第一层22*更厚，且在一个此类实施例中是其上方的第一层22*的厚度的至少1.5倍。在一个实施例中，且如图所示，最下部第一层22z不直接抵靠导体层16的导体材料17，例如其中最下部第二层20z竖直处于导体层16的导体材料17与最下部第一层22z之间。替代地，最下部第一层可以直接抵靠导体层(未图示)的导体材料。在一个实施例中，最下部第二层20z比其上方的第二层20*薄。在一个实施例中，在最下部第二层20z上方的次最下部第二层20x比其上方的第二层20*厚。在一个实施例中，最下部第二层20z直接抵靠导体层16的导体材料 17的顶部19。
所述第一层的材料具有与所述第二层的材料不同的成分。实例导电层22包括可完全或部分牺牲的第一材料26(例如，氮化硅)。实例绝缘层20*包括可为完全或部分地牺牲的第二材料24(例如，二氧化硅)。最下部第一层22z包括与其上方的第一层材料26 和其上方的第二层材料24不同成分的牺牲材料21。牺牲材料21具有与导体层16的导体材料17的最上部部分23的成分不同的成分。牺牲材料21可具有与所有导体材料17(未图示)不同的成分。在一个实施例中，不同成分包括牺牲材料21和导体材料17的最上部部分23中的不同成分掺杂剂。举例来说，且仅作为举例，牺牲材料21示出为包括在附图中由点画/点指示的掺杂剂31。实例导电掺杂半导电材料13还示出为包括遍布其的掺杂剂31，实例上部部分23还包括不同成分掺杂剂33。不同成分掺杂剂31和33可以遍布接纳此类掺杂剂的区或材料是均匀分布的，或可以是非均匀分布的。在一个实施例中，且如既定示出，牺牲材料21和导体材料17的最上部部分23具有相同组成但是用于所述不同成分掺杂剂(例如，掺杂剂33在最上部部分23中且不在牺牲材料21中)。无论如何，在一个实施例中，最上部部分23中的不同成分掺杂剂33在最上部部分23中处于至少1x 1014个原子/立方厘米的浓度。最上部部分23中的实例不同成分掺杂剂33包括碳、氮、硼、砷或金属材料(例如，镓、锑、铝、铟、钨、硅化钨、钛、氮化钛等)中的至少一种。掺杂剂33可提供于导体材料17的最上部部分23中，无论材料13是否为导电掺杂的半导电材料(例如，实例掺杂剂33可提供于金属材料内)。此外，作为实例，最下部第一层22z的材料21可能未掺杂。在本文档的上下文中，未掺杂意味着从0个原子/立方厘米直到1x1013个原子/立方厘米的任意值。在一个实施例中，最下部第一层22z 的材料21包括未掺杂或磷掺杂的多晶硅，且在一个实施例中，材料13包括磷掺杂的多晶硅。
无论如何，在一个实施例中，牺牲材料21包括多晶硅，且在一个此类实施例中，导体材料17的最上部部分23包括与牺牲材料21不同的成分的多晶硅(例如，至少通过不同成分掺杂剂33的存在)。无论如何，在一个实施例中，导体层16的导体材料17的最上部部分23包括多晶硅。在一个实施例中，导体材料17的最上部部分23下方的至少次下部部分(例如，27)具有与牺牲材料21相同的组成。
穿过绝缘层20*和导电层22*到导体层16(例如通过蚀刻)形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向向内渐缩(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层16的导体材料17，或可止于顶部(未展示)。替代地，作为实例，沟道开口25可止于最下部绝缘层20的顶部或内部。将沟道开口25至少延伸到导体层16的导体材料17中的原因是为了向沟道开口25内的材料提供锚定效应。蚀刻终止材料(未展示)可在导体层16的导体材料17内或顶上，以在有此类期望时有助于相对于导体层16终止对沟道开口25的蚀刻。此类蚀刻停止材料可以是牺牲性或非牺牲性的。
在堆叠18中(例如，通过各向异性蚀刻)形成水平拉长的沟槽40，以形成横向间隔开的存储器块区58。沟槽40可具有直接抵靠导体层16(如示出)(顶上或内部)的导体材料17的相应底部。借助于实例且仅为简洁起见，将沟道开口25示出为布置成每行四个和五个沟道开口25的交错行的群组或列，且布置在横向间隔开的存储器块区58中，所述存储器块区在成品电路构造中将包括横向间隔开的存储器块58。在此文档中，“块”一般包含“子块”。存储器块区域58和所得存储器块58(尚未展示)可视为是纵向延伸的且例如沿着方向55定向。可使用任何替代现有的或未来开发的布置和构造。
晶体管沟道材料可竖向地沿着绝缘层和导电层形成于个别沟道开口中，因此包括与导体层中的导电材料直接电耦接的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个这种实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如电荷存储材料)以及绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如掺杂或未掺杂的硅，或电荷捕集材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向地在沟道材料与存储材料之间。
图1到4展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34 已竖向地沿着绝缘层20*和导电层22*形成于个别沟道开口25中。晶体管材料30、32 和34(例如，存储器单元材料)可通过例如在堆叠18上方和个别开口25内沉积其相应薄层且随后将此类晶体管材料往回至少平坦化到堆叠18的顶部表面来形成。
沟道材料36还竖向地沿着绝缘层20*和导电层22*形成于沟道开口25中，因此包括沟道开口25中的个别操作性沟道材料串53。沟道材料36可被视为具有其最下部表面 71。在一个实施例中，沟道材料串53沿其具有存储器单元材料(例如,30、32和34)，且其中第二层材料(例如,24)水平地处于紧邻沟道材料串53之间。归因于比例，材料30、 32、34和36在图1和2中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗以及所谓的III/V半导体材料(例如，GaAs、 InP、GaP以及GaN)。材料30、32、34和36中的每一者的实例厚度是25到100埃。可进行冲压蚀刻以从沟道开口25的基底移除材料30、32和34以露出导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34 中的每一个单独地发生(如所展示)，或可仅相对于一些发生(未展示)。替代地且仅作为实例，可不进行冲压蚀刻，且沟道材料36可仅通过单独的导电互连件(未展示)直接电耦接到导体层16的导体材料17。沟道开口25展示为包括径向中心固体电介质材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅作为举例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。
参看图6和7，已选择性地相对于导体层16的导体材料17的最上部部分23、选择性地相对于其上方的第一层材料26且选择性地相对于其上方的第二层材料24各向同性蚀刻牺牲材料21(未图示)。在其中存在最下部第二层20z的一个实施例中，且如图所示，也可以相对于其材料24选择性地进行各向同性蚀刻。从业者能够选择能够从图2的构造产生图6的构造的任何现有或未来开发的蚀刻化学方法(例如，湿式)和条件。作为实例，且仅作为举例，，促进本发明的一些实施例，其中多晶硅是材料21和13中的每一个中的主要组分且使用氢氧化四甲基铵(TMAH)用于此类各向同性蚀刻。TMAH可用以在多晶硅是未掺杂或磷掺杂的情况下相对于二氧化硅和氮化硅(后栅处理中的材料24和26的实例)选择性地蚀刻多晶硅。将掺杂剂33(除磷外)添加到多晶硅使此类多晶硅大部分不可由TMAH蚀刻，因此在此类实例中使用包括TMAH的蚀刻流体实现从图2的构造产生图6的构造。
在一个实施例中，在各向同性蚀刻之后，蚀刻最下部第二层20z的第二层材料24以暴露导体层16的导体材料17的上部表面(例如，19)，且暴露最下部第一层22z中的沟道材料串53的沟道材料36的侧壁。图8和9示出实例此类后续处理，其中在一个实施例中，已在层22z和20z中的每一个中蚀刻材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅和氮化硅的组合，以暴露层22z中的沟道材料串53的沟道材料36的侧壁41。层22z中的材料30、32和34中的任一者可被视为其中的牺牲材料。
作为实例，考虑一实施例，其中材料13包括多晶硅，材料24是二氧化硅，且存储器单元材料30、32和34分别是二氧化硅和氮化硅层中的一或多个。在此类实例中，所描绘的构造可通过使用经改性或不同化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅和氮化硅而产生。举例来说，100:1(按体积计)水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，且在此类实例中，此类蚀刻化学物质可以交替方式使用，其中需要达成由图8和9所示的实例构造。本领域的技术人员能够选择其它化学物质以用于蚀刻其它不同材料，其中需要如图8和9所示的构造。
参看图10和11，导电材料42已形成于最下部第一层22z中以将个别沟道材料串 53的沟道材料36和导体层16的导体材料17直接电耦合在一起。实例导电材料包含导电掺杂的半导体材料(例如，导电掺杂的多晶硅，例如以足够量/浓度包括掺杂剂31以使多晶硅导电)和金属材料。在一个实施例中，最下部第一层22z中的导电材料42直接抵靠沟道材料串53的沟道材料36的侧壁41，并且在一个实施例中，最下部第一层22z中的导电材料42直接抵靠导体层16的导体材料17的最上部部分23的最上部表面(例如， 19)。
参看图12和13，例如通过可相对于材料24、26和17选择性地进行的定时各向同性蚀刻已从沟槽40移除导电材料42。这可导致导电材料42朝向沟道材料串53的横向凹进(未图示)。这可导致当暴露时导体材料17的一些蚀刻(未图示)。其中材料42是导电掺杂的多晶硅，材料24是二氧化硅，材料26是氮化硅，且材料13的最上部部分23包含除磷外的至少一个掺杂剂(除其之外还包含)的实例蚀刻化学方法是TMAH。
参考图14到19，导电层22的材料26(未展示)已例如通过相对于其它暴露材料理想地选择性地(例如，使用液态或气态H3PO4作为主蚀刻剂，其中材料26是氮化硅且其它材料包括一或多种氧化物或多晶硅)穿过沟槽40各向同性地蚀刻掉而移除。在实例实施例中，导电层22中的材料26(未展示)是牺牲性的且已被导电材料48代替，且此后已从沟槽40中移除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56 的竖向延伸串49。
可在形成导电材料48之前形成薄的绝缘衬里(例如，Al2O3且未展示)。晶体管和/或存储器单元56的大致位置在图19中用括号指示，且一些在图14、15、17和18中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，且未展示)。导电材料48可视为具有对应于个别晶体管和/或存储器单元56的控制栅极区 52的末端50(图19)。在描绘的实施例中，控制栅极区域52包括个别导电线29的个别部分。材料30、32以及34可视为横向地位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅”处理所展示，导电层22的导电材料48在形成沟道开口25和/或沟槽40之后形成。替代地，例如关于“先栅”处理，导电层的导电材料可在形成沟道开口25和/或沟槽40(未展示)之前形成。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件可在存储器单元中具有以下功能：在编程模式中，电荷阻挡件可防止电荷载流子朝向控制栅极从存储材料(例如，浮动栅极材料、电荷捕集材料等)离开，且在擦除模式中，电荷阻挡件可防止电荷载流子从控制栅极流入存储材料中。因此，电荷阻挡件可用以阻挡各个存储器单元的控制栅极区与存储材料之间的电荷迁移。如所示的实例电荷阻挡区域包括绝缘体材料30。借助于其它实例，电荷阻挡区域可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料为绝缘的(例如，在绝缘存储材料32与导电材料48之间不存在任何不同成分材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独成分绝缘体材料30 的情况下充当电荷阻挡区。此外，导电材料48与材料30(如果存在)的交接处结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化铪和二氧化硅中的一或多个。
在一个实施例中且如所示，沟道材料串53的沟道材料36的最下部表面71从未直接抵靠导体层16的导体材料17中的任一者。
居间材料57已在横向紧邻的存储器块58之间形成，且在纵向上沿着所述横向紧邻的存储器块形成。居间材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电以及导电材料中的一或多者，且无论如何，可有助于防止成品电路系统构造中导电层22相对于彼此的短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多者。居间材料57可包含穿阵列通孔(未展示)。
如本文中关于其它实施例展示及/或描述的任何其它属性或方面可用于参考上文实施例展示及描述的实施例中。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的现有或未来研发的集成电路。然而，此类电路可具有如本文中在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例描述的属性中的任一个。
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括包括导体材料(例如，17)的导体层(例如，16)。所述阵列包括横向间隔开的存储器块(例如，58)，其个别地包括垂直堆叠(例如，18)，所述垂直堆叠包括在导体层正上方的交替的绝缘层(例如，20*)和导电层(例如，22*)。存储器单元(例如，56)的沟道材料串 (例如，53)延伸穿过绝缘层和导电层。导电层的最下部(例如，22z)的导电材料(例如，42) 将个别沟道材料串的沟道材料(例如，36)和导体层的导体材料直接电耦合在一起。居间材料(例如，57)横向处于横向紧邻的存储器块之间且在纵向上沿着所述存储器块。居间材料包括绝缘材料。导体层中的导体材料包括其中具有产生n型或p型导电性的主要掺杂剂(例如，31)中的一种的导电掺杂半导电材料。在此上下文中主要n型掺杂剂或主要 p型掺杂剂是使得原本半导电材料由于此类主要掺杂剂类型的浓度而导电的事物。导体层中的导体材料的至少最上部部分(例如，23)包括与主要掺杂剂的成分不同的成分的至少一个次要掺杂剂(例如，33)。
在一个实施例中，不同的主要和次要掺杂剂是相同的n或p型，且在另一实施例中是不同的n或p型。在一个实施例中，次要掺杂剂是碳、氮、硼、砷或金属材料中的一或多个。在一个实施例中，次要掺杂剂是Sb、Bi、Li、Al或In中的一或多个。在一个实施例中，次要掺杂剂包括多个不同成分。
可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
在一个实施例中，包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)包括导体层(例如，16)，其包括其中具有产生n型导电性的主要掺杂剂(例如，31)的 n型导电掺杂多晶硅(例如，13)。阵列包括横向间隔开的存储器块(例如，58)，其个别地包括垂直堆叠(例如，18)，所述垂直堆叠包括导体层正上方的交替的绝缘层(例如，20*) 和导电层(例如，22*)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层和导电层。导电层的最下部(例如，20z)包括直接抵靠导体层的n型导电掺杂多晶硅且直接抵靠最下部导电层中的沟道材料串的沟道材料(例如，36)的侧壁(例如，41)的n型导电掺杂多晶硅。居间材料(例如，57)横向处于横向紧邻的存储器块之间且在纵向上沿着所述存储器块。居间材料包括绝缘材料。导体层中的n型导电掺杂多晶硅的至少最上部部分(例如，23)包括与主要掺杂剂的成分不同的成分的至少一个次要掺杂剂。在一个实施例中，主要掺杂剂是P，且次要掺杂剂是C、N、B、As、Sb、Bi、Li、Al、In或金属材料中的一或多个。可使用如本文相对于其它实施例示出和/或描述的任何其它属性或方面。
上述处理或构造可以被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或访问阵列内的此类组件的控制和/或其它外围电路作为成品构造的部分也可形成于任何地方，且在一些实施例中可以在阵列下方(例如，阵列下方CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于途中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。居间结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路和/或电介质层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可以单独地且依序地 (例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在…下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的在制造期间处理衬底可相对的大体方向(即，10 度内)，且竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的在制造期间处理衬底可相对的方向(即，与其不成角度)。此外，如本文中所使用的“垂直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”及“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似用语是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”以及其类似者参考基底长度的取向，在操作中电流在发射极与集电极之间沿着所述取向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分从另一所陈述区/材料/ 组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区以及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组合物时，所述材料可包括此类一或多个组合物、主要由此类一或多个组合物组成或由此一类或多个组合物组成。另外，除非另行说明，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，一材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在…上方(over)”、“在…上(on)”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料 -组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，那么所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间无居间电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、熔丝等)。
本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行及列可相对彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/导电材料中的任一个的组分可以是金属材料和/或导电掺杂半导电/半导体/半导电材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任一个或组合。
在本文中，关于蚀刻(etch/etching)、去除、沉积、形成(forming)和/或形成(formation) 而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以按体积计至少2:1的比率进行的此类动作。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一种或多种陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在衬底上形成包括导体材料的导体层。在导体层上方形成包括竖直交替的第一层和第二层的堆叠。所述堆叠包括横向间隔开的存储器块区，其间具有水平拉长的沟槽。沟道材料串延伸穿过所述第一层和所述第二层。所述第一层的材料具有与所述第二层的材料不同的成分。第一层的最下部包括与其上方的第一层材料和其上方的第二层材料层不同成分的牺牲材料。牺牲材料具有与导体层的导体材料的最上部部分的成分不同的成分。选择性地相对于导体层的导体材料的最上部部分，选择性地相对于其上方的第一层材料，且选择性地相对于其上方的第二层材料各向同性蚀刻牺牲材料。在各向同性蚀刻之后，在最下部第一层中形成导电材料，所述导电材料将沟道材料串中的个别者的沟道材料与导体层的导体材料直接电耦合在一起。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层，所述导体材料包括n型导电掺杂多晶硅。在导体层上方形成包括竖直交替的第一层和第二层的堆叠。所述堆叠包括横向间隔开的存储器块区，其间具有水平拉长的沟槽。沟道材料串延伸穿过所述第一层和所述第二层。所述第一层的材料具有与所述第二层的材料不同的成分。第一层的最下部包括未掺杂或磷掺杂的多晶硅。第二层的最下部竖直处于最下部第一层与导体层之间。选择性地相对于导体层的 n型导电掺杂多晶硅且选择性地相对于其上方的第一层材料和其上方的第二层材料各向同性蚀刻最下部第一层的未掺杂或磷掺杂的多晶硅。所述蚀刻使用包括氢氧化四甲基铵的蚀刻流体。在各向同性蚀刻之后，蚀刻最下部第二层的第二层材料以暴露导体层的n 型导电掺杂多晶硅的上部表面。在各向同性蚀刻之后，沟道材料串的沟道材料的侧壁在最下部第一层中暴露。最下部第一层中的导电材料直接抵靠导体层的n型导电掺杂多晶硅且直接抵靠最下部第一层中的沟道材料串的沟道材料的暴露侧壁形成，以将个别沟道材料串的沟道材料和导体层的导体材料直接电耦合在一起。
在一些实施例中，一种包括存储器单元串的存储器阵列包含包括导体材料的导体层。横向间隔开的存储器块个别地包括垂直堆叠，所述垂直堆叠包括导体层正上方的交替的绝缘层和导电层。存储器单元的沟道材料串延伸穿过绝缘层和导电层。导电层的最下部的导电材料将个别沟道材料串的沟道材料和导体层的导体材料直接电耦合在一起。居间材料横向处于横向紧邻的存储器块之间且在纵向上沿着所述存储器块。居间材料包括绝缘材料。导体层中的导体材料包括其中具有产生n型或p型导电性的主要掺杂剂中的一种的导电掺杂半导电材料。导体层中的导体材料的至少最上部部分包括与主要掺杂剂的成分不同的成分的次要掺杂剂。
在一些实施例中，一种包括存储器单元串的存储器阵列包括导体层，所述导体层包括其中具有产生n型导电性的主要掺杂剂的n型导电掺杂多晶硅。横向间隔开的存储器块个别地包括垂直堆叠，所述垂直堆叠包括导体层正上方的交替的绝缘层和导电层。存储器单元的沟道材料串延伸穿过绝缘层和导电层。导电层的最下部包括直接抵靠导体层的n型导电掺杂多晶硅且直接抵靠最下部导电层中的沟道材料串的沟道材料的侧壁的n 型导电掺杂多晶硅。居间材料横向处于横向紧邻的存储器块之间且在纵向上沿着所述存储器块。居间材料包括绝缘材料。导体层中的n型导电掺杂多晶硅的至少最上部部分包括与主要掺杂剂的成分不同的成分的次要掺杂剂。
根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (31)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠，所述堆叠包括横向间隔开的存储器块区，所述横向间隔开的存储器块区之间具有水平拉长的沟槽，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料是与所述第二层的材料不同的成分，所述第一层的最下部包括与其上方的第一层材料和其上方的第二层材料层不同成分的牺牲材料，所述牺牲材料是与所述导体层的所述导体材料的最上部部分的成分不同的成分；
选择性地相对于所述导体层的所述导体材料的所述最上部部分，选择性地相对于其上方的所述第一层材料，且选择性地相对于其上方的所述第二层材料各向同性蚀刻所述牺牲材料；以及
在所述各向同性蚀刻之后，在所述最下部第一层中形成导电材料，所述导电材料将所述沟道材料串中的个别者的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起。
2.根据权利要求1所述的方法，其中所述牺牲材料包括多晶硅。
3.根据权利要求2所述的方法，其中所述导体层的所述导体材料的所述最上部部分包括与所述牺牲材料的成分不同的成分的多晶硅。
4.根据权利要求1所述的方法，其中所述导体层的所述导体材料的所述最上部部分包括多晶硅。
5.根据权利要求1所述的方法，其中所述导体层的所述导体材料的所述最上部部分下方的至少下一下部部分具有与所述牺牲材料的成分相同的成分。
6.根据权利要求1所述的方法，其中所述不同成分包括所述牺牲材料和所述导体材料的所述最上部部分中的不同成分掺杂剂。
7.根据权利要求6所述的方法，其中所述最上部部分中的所述不同成分掺杂剂在所述最上部部分中处于至少1x1014个原子/立方厘米的浓度。
8.根据权利要求6所述的方法，其中所述最上部部分中的所述不同成分掺杂剂包括碳、氮、硼、砷或金属材料中的至少一种。
9.根据权利要求8所述的方法，其中所述不同成分掺杂剂是As、Sb、Bi、Li、B、Al或In中的一或多种。
10.根据权利要求6所述的方法，其中所述牺牲材料和所述导体材料的所述最上部部分除了所述不同成分掺杂剂之外是相同的成分。
11.根据权利要求1所述的方法，其中所述最下部第一层比其上方的所述第一层厚。
12.根据权利要求1所述的方法，其中所述最下部第一层在所述各向同性蚀刻期间不直接抵靠所述导体层的所述导体材料。
13.根据权利要求12所述的方法，其中所述第二层中的最下部第二层在所述各向同性蚀刻期间竖直处于所述导体层的所述导体材料与所述最下部第一层之间。
14.根据权利要求13所述的方法，其中所述最下部第二层在所述各向同性蚀刻期间比其上方的所述第二层薄。
15.根据权利要求14所述的方法，其中在所述最下部第二层上方的所述第二层中的次最下部第二层在所述各向同性蚀刻期间比其上方的所述第二层厚。
16.根据权利要求1所述的方法，其中所述沟道材料串的所述沟道材料的最下部表面从未直接抵靠所述导体层的所述导体材料中的任一个。
17.根据权利要求1所述的方法，其中所述最下部第一层中的所述导电材料直接抵靠所述沟道材料串的所述沟道材料的侧壁。
18.根据权利要求1所述的方法，其中所述最下部第一层中的所述导电材料直接抵靠所述导体层的所述导体材料的所述最上部部分的最上部表面。
19.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层，所述导体材料包括n型导电掺杂多晶硅；
在所述导体层上方形成包括竖直交替的第一层和第二层的堆叠，所述堆叠包括横向间隔开的存储器块区，所述横向间隔开的存储器块区之间具有水平拉长的沟槽，沟道材料串延伸穿过所述第一层和所述第二层，所述第一层的材料是与所述第二层的材料不同的成分，所述第一层中的最下部第一层包括未掺杂或磷掺杂多晶硅，所述第二层中的最下部第二层竖直处于所述最下部第一层与所述导体层之间；
选择性地相对于所述导体层的所述n型导电掺杂多晶硅且选择性地相对于其上方的所述第一层材料和其上方的所述第二层材料各向同性蚀刻所述最下部第一层的所述未掺杂或磷掺杂多晶硅，所述蚀刻使用包括氢氧化四甲基铵的蚀刻流体；
在所述各向同性蚀刻之后，蚀刻所述最下部第二层的所述第二层材料以暴露所述导体层的所述n型导电掺杂多晶硅的上部表面；
在所述各向同性蚀刻之后，暴露所述最下部第一层中的所述沟道材料串的所述沟道材料的侧壁；以及
在所述最下部第一层中形成直接抵靠所述导体层的所述n型导电掺杂多晶硅且直接抵靠所述最下部第一层中的所述沟道材料串的所述沟道材料的所述暴露侧壁的导电材料，以将所述沟道材料串中的个别者的所述沟道材料和所述导体层的所述导体材料直接电耦合在一起。
20.一种包括存储器单元串的存储器阵列，其包括：
导体层，其包括导体材料；
横向间隔开的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括在所述导体层正上方的交替的绝缘层和导电层，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层，所述导电层中的最下部导电层的导电材料将所述沟道材料串中的个别者的所述沟道材料和所述导体层的所述导体材料直接电耦合在一起；
居间材料，其横向处于所述存储器块中的横向紧邻的存储器块之间且在纵向上沿着所述存储器块，所述居间材料包括绝缘材料；以及
所述导体层中的所述导体材料包括导电掺杂的半导电材料，其中具有产生n型或p型导电性的主要掺杂剂中的一种，所述导体层中的所述导体材料的至少最上部部分包括与所述主要掺杂剂的成分不同的成分的次要掺杂剂。
21.根据权利要求20所述的存储器阵列，其中所述一种掺杂剂是所述产生n型导电性的主要掺杂剂。
22.根据权利要求20所述的存储器阵列，其中所述一种掺杂剂是所述产生p型导电性的主要掺杂剂。
23.根据权利要求20所述的存储器阵列，其中所述不同的主要和次要掺杂剂是相同的n型或p型。
24.根据权利要求20所述的存储器阵列，其中所述不同的主要和次要掺杂剂是不同的n型或p型。
25.根据权利要求20所述的存储器阵列，其中所述次要掺杂剂是碳、氮、硼、砷或金属材料中的一或多种。
26.根据权利要求20所述的存储器阵列，其中所述次要掺杂剂是As、Sb、Bi、Li、B、Al或In中的一或多种。
27.根据权利要求20所述的存储器阵列，其中所述导体层的所述导体材料的所述最上部部分包括多晶硅。
28.根据权利要求20所述的存储器阵列，其中所述最上部部分中的所述次要掺杂剂在所述最上部部分中处于至少1x1014个原子/立方厘米的浓度。
29.根据权利要求20所述的存储器阵列，其包括多个不同成分次要掺杂剂。
30.一种包括存储器单元串的存储器阵列，其包括：
导体层，其包括n型导电掺杂的多晶硅，其中具有产生n型导电性的主要掺杂剂；
横向间隔开的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括在所述导体层正上方的交替的绝缘层和导电层，存储器单元的沟道材料串延伸穿过所述绝缘层和所述导电层，所述导电层中的最下部导电层包括直接抵靠所述导体层的所述n型导电掺杂的多晶硅且直接抵靠所述最下部导电层中的所述沟道材料串的沟道材料的侧壁的n型导电掺杂的多晶硅；
居间材料，其横向处于所述存储器块中的横向紧邻的存储器块之间且在纵向上沿着所述存储器块，所述居间材料包括绝缘材料；以及
所述导体层中的所述n型导电掺杂多晶硅的至少最上部部分包括与所述主要掺杂剂的成分不同的成分的次要掺杂剂。
31.根据权利要求30所述的存储器阵列，其中所述主要掺杂剂是P，且所述次要掺杂剂是碳、氮、硼、金属材料、As、Sb、Bi、Li、B、Al或In中的一或多种。
CN202110512411.9A 2020-05-12 2021-05-11 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 Pending CN113658956A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/930,222 2020-05-12
US15/930,222 US11257839B2 (en) 2020-05-12 2020-05-12 Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells

Publications (1)

Publication Number Publication Date
CN113658956A true CN113658956A (zh) 2021-11-16

Family

ID=78476919

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110512411.9A Pending CN113658956A (zh) 2020-05-12 2021-05-11 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法

Country Status (2)

Country Link
US (2) US11257839B2 (zh)
CN (1) CN113658956A (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140367762A1 (en) * 2013-04-01 2014-12-18 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in fg nand memory
CN105810683A (zh) * 2014-12-31 2016-07-27 上海格易电子有限公司 一种3d nand闪存结构及其制作方法
CN107431071A (zh) * 2015-04-15 2017-12-01 桑迪士克科技有限责任公司 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域
CN108431961A (zh) * 2015-10-28 2018-08-21 桑迪士克科技有限责任公司 用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管
CN110391238A (zh) * 2018-04-12 2019-10-29 爱思开海力士有限公司 半导体装置的制造方法
CN110571223A (zh) * 2019-09-24 2019-12-13 长江存储科技有限责任公司 三维存储器及其形成方法、控制方法
CN110581137A (zh) * 2018-06-07 2019-12-17 爱思开海力士有限公司 半导体器件的制造方法
CN110785851A (zh) * 2017-08-04 2020-02-11 闪迪技术有限公司 采用直接源极接触和空穴电流检测的三维存储器器件及其制造方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164260A (ja) 2007-12-28 2009-07-23 Toshiba Corp 不揮発性半導体メモリ
JP5300419B2 (ja) 2008-11-05 2013-09-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101585616B1 (ko) 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
KR20110135692A (ko) 2010-06-11 2011-12-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20120068392A (ko) 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
KR101206157B1 (ko) 2011-04-26 2012-11-28 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
KR102190350B1 (ko) 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9431419B2 (en) 2014-09-12 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9368509B2 (en) 2014-10-15 2016-06-14 Sandisk Technologies Inc. Three-dimensional memory structure having self-aligned drain regions and methods of making thereof
US9576971B2 (en) 2014-12-09 2017-02-21 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
US9355727B1 (en) 2014-12-09 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory structure having a back gate electrode
KR101946179B1 (ko) 2014-12-09 2019-02-08 샌디스크 테크놀로지스 엘엘씨 백 게이트 전극을 갖는 3차원 메모리 구조
US9484357B2 (en) 2014-12-16 2016-11-01 Sandisk Technologies Llc Selective blocking dielectric formation in a three-dimensional memory structure
KR20160080365A (ko) 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20160094186A (ko) 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조방법
US9627402B2 (en) 2015-02-11 2017-04-18 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9553105B2 (en) 2015-03-10 2017-01-24 Samsung Electronics Co., Ltd. Semiconductor devices including gate insulation layers on channel materials
US9741732B2 (en) 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
US9859363B2 (en) 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US9741737B1 (en) 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US9922716B2 (en) 2016-04-23 2018-03-20 Sandisk Technologies Llc Architecture for CMOS under array
KR102609348B1 (ko) 2016-10-26 2023-12-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10008570B2 (en) 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10128265B2 (en) 2017-01-18 2018-11-13 Micron Technology, Inc. Memory cells, integrated structures and memory arrays
US10361218B2 (en) 2017-02-28 2019-07-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US9978772B1 (en) 2017-03-14 2018-05-22 Micron Technology, Inc. Memory cells and integrated structures
US10170492B2 (en) 2017-04-07 2019-01-01 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR102521278B1 (ko) 2017-09-25 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
US10236301B1 (en) 2017-12-27 2019-03-19 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells
US10566241B1 (en) 2018-11-19 2020-02-18 Micron Technology, Inc. Methods of forming a semiconductor device, and related semiconductor devices and systems
US11380699B2 (en) * 2019-02-28 2022-07-05 Micron Technology, Inc. Memory array and methods used in forming a memory array
US11139386B2 (en) * 2020-03-03 2021-10-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11411012B2 (en) * 2020-05-13 2022-08-09 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11393835B2 (en) * 2020-06-05 2022-07-19 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140367762A1 (en) * 2013-04-01 2014-12-18 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in fg nand memory
CN105810683A (zh) * 2014-12-31 2016-07-27 上海格易电子有限公司 一种3d nand闪存结构及其制作方法
CN107431071A (zh) * 2015-04-15 2017-12-01 桑迪士克科技有限责任公司 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域
CN108431961A (zh) * 2015-10-28 2018-08-21 桑迪士克科技有限责任公司 用于与多级存储器器件集成的具有多级栅极电极的场效应晶体管
CN110785851A (zh) * 2017-08-04 2020-02-11 闪迪技术有限公司 采用直接源极接触和空穴电流检测的三维存储器器件及其制造方法
CN110391238A (zh) * 2018-04-12 2019-10-29 爱思开海力士有限公司 半导体装置的制造方法
CN110581137A (zh) * 2018-06-07 2019-12-17 爱思开海力士有限公司 半导体器件的制造方法
CN110571223A (zh) * 2019-09-24 2019-12-13 长江存储科技有限责任公司 三维存储器及其形成方法、控制方法

Also Published As

Publication number Publication date
US20220130859A1 (en) 2022-04-28
US20210358938A1 (en) 2021-11-18
US11257839B2 (en) 2022-02-22

Similar Documents

Publication Publication Date Title
CN112970113B (zh) 存储器阵列和用于形成存储器阵列的方法
CN110556382A (zh) 竖向延伸的存储器单元串的阵列和形成竖向延伸的存储器单元串的阵列的方法
CN113302740A (zh) 存储器阵列和用于形成存储器阵列的方法
CN110858593A (zh) 形成存储器单元的竖向延伸串阵列的方法
CN111627913A (zh) 存储器阵列和用于形成存储器阵列的方法
CN113675203B (zh) 用于形成包括存储器单元串的存储器阵列的方法
CN115552607A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113345908B (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113903748A (zh) 用于形成包括存储器单元串的存储器阵列的方法
CN116058096A (zh) 集成电路系统和用于形成包括存储器单元串的存储器阵列的方法
CN113345907A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN112802847A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116963503A (zh) 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法
CN113675209B (zh) 用于形成包括存储器单元串的存储器阵列的方法
US11641737B2 (en) Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
CN114446980A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116326236A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN115700030A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116391453A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116058097A (zh) 集成电路系统和用于形成包括存储器单元串的存储器阵列的方法
CN113948528A (zh) 集成电路系统及其形成方法及用于形成存储器阵列的方法
CN113785395A (zh) 存储器阵列和用于形成存储器阵列的方法
CN113658956A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116896894A (zh) 包括存储器单元串的存储器阵列和其形成方法
CN114446977A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination