CN116058096A - 集成电路系统和用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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CN116058096A CN202180048119.4A CN202180048119A CN116058096A CN 116058096 A CN116058096 A CN 116058096A CN 202180048119 A CN202180048119 A CN 202180048119A CN 116058096 A CN116058096 A CN 116058096A
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Abstract

一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。第一层中的最下部第一层包括导电第一牺牲材料。导电第二材料直接电耦合到所述导电第一牺牲材料。所述导电第一牺牲材料和所述导电第二材料具有彼此相差至少0.5V的不同还原电位。

Description

集成电路系统和用于形成包括存储器单元串的存储器阵列的方法
技术领域
本文中所公开的实施例涉及集成电路系统和用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统，并且在计算机系统中用于存储数据。存储器可制造在个别存储器单元的一或多个阵列中。可使用数字线(其也可被称为位线、数据线或感测线)和存取线(其也可被称为字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每一存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。通常将非易失性存储器指定为具有至少约10年保持时间的存储器。易失性存储器耗散，并且因此刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保持时间。无论如何，存储器单元被配置成以至少两个不同可选择状态保持或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可被配置成存储多于两个信息电平或状态。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与所述沟道区分离。将合适电压施加到栅极允许电流穿过沟道区从源极/漏极区中的一个区流动到另一个区。在从栅极去除电压时，基本上防止了电流流过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆地编程的电荷存储区。
快闪存储器是一种类型的存储器，并且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态硬盘中的快闪存储器来替代常规硬盘。作为又一实例，快闪存储器在无线电子装置中普及，这是因为所述快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，并且使得制造商能够提供针对增强特征远程升级装置的能力。
NAND可为集成快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(其中所述串联组合通常被称为NAND串)。NAND架构可以三维布置来配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元个别地包括可逆地编程的竖直晶体管。控制电路系统或其它电路系统可形成在竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置在存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如美国专利申请公开案第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一个中所展示和所描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可发生在竖直堆叠的存储器单元的阵列的末端或边缘处的所谓“阶梯结构”中。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其限定个别字线的接触区，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
附图说明
图1是根据本发明的实施例的处理中衬底的部分的图解横截面视图且是穿过图2中的线1-1截取的。
图2是穿过图1中的线2-2截取的图解横截面视图。
图3-23是根据本发明的一些实施例的处理中的图1和2的构造或其部分或替代性实施例的图解依序截面、展开、放大和/或部分视图。
具体实施方式
本发明的实施例涵盖用于形成包括存储器单元串的存储器阵列的方法，所述存储器阵列例如NAND阵列或可具有至少某一阵列下外围控制电路系统(例如，阵列下CMOS)的其它存储器单元的阵列。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖现有或未来开发的包括存储器阵列的集成电路系统，所述存储器阵列包括与制造方法无关的存储器单元串，例如包括NAND架构。参考图1-23描述第一实例方法实施例，其可被视为“后栅”或“替换栅”，并且从图1和2开始。
图1和2展示构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/隔绝(即，本文中在电学上)材料中的任一或多种的基底衬底11。各种材料已竖向地形成在基底衬底11之上。材料可在图1和2所描绘的材料的旁边、竖向内侧或竖向外侧。举例来说，集成电路系统的其它部分制造或完全制造的组件可设置在基底衬底11上方、周围或内部某处。还可制造用于操作存储器单元的竖向延伸串的阵列(例如，阵列12)内的组件的控制电路系统和/或其它外围电路系统，并且所述电路系统可或可不完全或部分地在阵列或子阵列内。此外，还可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可被视为阵列。
在一些实施例中且如所展示，包括导体材料17的导体层16已形成在衬底11上方。作为实例，导体材料17包括上部导体材料43(例如，n型或p型导电掺杂多晶硅)，其在具有与上部导体材料43不同的组合物的下部导体材料44(例如，WSix)正上方(例如，直接抵靠所述下部导体材料)。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如，外围阵列下电路系统和/或共同源极线或板)的部分。
堆叠18*的下部部分18L已形成在衬底11和导体层16上方(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。堆叠18*将包括竖直交替的导电层22*和绝缘层20*，其中层22*的材料具有与层20*的材料不同的组合物。堆叠18*包括横向间隔开的存储器块区58，所述存储器块区将包括成品电路系统构造中的横向间隔开的存储器块58。在此文件中，“块”一般包含“子块”。存储器块区58和所得存储器块58(尚未展示)可被视为是纵向伸长的且例如沿着方向55定向。存储器块区58有可能在此处理点处不可辨别。
导电层22*(替代地被称为第一层)可不包括传导材料，并且绝缘层20*(替代地被称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。在一个实施例中，下部部分18L包括在导体材料17正上方(例如，直接抵靠所述导体材料)的第二层20*中的最下部第二层20z。最下部第二层20z是绝缘的(例如，包括包括二氧化硅的材料24)并且可为牺牲的。
第一层22*中的最下部层22z在最下部第二层20z正上方(例如，直接抵靠所述最下部第二层)。最下部第一层22z包括导电第一牺牲材料78和导电第二材料79，所述导电第二材料直接电耦合到导电第一牺牲材料78，在一个实施例中直接抵靠所述导电第一牺牲材料。导电第一牺牲材料78和导电第二材料79具有彼此相差至少0.5V的不同还原电位。在一个实施例中，不同还原电位(差量)彼此相差至少1.0V，并且在一个实施例中彼此相差不超过4.0V。举例来说，并且仅借助于实例，具有-1.0V和-2.0V的还原电位的两种材料具有1.0V的差量，并且具有+1.0V和-2.0V的还原电位的两种材料具有3.0V的差量。在一个实施例中，导电第一牺牲材料78和导电第二材料79具有相对彼此不同的厚度，并且在一个此类实施例中，导电第二材料79在导电第一牺牲材料78正上方且薄于所述导电第一牺牲材料。替代地，这可颠倒(未展示)。在一个实施例中，导电第一牺牲材料78和导电第二材料79中的一种包括导电掺杂硅(例如，78)，并且导电第一牺牲材料78和导电第二材料79中的另一种(例如，79)包括金属材料。替代地，此可颠倒。在此文件中，“导电掺杂硅”是具有导电性增加的杂质的至少1×1018个原子/cm3的原子的硅(例如，多晶硅)。
在一个实施例中，下部部分18L已形成为包括在导电第一牺牲材料78和导电第二材料79正上方且直接电耦合到所述导电第一牺牲材料和所述导电第二材料的导电第三材料80。在一个实施例中，导电第一牺牲材料78和导电第三材料80具有相对彼此相同的组合物(例如，导电掺杂硅)。在一个实施例中，导电第一牺牲材料78和导电第三材料80具有比导电第二材料79的厚度更大的厚度，并且在一个此类实施例中，具有相对彼此相同的厚度。替代地，并且仅借助于实例，材料79可为材料78和80被展示且具有相同的厚度的位置，其中材料78或80中的一种竖直地包夹在其间(未展示)。
在一个实施例中，第二层20*中的次最下部第二层20x在最下部第一层22z(例如，包括材料24)正上方。在一个实施例中，包括传导材料47(例如，导电掺杂多晶硅)的传导层21在次最下部第二层20x正上方。
参考图3-7，堆叠18*的上部部分18U的竖直交替的第一层22和第二层20已形成在下部部分18L上方。第一层22和第二层20分别包括不同组合物材料26和24(例如，氮化硅和二氧化硅)。实例上部部分18U展示为在下部部分18L上方开始于第二层20，但此可替代地开始于第一层22(未展示)。此外，并且借助于实例，下部部分18L可经形成以具有一或多个第一和/或第二层作为其顶部。无论如何，仅展示少量层20和22，其中上部部分18U(且由此堆叠18*)更有可能包括几十个、一百个或更多个等层20和22。此外，可为或可不为外围和/或控制电路系统的部分的其它电路系统可在导体层16与堆叠18*之间。仅借助于实例，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在导电层22*中的最下部导电层下方和/或在导电层22*中的最上部导电层上方。举例来说，一或多个选择栅极层(未展示)可在导体层16与最下部导电层22*之间，并且一或多个选择栅极层可在导电层22*中的最上部导电层上方。替代地或另外，所描绘的最上部和最下部导电层22*中的至少一个可为选择栅极层。
沟道开口25已形成(例如，通过蚀刻)穿过上部部分18U中的第二层20和第一层22到导体层16(例如，至少到最下部第一层22z)。沟道开口25可随着在堆叠18中移动更深而径向向内逐渐变窄(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层16的导体材料17，或可止于顶上(未展示)。替代地，作为实例，沟道开口25可止于最下部第二层20z顶上或内。使沟道开口25至少延伸到导体层16的导体材料17的原因是为了向沟道开口25内的材料提供锚定效应。
水平伸长沟槽40已经形成(例如，通过各向异性蚀刻)到堆叠18*中且个别地处于横向紧邻的存储器块区58之间。仅作为举例且为了简洁起见，沟道开口25展示为以每行四个和五个沟道开口25的交错行的群组或列布置。沟槽40通常将宽于沟道开口25(例如，10到20倍宽，但是为简洁起见未展示此类较宽程度)。可使用任何替代性现有或未来开发的布置和构造。沟槽40和沟道开口25可相对彼此以任何次序形成。
如所展示的沟槽40已经形成为延伸到最下部第一层22z中的导电第一牺牲材料78和导电第二材料79。作为一个实例，沟槽40可初始地通过蚀刻材料24、26和47(可能使用不同各向异性蚀刻化学物质)形成，并且止于次最下部第二层20x(在存在时)的材料24上或内。可接着形成薄牺牲衬里78(例如，二氧化铪、氧化铝等)，随后冲压蚀刻穿过所述薄牺牲衬里以暴露材料24，并且随后冲压蚀刻穿过材料24以暴露牺牲材料77。替代地，并且仅借助于实例，具有与沟槽40相同的总体水平轮廓的牺牲刻蚀停止线(未展示)可个别地形成在传导层21(在存在时)中，在次最下部第二层20x的材料24正上方且与所述材料接触，之后形成上部部分18U。可接着通过蚀刻材料24和26以止于个别牺牲线的材料上或内，随后在形成薄牺牲衬里之前78挖出此类线的剩余材料来形成沟槽40。
晶体管沟道材料可竖向地沿着绝缘层和导电层形成在个别沟道开口中，因此包括与导体层中的导电材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)和横向地处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构经形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，例如掺杂或未掺杂硅，或电荷捕集材料，例如氮化硅、金属点等)竖向地沿着电荷阻挡区中的个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向地处于沟道材料与存储材料之间。
图3-6展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34已竖向地沿着绝缘层20和导电层22形成在个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18*之上和个别沟道开口25内沉积其相应薄层且随后将此类晶体管材料往回至少平坦化到堆叠18*的顶部表面来形成。
作为沟道材料串53的沟道材料36也已竖向地沿着绝缘层20和导电层22形成在沟道开口25中。归因于比例，材料30、32、34和36在图1和2中共同展示且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗以及所谓的III/V半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一种材料的实例厚度是25埃到100埃。可进行冲压蚀刻以从沟道开口25(未展示)的基底去除材料30、32和34以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一种材料单独地发生(如所展示)，或可仅相对于一些材料发生(未展示)。替代地，并且仅借助于实例，可不进行冲压蚀刻，并且沟道材料36可仅通过单独的导电互连件直接电耦合到导体层16的导体材料17(尚未展示)。无论如何，牺牲蚀刻停止插塞(未展示)可以水平方位形成在下部部分18L中，其中沟道开口25将处于形成上部部分18U之前并且以类似于上文在形成沟道开口25时所描述的牺牲蚀刻停止线的方式使用。在沟道开口25中展示径向中心实心电介质材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地，并且仅借助于实例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含固体材料(未展示)。
在一些实施例中，构造10可被视为包括第一区(例如，如由图3和4所展示)和在第一区旁边的第二区70(例如，如图7中所展示)。第二区70可横向接触第一区(未展示)，或可与第一区横向间隔开(例如，横向紧邻所述第一区但不触碰，或横向远离所述第一区且不触碰)。第二区70可在存储器块区(未展示)中的一或多个内。在一些实施例中，构造10可被视为包括第一竖直堆叠(例如，图4中的堆叠18*)和第二竖直堆叠(例如，第二区70中的堆叠18*)，其中第二堆叠包括上部部分18U和下部部分18L。
参考图8-10，已穿过沟槽40电流性地蚀刻(例如，通过一些人将之称为“原电池腐蚀”的东西)导电第一牺牲材料78(未展示)。在一个实施例中且如所展示，此类电流性蚀刻也已穿过沟槽40电流性地蚀刻导电第三材料80(未展示且在存在时)。替代地，电流性蚀刻也不相对于第二材料优先穿过沟槽40电流性地蚀刻导电第三材料80(在存在时，并且未展示)。举例来说，如果导电第三材料80和导电第二材料79具有相同的组合物或具有拥有彼此太接近(例如，彼此相差0.3V或更小)的不同还原电位的不同的组合物，则这可能不发生。在一个实施例中且如所展示，电流性蚀刻已发生在第一区中(例如，图8)且尚未发生在第二区70中(图10)，例如在沟槽40未形成在第二区70中或导电第一牺牲材料78另外在第二区70中未被蚀刻的情况下。
可使用任何合适的电解溶液和电流性蚀刻条件，并且技术人员能够取决于材料79和78(和80，在存在时且在需要电流性地蚀刻的情况下)的组合物而选择此类溶液和条件。理想地，电解溶液被加热到高于室温以增加电流性蚀刻的速率，并且在一个此类实施例中，所述电解溶液在电解溶液的沸点的10℃内且低于电解溶液的沸点(借此电解溶液不沸腾)。无论如何，实例电解溶液包含硫酸、磷酸和乙二醇(例如，乙烯乙二醇和水的混合物)。所述电解溶液将例如相对于钨硅化物(例如，材料79)优先电流性地蚀刻导电掺杂多晶硅(例如，材料78)。
参考图11和12，并且在一个实施例中，已穿过沟槽40(图11中不可查看的沟槽40)各向同性地和非电流性地蚀刻导电第二材料79(未展示)。替代地，导电第二材料79可不如此蚀刻和/或所述导电第二材料中的至少一些保留(未展示)。在一个实施例中且如所展示，各向同性和非电流性蚀刻已发生在第一区中(例如，图11)且尚未发生在第二区70中(图12)，例如在沟槽40未形成在第二区70中或导电第二材料79另外在第二区70中未被蚀刻的情况下。
最下部第二层在电流性蚀刻之后被去除，并且传导材料形成在最下部第一层中，所述传导材料将个别沟道材料串中的沟道材料和导体层的导体材料直接电耦合在一起。在一个实施例中，此类传导材料经形成为直接抵靠传导层的传导材料的底部并且直接抵靠导体层的导体材料的顶部。举例来说，并且首先参考图13-15，其展示实例后续处理，其中在一个实施例中，材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅和氮化硅的组合)已在层20z中经蚀刻，以暴露最下部第一层22z中的沟道材料串53的沟道材料36的侧壁41。层22z中的材料30、32和34中的任一种可被视为其中的牺牲材料。作为实例，考虑一实施例，其中衬里78是一或多种绝缘氧化物(除二氧化硅以外)，并且存储器单元材料30、32和34分别是二氧化硅和氮化硅层中的一或多个。在此类实例中，所描绘构造可通过使用经改性或不同化学物质来相对于另一种化学物质选择性地依序蚀刻二氧化硅和氮化硅而产生。作为实例，100:1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，并且在此类实例中，此类蚀刻化学物质可以交替方式使用，其中需要达成由图13-15所展示的实例构造。技术人员能够选择其它化学物质以用于蚀刻其它不同材料，其中需要如图13-15中所展示的构造。而且，在次最下部第二层20x(如果存在且未展示)和最下部第二层20z(未展示)包括二氧化硅或氮化硅中的一或多种的情况下，此类层可如由上文所描述的依序蚀刻所展示而被去除。在一个实施例中且如所展示，最下部第二层20z和次最下部第二层20x的去除已发生在第一区中(例如，图13)且尚未发生在第二区70中(图15)。
参考图16和17，传导材料42(例如，导电掺杂多晶硅)已形成在最下部第一层22z中，并且在一个实施例中，形成为直接抵靠沟道材料36的侧壁41。在一个实施例中且如所展示，此类材料已经形成为直接抵靠传导层21的传导材料47的底部且直接抵靠导体层16的导体材料43的顶部，由此将个别沟道材料串53的沟道材料36与导体层16的导体材料43以及传导层21的传导材料47直接电耦合在一起。随后且借助于实例，就如已去除牺牲衬里78(未展示)，已从沟槽40去除传导材料42。可在形成传导材料42(未展示)之前去除牺牲衬里78。
参考图18-22，导电层22*的材料26(未展示)已例如通过相对于其它暴露材料理想地选择性地(例如，使用液态或气态H3PO4作为主蚀刻剂，其中材料26是氮化硅且其它材料包括一或多种氧化物或多晶硅)穿过沟槽40各向同性地蚀刻掉而去除。在实例实施例中，导电层22*中的材料26(未展示)是牺牲的且已被传导材料48代替，并且其后已从沟槽40去除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。
可在形成传导材料48之前形成薄绝缘衬里(例如，Al2O3且未展示)。晶体管和/或存储器单元56的近似位置在图21中用括号指示，并且一些在图18-20中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，并且未展示)。传导材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50(图21)。在所描绘实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可被视为横向地处于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅”处理所展示，导电层22*的传导材料48在形成沟道开口25和/或沟槽40之后形成。替代地，例如相对于“先栅”处理，导电层的传导材料可在形成沟道开口25和/或沟槽40之前形成(未展示)。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可防止电荷载流子从存储材料(例如，浮动栅极材料、电荷捕集材料等)流向控制栅极，并且在擦除模式下，电荷阻挡件可防止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。借助于另外的实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此类存储材料是绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同组合物材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独组合物绝缘体材料30的情况下充当电荷阻挡区。此外，传导材料48与材料30(在存在时)的交接处结合绝缘体材料30可一起充当电荷阻挡区，并且替代地或另外可充当绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多种。
在一个实施例中且如所展示，沟道材料串53的沟道材料36的最下部表面从未直接抵靠导体层16的任一种导体材料17。在一个实施例中且如所展示，传导材料42直接抵靠沟道材料串53的侧壁41。
居间材料57已形成在沟槽40中，并且由此横向地处于横向紧邻的存储器块58之间且纵向地沿着所述横向紧邻的存储器块。居间材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。此类材料可包含绝缘、半导电和传导材料中的一或多种，并且无论如何，都可促使成品电路系统构造中的导电层22免于相互短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多种。居间材料57可包含穿阵列通孔(未展示)。
参考图18-23，在一个实施例中且如所展示，传导材料48的形成发生在第一区中(图19)，而不是相对于第二区70中的第二竖直堆叠18*(图23)。因此，在一个实施例中，第二区70中的所得第二竖直堆叠18*包括上部部分18U，所述上部部分包括交替的第一隔绝层22*和第二隔绝层20*。第二竖直堆叠18*的下部部分18L包括在导体层16的导体材料17正上方的最下部绝缘体层20z和在最下部绝缘体层20z正上方的紧邻层22z。紧邻层22z包括导电第一材料78和导电第二材料79，所述导电第二材料直接电耦合到导电第一材料78。导电第一材料和导电第二材料具有彼此相差至少0.5V的不同还原电位，并且第二竖直堆叠具有保留在存储器阵列的成品构造中的其紧邻层中的其导电第一材料和导电第二材料。
如本文中相对于其它实施例所展示和/或所描述的任何其它属性或方面可用于参考上文实施例所展示和所描述的实施例中。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。然而，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例所描述的属性中的任一个。
在一个实施例中，集成电路系统包括包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)，所述集成电路系统包括横向间隔开的存储器块(例如，58)，所述横向间隔开的存储器块个别地包括第一竖直堆叠(例如，图19中的18*)，所述第一竖直堆叠包括交替的绝缘层(例如，20*)和导电层(例如，22*)。存储器单元(例如，56)的包括沟道材料串(例如，53)的串(例如，49)延伸穿过绝缘层和导电层。导电层个别地包括水平伸长的导电线(例如，29)。第二竖直堆叠(例如，图23中的18*)在第一竖直堆叠旁边且包括上部部分(例如，18U)和下部部分(例如，18L)。上部部分包括交替的第一隔绝层(例如，22*)和第二隔绝层(例如，20*)。下部部分包括在导体层(例如，16)的导体材料(例如，17)正上方的最下部绝缘体层(例如，20z)。紧邻层(例如，22z)在最下部绝缘体层正上方且包括导电第一材料(例如，78)和导电第二材料(例如，79)，所述导电第二材料直接电耦合到导电第一材料。导电第一材料和导电第二材料具有彼此相差至少0.5V的不同还原电位。可使用如本文中相对于其它实施例所展示和/或所描述的任何其它属性或方面。
在一个实施例中，集成电路系统包括包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)，所述集成电路系统包括横向间隔开的存储器块(例如，58)，所述横向间隔开的存储器块个别地包括第一竖直堆叠(例如，图19中的18*)，所述第一竖直堆叠包括交替的绝缘层(例如，20*)和导电层(例如，22*)。存储器单元(例如，56)的包括沟道材料串(例如，53)的串(例如，49)延伸穿过绝缘层和导电层。导电层个别地包括水平伸长的导电线(例如，29)。第二竖直堆叠(例如，图23中的18*)在第一竖直堆叠旁边且包括上部部分(例如，18U)和下部部分(例如，18L)。上部部分包括交替的第一隔绝层(例如，22*)和第二隔绝层(例如，20*)。下部部分包括在导体层(例如，16)的导体材料(例如，17)正上方的最下部绝缘体层(例如，20z)。紧邻层(例如，22z)在最下部绝缘体层正上方且包括导电第一材料(例如，78)和导电第二材料(例如，79)，所述导电第二材料在导电第一材料正上方且直接抵靠所述导电第一材料。导电第三材料(例如，80)在导电第二材料正上方且直接抵靠所述导电第二材料。导电第一材料、导电第二材料和导电第三材料中的两种材料具有相对彼此相同的组合物。所述两种材料具有不同于导电第一材料、导电第二材料和导电第三材料中不属于所述两种材料的一种剩余材料且与所述一种剩余材料相差至少0.5V的还原电位。可使用如本文中相对于其它实施例所展示和/或所描述的任何其它属性或方面。
上述处理或构造可被视为相对于组件的阵列，所述组件经形成为此类组件的单个堆叠或单个叠组或在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路系统作为成品构造的部分也可形成在任何位置，并且在一些实施例中可在阵列下(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可设置或制造于在图中所展示或上文所描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对彼此相同或不同，并且不同堆叠/叠组可相对彼此具有相同厚度或不同厚度。居间结构可设置在竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或电介质层)。而且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可单独地且依序(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，并且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一个，例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
在此文件中，除非另外指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“下面”、“之下”、“向上”和“向下”大体上参考竖直方向。“水平”是指沿着主衬底表面的大体方向(即，在10度内)且可相对于在制造期间处理的衬底，并且竖直是大体与其正交的方向。参考“恰好水平”是沿着主衬底表面(即，与所述表面不形成度数)且可相对于在制造期间处理的衬底。此外，如本文中所使用的“竖直”和“水平”是相对彼此的大体上垂直方向，并且与衬底在三维空间中的定向无关。另外，“竖向延伸的”和“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“正下方”和“正下面”要求两个所陈述区/材料/组件相对彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向内侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区和结构中的任一个可为均质的或非均质的，并且无论如何在其上覆的任何材料之上可为连续的或不连续的。在针对任何材料提供一或多种实例组合物时，所述材料可包括此类一或多种组合物、主要由此类一或多种组合物组成或由此类一或多种组合物组成。此外，除非另外陈述，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组合物的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文所描述的各种材料或区可具有基本上恒定的厚度或具有可变的厚度。如果具有可变的厚度，则除非另外指示，否则厚度是指平均厚度，并且此类材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组合物”仅要求两个所陈述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均质的情况下。如果两个所陈述材料或区并未直接抵靠彼此，则在此类材料或区并非均质的情况下，“不同组合物”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，在所陈述材料、区或结构相对彼此存在至少某一物理触碰接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“之上”、“上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对彼此无物理触碰接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，并且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-组件相对彼此“电耦合”。另一电子组件可在区-材料-组件之间且电耦合到区-材料-组件。相比之下，在区-材料-组件被称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有居间电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
此文件中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，并且组件已或可沿着所述“行”和“列”形成。“行”和“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此笔直和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行和列可相对彼此以90°或以一或多个其它角度(即，除平角以外)相交。
本文中的导电/导体/传导材料中的任一种的组合物可为金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金和任何一或多种导电金属化合物中的任一种或组合。
本文中，关于蚀刻(etch/etching)、去除(removing/removal)、沉积和/或形成(forming/formation)的“选择性”的任何使用是一种所陈述材料以按体积计至少2:1的比率相对于所作用的另一所陈述材料进行的此类动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另外指示，否则本文中“或”的使用涵盖任一个和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。形成堆叠的下部部分，其中堆叠最终包括在导体层上方的竖直交替的第一层和第二层。堆叠包括横向间隔开的存储器块区。第一层的材料具有与第二层的材料不同的组合物。第一层中的最下部第一层包括导电第一牺牲材料。导电第二材料直接电耦合到导电第一牺牲材料。导电第一牺牲材料和导电第二材料具有彼此相差至少0.5V的不同还原电位。第二层中的最下部第二层是绝缘的且在最下部第一层下方。堆叠的上部部分的竖直交替的第一层和第二层形成在下部部分上方。形成沟道材料串，所述沟道材料串延伸穿过上部部分中的第一层和第二层到下部部分中的最下部第一层。水平伸长沟槽形成到堆叠中，所述水平伸长沟槽个别地处于存储器块区中的横向紧邻的存储器块区之间且延伸到最下部第一层中的导电第一牺牲材料和导电第二材料。穿过沟槽电流性地蚀刻导电第一牺牲材料。在电流性地蚀刻之后去除最下部第二层。在去除最下部第二层之后，传导材料形成在最下部第一层中，所述传导材料将个别沟道材料串中的沟道材料和导体层的导体材料直接电耦合在一起。
在一些实施例中，包括存储器阵列的集成电路系统包括存储器单元串，所述存储器单元串包括横向间隔开的存储器块，所述横向间隔开的存储器块个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层。存储器单元串包括延伸穿过绝缘层和导电层的沟道材料串。导电层个别地包括水平伸长的导电线。第二竖直堆叠在第一竖直堆叠旁边。第二竖直堆叠包括上部部分和下部部分。上部部分包括交替的第一隔绝层和第二隔绝层。下部部分包括在导体层的导体材料正上方的最下部绝缘体层和在最下部绝缘体层正上方的紧邻层。紧邻层包括导电第一材料。导电第二材料直接电耦合到导电第一材料。导电第一材料和导电第二材料具有彼此相差至少0.5V的不同还原电位。
在一些实施例中，包括存储器阵列的集成电路系统包括存储器单元串，所述存储器单元串包括横向间隔开的存储器块，所述横向间隔开的存储器块个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层。存储器单元串包括延伸穿过绝缘层和导电层的沟道材料串。导电层个别地包括水平伸长的导电线。第二竖直堆叠在第一竖直堆叠旁边。第二竖直堆叠包括上部部分和下部部分。上部部分包括交替的第一隔绝层和第二隔绝层。下部部分包括在导体层的导体材料正上方的最下部绝缘体层和在最下部绝缘体层正上方的紧邻层。紧邻层包括导电第一材料。导电第二材料在导电第一材料正上方且直接抵靠所述导电第一材料。导电第三材料在导电第二材料正上方且直接抵靠所述导电第二材料。导电第一材料、导电第二材料和导电第三材料中的两种材料具有相对彼此相同的组合物。所述两种材料具有不同于导电第一材料、导电第二材料和导电第三材料中不属于所述两种材料的一种剩余材料且与所述一种剩余材料相差至少0.5V的还原电位。

Claims (23)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
在所述导体层上方形成将包括竖直交替的第一层和第二层的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区，所述第一层的材料具有与所述第二层的材料不同的组合物，所述第一层中的最下部第一层包括：
导电第一牺牲材料；
导电第二材料，其直接电耦合到所述导电第一牺牲材料；以及
所述导电第一牺牲材料和所述导电第二材料具有彼此相差至少0.5V的不同还原电位；
所述第二层中的最下部第二层是绝缘的且在所述最下部第一层下方；
在所述下部部分上方形成所述堆叠的上部部分的所述竖直交替的第一层和第二层，且形成沟道材料串，所述沟道材料串延伸穿过所述上部部分中的所述第一层和所述第二层到所述下部部分中的所述最下部第一层；
将水平伸长沟槽形成到所述堆叠中，所述水平伸长沟槽个别地处于所述存储器块区中的横向紧邻的存储器块区之间且延伸到所述最下部第一层中的所述导电第一牺牲材料和所述导电第二材料；
穿过所述沟槽电流性地蚀刻所述导电第一牺牲材料；
在所述电流性地蚀刻之后去除所述最下部第二层；以及
在去除所述最下部第二层之后，在所述最下部第一层中形成传导材料，所述传导材料将个别沟道材料串中的沟道材料和所述导体层的所述导体材料直接电耦合在一起。
2.根据权利要求1所述的方法，其中所述不同还原电位彼此相差至少1.0V。
3.根据权利要求1所述的方法，其中所述不同还原电位彼此相差不超过4.0V。
4.根据权利要求1所述的方法，其包括在形成所述传导材料之前，穿过所述沟槽各向同性地和非电流性地蚀刻所述导电第二材料。
5.根据权利要求1所述的方法，其中所述导电第一牺牲材料和所述导电第二材料具有相对彼此不同的厚度。
6.根据权利要求5所述的方法，其中所述导电第二材料在所述导电第一牺牲材料正上方且薄于所述导电第一牺牲材料。
7.根据权利要求1所述的方法，其中所述导电第一牺牲材料和所述导电第二材料直接抵靠彼此。
8.根据权利要求1所述的方法，其中所述导电第一牺牲材料和所述导电第二材料中的一种包括导电掺杂硅，并且所述导电第一牺牲材料和所述导电第二材料中的另一种包括金属材料。
9.根据权利要求1所述的方法，其中所述导电第二牺牲材料在所述导电第一牺牲材料正上方，并且所述方法进一步包括在所述导电第一牺牲材料和所述导电第二材料正上方且直接电耦合到所述导电第一牺牲材料和所述导电第二材料的导电第三材料。
10.根据权利要求9所述的方法，其中所述电流性地蚀刻也穿过所述沟槽电流性地蚀刻所述导电第三材料。
11.根据权利要求9所述的方法，其中所述电流性地蚀刻也不相对于所述第二材料优先穿过所述沟槽电流性地蚀刻所述导电第三材料。
12.根据权利要求9所述的方法，其中所述导电第一材料和所述导电第三材料具有相对彼此相同的组合物。
13.根据权利要求9所述的方法，其中所述导电第一材料和所述导电第三材料与所述导电第二材料相比具有更大的厚度。
14.根据权利要求13所述的方法，其中所述导电第一材料和所述导电第三材料具有相对彼此相同的厚度。
15.根据权利要求1所述的方法，其中，
所述堆叠包括第一竖直堆叠且进一步包括在所述第一竖直堆叠旁边的第二竖直堆叠，所述第二竖直堆叠包括上部部分和下部部分，所述上部部分包括交替的第一隔绝层和第二隔绝层，所述下部部分包括在导体层的导体材料正上方的最下部绝缘体层和在所述最下部绝缘体层正上方的紧邻层，所述紧邻层包括：
导电第一材料；
导电第二材料，其直接电耦合到所述导电第一材料；
所述导电第一材料和所述导电第二材料具有彼此相差至少0.5V的不同还原电位；以及
所述第二竖直堆叠具有保留在所述存储器阵列的成品构造中的其紧邻层中的其导电第一材料和导电第二材料。
16.一种包括包括存储器单元串的存储器阵列的集成电路系统，其包括：
横向间隔开的存储器块，其个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层，存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串，所述导电层个别地包括水平伸长的导电线；
第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括上部部分和下部部分，所述上部部分包括交替的第一隔绝层和第二隔绝层；以及
所述下部部分包括在导体层的导体材料正上方的最下部绝缘体层和在所述最下部绝缘体层正上方的紧邻层，所述紧邻层包括：
导电第一材料；
导电第二材料，其直接电耦合到所述导电第一材料；以及
所述导电第一材料和所述导电第二材料具有彼此相差至少0.5V的不同还原电位。
17.根据权利要求16所述的集成电路系统，其中所述不同还原电位彼此相差至少1.0V。
18.根据权利要求16所述的集成电路系统，其中所述不同还原电位彼此相差不超过4.0V。
19.根据权利要求16所述的集成电路系统，其中所述导电第一牺牲材料和所述导电第二材料具有相对彼此不同的厚度。
20.根据权利要求19所述的集成电路系统，其中所述导电第二材料在所述导电第一牺牲材料正上方且薄于所述导电第一牺牲材料。
21.根据权利要求16所述的集成电路系统，其中所述导电第一牺牲材料和所述导电第二材料直接抵靠彼此。
22.根据权利要求16所述的集成电路系统，其中所述导电第一牺牲材料和所述导电第二材料中的一种包括导电掺杂硅，并且所述导电第一牺牲材料和所述导电第二材料中的另一种包括金属材料。
23.一种包括包括存储器单元串的存储器阵列的集成电路系统，其包括：
横向间隔开的存储器块，其个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层，存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串，所述导电层个别地包括水平伸长的导电线；
第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括上部部分和下部部分，所述上部部分包括交替的第一隔绝层和第二隔绝层；以及
所述下部部分包括在导体层的导体材料正上方的最下部绝缘体层和在所述最下部绝缘体层正上方的紧邻层，所述紧邻层包括：
导电第一材料；
导电第二材料，其在所述导电第一材料正上方且直接抵靠所述导电第一材料；
导电第三材料，其在所述导电第二材料正上方且直接抵靠所述导电第二材料；以及
所述导电第一材料、所述导电第二材料和所述导电第三材料中的两种材料具有相对彼此相同的组合物；所述两种材料具有不同于所述导电第一材料、所述导电第二材料和所述导电第三材料中不属于所述两种材料的一种剩余材料且与所述一种剩余材料相差至少0.5V的还原电位。
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