CN115589727A - 包括存储器单元串的存储器阵列和包含形成包括存储器单元串的存储器阵列的方法的方法 - Google Patents

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Abstract

本公开涉及一种包括存储器单元串的存储器阵列和包含用于形成包括存储器单元串的存储器阵列的方法的方法。所述方法包括：形成包括竖直交替的第一层和第二层的堆叠，所述竖直交替的第一层和第二层包括横向间隔开的存储器块区，在所述横向间隔开的存储器块区之间具有水平延长的沟槽。所述第一层中的两个第一层相对彼此具有不同竖直厚度。存储器单元的沟道材料串延伸穿过所述第一层和所述第二层。通过所述水平延长的沟槽，第一导电材料形成在所述两个第一层中的空隙空间中。所述第一导电材料填充所述两个第一层中的在所述存储器块区中的个别存储器块区中具有所述不同竖直厚度中的较小竖直厚度的所述第一层。所述第一导电材料不完全填充所述两个第一层中的在所述个别存储器块区中具有所述不同竖直厚度中的较大竖直厚度的所述第一层。

Description

包括存储器单元串的存储器阵列和包含形成包括存储器单元 串的存储器阵列的方法的方法
技术领域
本文中所公开的实施例涉及包括包括存储器单元串的存储器阵列的集成电路系统和包含例如用于形成包括存储器单元串的存储器阵列的方法的方法。
背景技术
存储器是一种类型的集成电路系统且在计算机系统中用于存储数据。存储器可在个别存储器单元的一或多个阵列中制造。可使用数字线(其也可被称为位线、数据线或感测线)和存取线(其也可被称为字线)来写入到存储器单元或从存储器单元读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每一存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器通常被指定为具有至少约10年的保留时间的存储器。易失性存储器耗散，并且因此刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选择状态保留或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可被配置成存储多于两个位或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区，所述一对导电源极/漏极区之间具有半导电沟道区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与所述沟道区分开。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一个区流动到另一个区。在从栅极移除电压时，基本上防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆地编程的电荷存储区。
快闪存储器是一种类型的存储器，并且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，并且使得制造商能够提供针对增强特征远程升级装置的能力。
NAND可为集成快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(其中所述串联组合通常被称为NAND串)。NAND架构可以三维布置来配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元个别地包括可逆可编程的竖直晶体管。控制电路系统或其它电路系统可形成在竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置在存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如美国专利申请公开案第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一个美国专利申请公开案中所展示和所描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含限定个别字线的接触区的个别“台阶”(替代地被称为“梯级”或“阶梯”)，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
发明内容
在一方面中，本公开提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：形成包括竖直交替的第一层和第二层的堆叠，所述竖直交替的第一层和第二层包括横向间隔开的存储器块区，在所述横向间隔开的存储器块区之间具有水平延长的沟槽，第一层中的两个第一层相对彼此具有不同竖直厚度，存储器单元的沟道材料串延伸穿过第一层和第二层；通过水平延长的沟槽，在两个第一层中的空隙空间中形成第一导电材料，第一导电材料填充两个第一层中的在存储器块区中的个别存储器块区中具有不同竖直厚度中的较小竖直厚度的第一层，第一导电材料不完全填充两个第一层中的在个别存储器块区中具有不同竖直厚度中的较大竖直厚度的第一层；通过水平延长的沟槽，从在个别存储器块区中具有较大竖直厚度的第一层各向同性蚀刻第一导电材料，以在个别存储器块区中具有较小竖直厚度的第一层中留下第一导电材料；以及在第一导电材料的各向同性蚀刻之后且通过水平延长的沟槽，在个别存储器块区中具有较大竖直厚度的第一层中形成第二导电材料。
在另一方面中，本公开提供一种方法，其包括：形成包括竖直交替的第一层和第二层的堆叠，第一层中的两个第一层相对彼此具有不同竖直厚度；在两个第一层中的空隙空间形成第一导电材料，竖直横截面中的第一导电材料填充两个第一层中具有不同竖直厚度中的较小竖直厚度的第一层，竖直横截面中的第一导电材料不完全填充两个第一层中具有不同竖直厚度中的较大竖直厚度的第一层；从在竖直横截面中具有较大竖直厚度的第一层各向同性蚀刻第一导电材料，以在竖直横截面中具有较小竖直厚度的第一层中留下第一导电材料；以及在各向同性蚀刻之后，在竖直横截面中具有较大竖直厚度的第一层中形成第二导电材料。
在又一方面中，本公开提供一种包括存储器单元串的存储器阵列，其包括：竖直堆叠，其包括交替的绝缘层和导电层；存储器单元的沟道材料串，其延伸穿过绝缘层和导电层，竖直区中的沟道材料串相较于沟道材料串的在竖直区正上方的部分且相较于沟道材料串的在竖直区正下方的部分横向向外突出；以及导电层，其包括在导电层中的个别导电层中个别地操作性地横向接近沟道材料串的导电栅极线，导电栅极线包括所述个别导电层中的存储器单元中的一些的部分，在竖直区中的导电栅极线中的一个导电栅极线竖直地厚于导电栅极线中的在竖直区正上方的另一导电栅极线和导电栅极线中的在竖直区正下方的另一导电栅极。
附图说明
图1-4为根据本发明的实施例的将为存储器单元的竖向延伸串的阵列的部分的图解横截面视图。
图5-22为根据本发明的一些实施例的处理中的图1-4的构造或其部分或替代和/或额外实施例的图解顺序截面和/或放大视图。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列例如NAND或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如，阵列下CMOS)。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖与制造方法无关的存储器阵列(例如，NAND架构)。参考图1-13描述第一实例方法实施例，其可被视为“后栅”或“替换栅”过程，并且从图1-4开始。
图1-4展示构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/隔绝(即，本文中在电学上)材料中的任何一或多种材料的基底衬底11。各种材料已竖向形成在基底衬底11之上。材料可在所描绘材料的旁边、竖向向内或竖向向外。举例来说，集成电路系统的其它部分制造或完全制造的组件可提供在基底衬底11上方、周围或内部某处。还可制造用于操作存储器单元的竖向延伸串的阵列(例如，阵列12)内的组件的控制电路系统和/或其它外围电路系统，并且所述电路系统可或可不完全或部分地在阵列或子阵列内。此外，还可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”还可被视为阵列。
包括导体材料17的导体层16在衬底11上方。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如，外围阵列下电路系统和/或共同源极线或板)的部分。包括竖直交替的绝缘层20*和导电层22*的竖直堆叠18在导体层16上方(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。在一些实施例中，导电层22*被称为第一层22*，并且绝缘层20*被称为第二层20*。在此处理点处，第一层22*可不为导电的，并且第二层20*可不为绝缘的。实例第一层22*和第二层20*分别包括不同组合物材料26和24(例如，氮化硅和二氧化硅)。层20*和22*中的每一个层的实例厚度为22纳米到60纳米。相较于一或多个其它层20*和/或22*，实例最上部层20*可为较厚/最厚的。仅展示了少量层20*和22*，但堆叠18更有可能包括几十个、一百个或更多个层20*和22*。可为或可不为外围电路系统和/或控制电路系统的部分的其它电路系统可在导体层16与堆叠18之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在导电层22*中的最低导电层下方和/或在导电层22*中的最上部导电层上方。举例来说，一或多个选择栅极层(未展示)可在导体层16与最低导电层22*之间，并且一或多个选择栅极层可在导电层22*中的最上部导电层(未展示)上方。替代地或另外，所描绘的最上部和最低导电层22*中的至少一个导电层可为选择栅极层。
已(例如，通过蚀刻)穿过绝缘层20*和导电层22*到导体层16形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向向内逐渐变窄(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层16的导体材料17，或可止于顶上(未展示)。替代地，作为实例，沟道开口25可止于最低绝缘层20顶上或内。使沟道开口25至少延伸到导体层16的导体材料17的原因是，在期望此类连接时，确保沟道材料与导体层16直接电耦合而不使用替代处理和结构来实现这一点。蚀刻终止材料(未展示)可在导体层16的导体材料17内或顶上，以在期望时促进相对于导体层16终止对沟道开口25的蚀刻。此类蚀刻终止材料可为牺牲性或非牺牲性的。借助于实例且仅为简洁起见，沟道开口25展示为布置在每一行四个和五个开口25的交错行的群组或列中且排列在横向间隔开的存储器块区58中。在此文件中，“块”一般包含“子块”。存储器块区58可例如沿着方向55在纵向延长且定向。可使用任何替代的现有或未来开发的布置和构造。
实例存储器块区58展示为至少部分地由形成(例如，通过各向异性蚀刻)到堆叠18中的水平延长的沟槽40限定。沟槽40通常将宽于沟道开口25(例如，10倍到20倍宽，但为简洁起见图1和2中未展示此类较宽程度)。沟槽40可具有直接抵靠导体层16的导体材料17(例如，顶上或内)的相应底部(如所展示)，或可具有在导体层16的导体材料17上方的相应底部(未展示)。
晶体管沟道材料可竖向地沿着绝缘层和导电层形成在个别沟道开口中，因此包括与导体层中的导电材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，例如掺杂或未掺杂的硅，或电荷捕集材料，例如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程结构)横向处于沟道材料与存储材料之间。
在一个实施例中，并且如所展示，电荷阻挡材料30、存储材料32和电荷传递材料34已竖向地沿着绝缘层20*和导电层22*形成在个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18之上和个别沟道开口25内沉积所述晶体管材料的相应薄层、随后将此类背部至少平坦化到堆叠18的顶部表面来形成，如所展示。
沟道材料36也竖向地沿着绝缘层20*和导电层22*形成在沟道开口25中，并且在一个实施例中包括个别操作性沟道材料串53，所述沟道材料串沿着其具有存储器单元材料(例如，30、32和34)且绝缘层20*中的材料24水平地处于紧邻的沟道材料串53之间。归因于比例，材料30、32、34和36在一些图中共同展示且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗以及所谓的III/V半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一个材料的实例厚度为25埃到100埃。如所展示，可进行冲压蚀刻以从沟道开口25的基底移除材料30、32和34以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一个材料单独地发生(如所展示)，或可在材料34的沉积之后相对于所有材料共同发生(未展示)。替代地且仅借助于实例，可不进行冲压蚀刻，并且沟道材料36可通过单独的导电互连件(未展示)直接电耦合到导体层16的导体材料17。沟道开口25展示为包括径向中心固体电介质材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅借助于实例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含固体材料(未展示)。
第一层22*(至少两个)中的两个第一层相对彼此具有不同竖直厚度。为简单和清晰起见，图2和4展示相较于存储器块区58中的个别存储器块区中的不同竖直厚度的所有其它第一层22的较小竖直厚度T-具有较大竖直厚度T+的单个第一层22g。可提供更多和/或变化的较厚第一层22*和/或更多和/或变化的较薄第一层22*(均未展示在图1-4中)。无论如何，在一个实施例中，在个别存储器块区中具有较大竖直厚度(不一定是堆叠18中的最大厚度)的第一层为在正形成的存储器单元(例如，其全部)上方或下方的选择栅极层。无论如何，在一个实施例中，在个别存储器块区中具有较大竖直厚度的第一层为操作性字线层(即，其中具有作为个别可操作存储器单元的部分的操作性字线的字线层)。无论如何，在一个实施例中，在个别存储器块区中具有较大竖直厚度的第一层为虚拟字线层。在此文件中，虚拟字线层含有虚拟字线，所述虚拟字线为不操作为可操作存储器单元的部分但可操作为导电栅极以增加沟道材料36的区的导电性的栅极线，所述导电性原本将在同一区中但在不存在此类操作导电栅极的情况下发生。在一个实施例中，并且如所展示，多个第一层22在个别存储器块区58中具有不同竖直厚度中的较小竖直厚度(无关于所有较小厚度是否相同)。
参考图5，并且在一个实施例中，材料26(未展示)已通过水平延长的沟槽40各向同性蚀刻以在第一层22*中形成空隙空间75。
参考图6和7，通过水平延长的沟槽40，第一导电材料70已形成在两个第一层22g、22中的空隙空间75中。第一导电材料70填充(即，完全)两个第一层22、22g中的在个别存储器块区58中具有不同竖直厚度中的较小竖直厚度的第一层22。第一导电材料70不完全填充(less-than-fill)两个第一层22g、22中的在个别存储器块区58中具有不同竖直厚度中的较大竖直厚度的第一层22g。在个别存储器块区58中存在具有不同竖直厚度中的较小竖直厚度的多个第一层22的情况下(无关于所有较小厚度是否相同)，在一个实施例中，第一导电材料70形成在此类多个第一层22中的空隙空间75中，以填充个别存储器块区58中的此类空隙空间75。
参考图8，通过水平延长的沟槽40，第一导电材料70已从在个别存储器块区58中具有较大竖直厚度的第一层22g各向同性蚀刻，以在个别存储器块区58中具有较小竖直厚度的第一层22中留下第一导电材料70。在个别存储器块区58中存在具有不同竖直厚度中的较小竖直厚度的多个第一层22的情况下(无关于所有较小厚度是否相同)，在一个实施例中，第一导电材料70的各向同性蚀刻在个别存储器块区58中的此类多个较小竖直厚度第一层22中留下第一导电材料70。理想地且如所展示，第一导电材料70已从水平延长的沟槽40移除。
参考图9-13，在第一导电材料70的各向同性蚀刻之后且通过水平延长的沟槽40，第二导电材料72已形成在个别存储器块区58中具有较大竖直厚度的第一层22g中。在一个实施例中，第一导电材料70和第二导电材料72相对彼此具有不同组合物，并且在另一实施例中相对彼此具有相同组合物。在一个实施例中，并且如所展示，第二导电材料72的形成填充在个别存储器块区58中具有较大竖直厚度的第一层22g。在一个实施例中，在个别存储器块区58中具有较大竖直厚度的第一层22g为在正形成的存储器单元(例如，其全部)上方或下方的选择栅极层，并且在一个此类实施例中，第二导电材料72包括导电掺杂的多晶硅。在一个实施例中，在个别存储器块区58中具有较大竖直厚度的第一层22g为操作性字线层。
理想地且如所展示，第二导电材料72已从水平延长的沟槽40移除。在一个实施例中，个别导电线29、29g(例如，栅极线；例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49已形成。
薄绝缘衬里(例如，Al2O3且未展示)可在形成导电材料70、72中的一种或两种导电材料之前形成。一些晶体管和/或一些存储器单元56的大致位置用括号或用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可能不会相对于个别沟道开口25完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，并且未展示)。作为晶体管和/或存储器单元56的部分的导电材料70和/或72可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的端子端50。在所描绘的实施例中，控制栅极区52包括个别导电线29、29g的个别部分。材料30、32和34可被视为横向处于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中，并且如关于实例“后栅”处理所展示，导电层22*的导电材料70、72是在形成开口25之后形成。替代地，这可在形成沟道开口25之前形成，例如，关于“先栅”处理。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可防止电荷载流子从存储材料(例如，浮动栅极材料、电荷捕集材料等)流向控制栅极，并且在擦除模式下，电荷阻挡件可防止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡件可用于阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。借助于另外的实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此类存储材料是绝缘的(例如，在绝缘存储材料32与导电材料70和/或72之间不存在任何不同组合物材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独组合物绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料70和/或72与材料30(在存在时)的交接处结合绝缘体材料30可一起充当电荷阻挡区，并且替代地或另外可充当绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多种。
介入材料57已形成在沟槽40中，并且由此在横向上处于横向紧邻的存储器块58之间，且在纵向上沿着所述存储器块。介入材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。此类材料可包含绝缘、半导电和传导材料中的一或多种材料，并且无论如何，都可促使成品电路系统构造中的导电层22*免于相互短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂的多晶硅中的一或多种。介入材料57可包含穿阵列通孔(未展示)。
如本文中关于其它实施例所展示和/或所描述的任何其它属性或方面可用于参考上文实施例所展示和所描述的实施例中。
参考图14-20和构造10a描述替代实例实施例。在适当时使用上文所描述实施例的相同标号，其中用后缀“a”或用不同标号指示一些构造差异。为清晰且易于描绘起见，图14-20采用图7的比例。
图14展示具有大于相较于厚度T-具有较大竖直厚度的第一层22g的厚度T+的竖直厚度T++的另一第一层22h。
参看图15，展示类似于图6和7的处理。第一导电材料70已另外形成在另一第一层22h中的空隙空间75中，以不完全填充个别存储器块区58中的另一第一层22h。
参考图16，如上文关于图8所描述和展示的第一导电材料70的各向同性蚀刻也已从个别存储器块区58中的另一第一层22h移除第一导电材料70。
参考图17，如上文关于图10所描述和展示的第二导电材料72也已形成为在个别存储器块区58中的另一第一层22h内。在一个实施例中，并且如所展示，第二导电材料72的形成填充在个别存储器块区58中具有较大竖直厚度T+的第一层22g且不完全填充个别存储器块区58中的另一第一层22h。
参考图18，在形成第二导电材料72之后且通过水平延长的沟槽40，第二导电材料72已从个别存储器块区58中的另一第一层22h各向同性蚀刻，以在个别存储器块区58中具有较大竖直厚度T+的第一层22g中留下第二导电材料72且在个别存储器块区58中具有较小竖直厚度T-的第一层22中留下第一导电材料70。
参考图19，在第二导电材料72的各向同性蚀刻之后且通过水平延长的沟槽40，第三导电材料74已形成在个别存储器块区58中的另一第一层22h中(例如，在一个实施例中，以填充此类层22h)。在一个实施例中，第二导电材料72和第三导电材料74相对彼此具有不同组合物。在一个实施例中，第一导电材料70、第二导电材料72和第三导电材料74相对彼此具有不同组合物。
图20展示第三导电材料74从沟槽40的移除和导电线29h在另一第一层22h中的形成。
可使用如本文中关于其它实施例所展示和/或所描述的任何其它属性或方面。
参考图21和构造10b描述替代实例实施例。在适当时使用上文所描述实施例的相同标号，其中用后缀“b”或用不同标号指示一些构造差异。为清晰和描绘起见，图21采用与图13相同的比例，并且展示成品构造。技术人员将认识到在方法实施例中这如何以及在何处显现。
竖直区80中的沟道材料串53相较于沟道材料串的在竖直区80正上方的部分82且相较于沟道材料串53的在竖直区80正下方的部分84横向向外突出(“正上方”和“正下方”意谓[a]竖直区80与部分82之间和[b]竖直区80与部分84之间分别不存在其它部分)。存储器阵列的成品构造中的第一层22*的全部(即，本文中高达和包含所有第一层)的至少大部分包括导电层22*，所述导电层包括在个别导电层22*中个别地操作性地横向接近沟道材料串53的导电栅极线29*。此类所参考导电栅极线29*包括所述个别导电层22*中的存储器单元56中的一些的部分。导电栅极线29*中的一种导电栅极线(例如，29g)在个别存储器块区58中具有较大竖直厚度T+的第一层22g中的竖直区80中，并且竖直地厚于导电栅极线29*中的在竖直区80正上方的另一导电栅极线(例如，29k)和在竖直区80正下方的另一导电栅极线29*(例如，29m)。沟道材料串53横向向外突出的原因，特别是在堆叠18的上部三分之一的某处，可能是在形成沟道开口25时的人工假象。因而，减少横向紧邻的存储器单元56之间的横向空间，此类竖直区80中的栅极线29*的导电材料的体积也减少，因此增加此类栅极线的电阻。这可通过增加此类栅极线的竖直厚度来克服。
可使用如本文中关于其它实施例所展示和/或所描述的任何其它属性或方面。
在一个实施例中，根据本发明的方法包括形成包括竖直交替的第一层(例如，22*)和第二层(例如，20*，并且无关于在制造中是否包括存储器电路系统且无关于是否包括存储器块区，即使包括也是如此)的堆叠(例如，18)。第一层(例如，22、22g)中的两个第一层相对彼此具有不同竖直厚度(例如，T+、T-)。第一导电材料(例如，70)形成在两个第一层中的空隙空间(例如，75)中。竖直横截面(例如，图6和7的竖直横截面)中的第一导电材料填充两个第一层中具有不同竖直厚度中的较小竖直厚度的第一层。竖直横截面中的第一导电材料不完全填充两个第一层中具有不同竖直厚度中的较大竖直厚度的第一层。第一导电材料从在竖直横截面中具有较大竖直厚度的第一层各向同性蚀刻，以在竖直横截面中具有较小竖直厚度的第一层中留下第一导电材料。在各向同性蚀刻之后，第二导电材料(例如，72)形成在竖直横截面中具有较大竖直厚度的第一层中。可使用如本文中关于其它实施例所展示和/或所描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。然而，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个属性。同样，上文所描述的方法实施例可并入有、形成和/或具有关于装置实施例所描述的属性中的任一个属性。
在一个实施例中，包括存储器单元(例如，56)的串(例如，49*)的存储器阵列(例如，12)包括竖直堆叠(例如，18)，所述竖直堆叠包括交替的绝缘层(例如，20*)和导电层(例如，22*)。存储器单元(例如，56)的沟道材料串(例如，53)延伸穿过绝缘层和导电层。竖直区(例如，80或80c)中的沟道材料串在竖直横截面(例如，图21或22的竖直横截面)中相较于沟道材料串的在竖直区正上方的部分(例如，82)且相较于沟道材料串的在竖直区正下方的部分(例如，84)横向向外突出。导电层包括在导电层中的个别导电层中个别地操作性地横向接近沟道材料串的导电栅极线(例如，29*)。导电栅极线包括所述个别导电层中的存储器单元中的一些的部分。在竖直区中的导电栅极线中的一种导电栅极线(例如，29g)竖直地厚于导电栅极线中的在竖直区正上方的另一导电栅极线(例如，29k)和导电栅极线中的在竖直区正下方的另一导电栅极线(例如，29m)。
在一个实施例中，在竖直区中的一种导电栅极线竖直地厚于在竖直区正上方和正下方的个别地操作性地横向接近沟道材料串的导电栅极线的至少大部分。在一个此类实施例中，在个别导电层中个别地操作性地横向接近沟道材料串的导电栅极线的至少大部分相对彼此具有相同竖直厚度。
在一个实施例中，在竖直区中存在一种竖直地较厚的导电栅极线中的多个竖直地较厚的导电栅极线。参见例如图22中的构造10c。已在适当时使用来自上文所描述的实施例的相同标号，其中用后缀“c”或用不同标号指示一些构造差异。
在一个实施例中，选择栅极层在存储器单元上方或下方，并且具有与在竖直区正上方的另一导电栅极线和在竖直区正下方的另一导电栅极线的厚度相比更大的竖直厚度。在一个此类实施例中，选择栅极层包括导电选择栅极线，所述导电选择栅极线包括导电掺杂的多晶硅。
在一个实施例中，竖直地较厚的一种导电栅极线为虚拟字线。在一个实施例中，竖直地较厚的一种导电栅极线为操作性字线层。
可使用如本文中关于其它实施例所展示和/或所描述的任何其它属性或方面。
上述处理或构造可被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路系统作为成品构造的部分也可形成在任何位置，并且在一些实施例中可在阵列下(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于在图中所展示或上文所描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对彼此相同或不同，并且不同堆叠/叠组可相对彼此具有相同厚度或不同厚度。介入结构可提供在竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或电介质层)。同样，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可单独地且顺序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，并且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一个系统：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“下”、“之下”、“向上”和“向下”大体上参考竖直方向。“水平”是指沿着主衬底表面的大体方向(即，在10度内)且可相对于在制造期间处理的衬底，并且竖直是大体与其正交的方向。参考“恰好水平”是沿着主衬底表面(即，与所述表面不形成度数)且可相对于在制造期间处理的衬底。此外，如本文中所使用的“竖直”和“水平”是相对彼此的大体上垂直方向，并且与衬底在三维空间中的定向无关。另外，“竖向延伸的”和“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“正下方”和“处于正下方”要求两个所陈述区/材料/组件相对彼此的至少一些横向重叠(即，水平地)。同样，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向内侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区和结构中的任一个可为均质的或非均质的，并且无论如何在其上覆的任何材料之上可为连续的或不连续的。在针对任何材料提供一或多种实例组合物时，所述材料可包括此类一或多种组合物、主要由此类一或多种组合物组成或由此类一或多种组合物组成。此外，除非另行陈述，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组合物的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本上恒定的厚度或具有可变的厚度。如果具有可变的厚度，则除非另有指示，否则厚度是指平均厚度，并且此类材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组合物”仅要求两个所陈述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均质的情况下。如果两个所陈述材料或区并未直接抵靠彼此，则在此类材料或区并非均质的情况下，“不同组合物”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，在所陈述材料、区或结构相对彼此存在至少某一物理触摸接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“之上”、“上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述材料、区或结构相对彼此无物理触摸接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，并且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-组件相对彼此“电耦合”。另一电子组件可在区-材料-组件之间且电耦合到区-材料-组件。相比之下，在区-材料-组件被称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有介入电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
此文件中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，并且组件已或可沿着所述“行”和“列”形成。“行”和“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此笔直和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行和列可相对彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一个的组合物可为金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金和任何一或多种导电金属化合物中的任一种或组合。
本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积和/或形成(forming/formation)的“选择性”的任何使用是一种所陈述材料以按体积计至少2:1的比率相对于所作用的另一所陈述材料进行的此类动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一者和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：形成包括竖直交替的第一层和第二层的堆叠，所述竖直交替的第一层和第二层包括横向间隔开的存储器块区，在所述横向间隔开的存储器块区之间具有水平延长的沟槽。第一层中的两个第一层相对彼此具有不同竖直厚度。存储器单元的沟道材料串延伸穿过第一层和第二层。通过水平延长的沟槽，第一导电材料形成在两个第一层中的空隙空间中。第一导电材料填充两个第一层中的在存储器块区中的个别存储器块区中具有不同竖直厚度中的较小竖直厚度的第一层。第一导电材料不完全填充两个第一层中的在个别存储器块区中具有不同竖直厚度中的较大竖直厚度的第一层。通过水平延长的沟槽，第一导电材料从在个别存储器块区中具有较大竖直厚度的第一层各向同性蚀刻，以在个别存储器块区中具有较小竖直厚度的第一层中留下第一导电材料。在第一导电材料的各向同性蚀刻之后且通过水平延长的沟槽，第二导电材料形成在个别存储器块区中具有较大竖直厚度的第一层中。
在一些实施例中，一种方法包括形成包括竖直交替的第一层和第二层的堆叠。第一层中的两个第一层相对彼此具有不同竖直厚度。第一导电材料形成在两个第一层中的空隙空间中。竖直横截面中的第一导电材料填充两个第一层中具有不同竖直厚度中的较小竖直厚度的第一层。竖直横截面中的第一导电材料不完全填充两个第一层中具有不同竖直厚度中的较大竖直厚度的第一层。第一导电材料从在竖直横截面中具有较大竖直厚度的第一层各向同性蚀刻，以在竖直横截面中具有较小竖直厚度的第一层中留下第一导电材料。在各向同性蚀刻之后，第二导电材料形成在竖直横截面中具有较大竖直厚度的第一层中。
在一些实施例中，包括存储器单元串的存储器阵列包括竖直堆叠，所述竖直堆叠包括交替的绝缘层和导电层。存储器单元的沟道材料串延伸穿过绝缘层和导电层。竖直区中的沟道材料串相较于沟道材料串的在竖直区正上方的部分且相较于沟道材料串的在竖直区正下方的部分横向向外突出。导电层包括在导电层中的个别导电层中个别地操作性地横向接近沟道材料串的导电栅极线。导电栅极线包括所述个别导电层中的存储器单元中的一些的部分。在竖直区中的导电栅极线中的一种导电栅极线竖直地厚于导电栅极线中的在竖直区正上方的另一导电栅极线和导电栅极线中的在竖直区正下方的另一导电栅极线。
根据规定，已就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和所描述的具体特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书具有如书面所说明的全部范围，并且应根据等效物原则恰当地进行解释。

Claims (37)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括竖直交替的第一层和第二层的堆叠，所述竖直交替的第一层和第二层包括横向间隔开的存储器块区，在所述横向间隔开的存储器块区之间具有水平延长的沟槽，所述第一层中的两个第一层相对彼此具有不同竖直厚度，存储器单元的沟道材料串延伸穿过所述第一层和所述第二层；
通过所述水平延长的沟槽，在所述两个第一层中的空隙空间中形成第一导电材料，所述第一导电材料填充所述两个第一层中的在所述存储器块区中的个别存储器块区中具有所述不同竖直厚度中的较小竖直厚度的所述第一层，所述第一导电材料不完全填充所述两个第一层中的在所述个别存储器块区中具有所述不同竖直厚度中的较大竖直厚度的所述第一层；
通过所述水平延长的沟槽，从在所述个别存储器块区中具有所述较大竖直厚度的所述第一层各向同性蚀刻所述第一导电材料，以在所述个别存储器块区中具有所述较小竖直厚度的所述第一层中留下所述第一导电材料；以及
在所述第一导电材料的所述各向同性蚀刻之后且通过所述水平延长的沟槽，在所述个别存储器块区中具有所述较大竖直厚度的所述第一层中形成第二导电材料。
2.根据权利要求1所述的方法，其中所述第一导电材料和所述第二导电材料相对彼此具有不同组合物。
3.根据权利要求1所述的方法，其中所述第一导电材料和所述第二导电材料相对彼此具有相同组合物。
4.根据权利要求1所述的方法，其中形成所述第二导电材料填充在所述个别存储器块区中具有所述较大竖直厚度的所述第一层。
5.根据权利要求1所述的方法，其中形成所述第二导电材料不完全填充在所述个别存储器块区中具有所述较大竖直厚度的所述第一层。
6.根据权利要求1所述的方法，其中在所述个别存储器块区中具有所述较大竖直厚度的所述第一层为在所述存储器单元上方或下方的选择栅极层。
7.根据权利要求6所述的方法，其中所述第二导电材料包括导电掺杂的多晶硅。
8.根据权利要求1所述的方法，其中在所述个别存储器块区中具有所述较大竖直厚度的所述第一层为虚拟字线层。
9.根据权利要求1所述的方法，其中在所述个别存储器块区中具有所述较大竖直厚度的所述第一层为操作性字线层。
10.根据权利要求1所述的方法，其中，
竖直区中的所述沟道材料串相较于所述沟道材料串的在所述竖直区正上方的部分且相较于所述沟道材料串的在所述竖直区正下方的部分横向向外突出；以及
所述存储器阵列的成品构造中的所述第一层的全部的至少大部分包括导电层，所述导电层包括在所述导电层中的个别导电层中个别地操作性地横向接近所述沟道材料串的导电栅极线，所述导电栅极线包括所述个别导电层中的所述存储器单元中的一些的部分，在所述竖直区中的所述导电栅极线中的一种导电栅极线在所述个别存储器块区中具有所述较大竖直厚度的所述第一层中且竖直地厚于所述导电栅极线中的在所述竖直区正上方的另一导电栅极线和所述导电栅极线中的在所述竖直区正下方的另一导电栅极线。
11.根据权利要求1所述的方法，其中所述第一两个层中的所述空隙空间至少部分地通过通过所述水平延长沟槽各向同性蚀刻其中的牺牲材料来形成。
12.根据权利要求1所述的方法，其中所述第一层中的多个第一层在所述个别存储器块区中具有所述不同竖直厚度中的较小竖直厚度，并且在其中形成所述第一导电材料以填充所述个别存储器块区中的所述多个第一层中的空隙空间，所述第一导电材料的所述各向同性蚀刻在所述个别存储器块区中的所述多个较小竖直厚度第一层中留下所述第一导电材料。
13.根据权利要求1所述的方法，其包括：
另一第一层具有大于具有所述较大竖直厚度的所述第一层的厚度的竖直厚度；
所述第一导电材料形成在所述另一第一层中的空隙空间中以不完全填充所述个别存储器块区中的所述另一第一层；
所述第一导电材料的所述各向同性蚀刻从所述个别存储器块区中的所述另一第一层移除所述第一导电材料；以及
所述第二导电材料的所述形成也在所述个别存储器块区中的所述另一第一层内。
14.根据权利要求13所述的方法，其中形成所述第二导电材料填充在所述个别存储器块区中具有所述较大竖直厚度的所述第一层且不完全填充所述个别存储器块区中的所述另一第一层。
15.根据权利要求14所述的方法，其包括：
在形成所述第二导电材料之后且通过所述水平延长的沟槽，从所述个别存储器块区中的所述另一第一层各向同性蚀刻所述第二导电材料，以在所述个别存储器块区中具有所述较大竖直厚度的所述第一层中留下所述第二导电材料且在所述个别存储器块区中具有所述较小竖直厚度的所述第一层中留下所述第一导电材料；以及
在所述第二导电材料的所述各向同性蚀刻之后且通过所述水平延长的沟槽，在所述个别存储器块区中的所述另一第一层中形成第三导电材料。
16.根据权利要求15所述的方法，其中所述第二导电材料和所述第三导电材料相对彼此具有不同组合物。
17.根据权利要求15所述的方法，其中所述第一导电材料、所述第二导电材料和所述第三导电材料相对彼此具有不同组合物。
18.一种方法，其包括：
形成包括竖直交替的第一层和第二层的堆叠，所述第一层中的两个第一层相对彼此具有不同竖直厚度；
在所述两个第一层中的空隙空间形成第一导电材料，竖直横截面中的所述第一导电材料填充所述两个第一层中具有所述不同竖直厚度中的较小竖直厚度的所述第一层，所述竖直横截面中的所述第一导电材料不完全填充所述两个第一层中具有所述不同竖直厚度中的较大竖直厚度的所述第一层；
从在所述竖直横截面中具有所述较大竖直厚度的所述第一层各向同性蚀刻所述第一导电材料，以在所述竖直横截面中具有所述较小竖直厚度的所述第一层中留下所述第一导电材料；以及
在所述各向同性蚀刻之后，在所述竖直横截面中具有所述较大竖直厚度的所述第一层中形成第二导电材料。
19.根据权利要求18所述的方法，其中所述第一两个层中的所述空隙空间至少部分地通过各向同性蚀刻其中的牺牲材料来形成。
20.根据权利要求18所述的方法，其中所述第一导电材料和所述第二导电材料相对彼此具有不同组合物。
21.根据权利要求18所述的方法，其中所述第一导电材料和所述第二导电材料相对彼此具有相同组合物。
22.根据权利要求18所述的方法，其中形成所述第二导电材料填充在所述竖直横截面中具有所述较大竖直厚度的所述第一层。
23.根据权利要求18所述的方法，其中形成所述第二导电材料不完全填充在所述竖直横截面中具有所述较大竖直厚度的所述第一层。
24.根据权利要求18所述的方法，其中所述第一层中的多个第一层在竖直横截面中具有所述不同竖直厚度中的较小竖直厚度，并且在其中形成所述第一导电材料以填充所述竖直横截面中的所述多个第一层中的空隙空间，所述第一导电材料的所述各向同性蚀刻在所述竖直横截面中的所述多个较小竖直厚度第一层中留下所述第一导电材料。
25.根据权利要求18所述的方法，其包括：
另一第一层具有大于具有所述较大竖直厚度的所述第一层的厚度的竖直厚度；
所述第一导电材料形成在所述另一第一层中的空隙空间中以不完全填充所述竖直横截面中的所述另一第一层；
所述第一导电材料的所述各向同性蚀刻从所述竖直横截面中的所述另一第一层移除所述第一导电材料；以及
所述第二导电材料的所述形成也在所述竖直横截面中的所述另一第一层内。
26.根据权利要求25所述的方法，其中形成所述第二导电材料填充在所述竖直横截面中具有所述较大竖直厚度的所述第一层且不完全填充所述竖直横截面中的所述另一第一层。
27.根据权利要求26所述的方法，其包括：
在形成所述第二导电材料之后且通过所述水平延长的沟槽，从所述竖直横截面中的所述另一第一层各向同性蚀刻所述第二导电材料，以在所述竖直横截面中具有所述较大竖直厚度的所述第一层中留下所述第二导电材料且在所述竖直横截面中具有所述较小竖直厚度的所述第一层中留下所述第一导电材料；以及
在所述第二导电材料的所述各向同性蚀刻之后且通过所述水平延长的沟槽，在所述竖直横截面中的所述另一第一层中形成第三导电材料。
28.根据权利要求27所述的方法，其中所述第二导电材料和所述第三导电材料相对彼此具有不同组合物。
29.根据权利要求27所述的方法，其中所述第一导电材料、所述第二导电材料和所述第三导电材料相对彼此具有不同组合物。
30.一种包括存储器单元串的存储器阵列，其包括：
竖直堆叠，其包括交替的绝缘层和导电层；
存储器单元的沟道材料串，其延伸穿过所述绝缘层和所述导电层，竖直区中的所述沟道材料串相较于所述沟道材料串的在所述竖直区正上方的部分且相较于所述沟道材料串的在所述竖直区正下方的部分横向向外突出；以及
所述导电层，其包括在所述导电层中的个别导电层中个别地操作性地横向接近所述沟道材料串的导电栅极线，所述导电栅极线包括所述个别导电层中的所述存储器单元中的一些的部分，在所述竖直区中的所述导电栅极线中的一个导电栅极线竖直地厚于所述导电栅极线中的在所述竖直区正上方的另一导电栅极线和所述导电栅极线中的在所述竖直区正下方的另一导电栅极。
31.根据权利要求30所述的存储器阵列，其中在所述竖直区中的所述一个导电栅极线竖直地厚于在所述竖直区正上方和正下方的个别地操作性地横向接近所述沟道材料串的所述导电栅极线的至少大部分。
32.根据权利要求31所述的存储器阵列，其中在所述个别导电层中个别地操作性地横向接近所述沟道材料串的所述导电栅极线的所述至少大部分相对彼此具有相同竖直厚度。
33.根据权利要求30所述的存储器阵列，其包括所述竖直区中的一个竖直地较厚的导电栅极线中的多个竖直地较厚的导电栅极线。
34.根据权利要求30所述的存储器阵列，其包括在所述存储器单元上方或下方的选择栅极层，所述选择栅极层具有与在所述竖直区正上方的所述另一导电栅极线和在所述竖直区正下方的所述另一导电栅极线的厚度相比更大的竖直厚度。
35.根据权利要求34所述的存储器阵列，其中所述选择栅极层包括导电选择栅极线，所述导电选择栅极线包括导电掺杂的多晶硅。
36.根据权利要求30所述的存储器阵列，其中竖直地较厚的所述一个导电栅极线为虚拟字线。
37.根据权利要求30所述的存储器阵列，其中竖直地较厚的所述一个导电栅极线为操作性字线。
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