CN116568034A - 包括存储器单元串的存储器电路系统及用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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CN116568034A CN202211718286.8A CN202211718286A CN116568034A CN 116568034 A CN116568034 A CN 116568034A CN 202211718286 A CN202211718286 A CN 202211718286A CN 116568034 A CN116568034 A CN 116568034A
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福住嘉晃
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Abstract

本申请案涉及包括存储器单元串的存储器电路系统及用于形成包括存储器单元串的存储器阵列的方法。包括包含存储器块的存储器单元串的存储器电路系统个别地包括竖直堆叠，竖直堆叠包括交替的绝缘层级与导电层级。存储器单元的沟道材料串延伸通过存储器阵列区中的绝缘层级及导电层级。存储器块的绝缘层级及导电层级从存储器阵列区延伸到阶梯区中。阶梯区中的存储器块中的个别者包括操作性台阶的梯段。操作性台阶中的个别者包括导电层级中的一者。阶梯区中的个别存储器块中的至少一些横向紧邻者使其操作性台阶的梯段由包括两个竖直交替的不同成分的绝缘材料的堆叠横向分离。公开包含方法的其它实施例。

Description

包括存储器单元串的存储器电路系统及用于形成包括存储器 单元串的存储器阵列的方法
技术领域
本文公开的实施例涉及包括存储器单元串的存储器电路系统及用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路，且在计算机系统中用于存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(也可称为位线、数据线或感测线)及存取线(也可称为字线)来写入或读取存储器单元。感测线可沿阵列的列导电地互连存储器单元，且存取线可沿阵列的行导电地互连存储器单元。可通过感测线与存取线的组合来唯一地寻址每一存储器单元。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在没有电力的情况下长时间存储数据。按照惯例，将非易失性存储器指定为具有至少约10年的保留时间的存储器。易失性存储器会耗散，且因此经刷新/重写以维持数据存储。易失性存储器可具有几毫秒或更少的保持时间。无论如何，存储器单元经配置以将存储器保持或存储在至少两个不同的可选状态中。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两个以上电平或状态的信息。
场效应晶体管是可用在存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区，其间具有半导体沟道区。导电栅极邻近沟道区并通过薄栅绝缘体与所述沟道区分离。向栅极施加合适电压允许电流通过沟道区从源极/漏极区中的一者流到另一者。当从栅极去除电压时，在很大程度上防止电流流过沟道区。场效应晶体管还可包含额外结构，例如可逆可编程电荷存储区，作为栅极绝缘体与导电栅极之间的栅极构造的部分。
快闪存储器是一种类型的存储器，且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储在快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍地利用固态驱动器中的快闪存储器来代替常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中很流行，因为其使制造商能够在新的通信协议变得标准化时所述支持新的通信协议，且提供远程升级装置以增强特征的能力。
NAND可为集成快闪存储器的基本架构。NAND单元单位包括至少一个选择装置，其串联耦合到存储器单元的串联组合(串联组合通常被称为NAND串)。NAND架构可以三维布置来配置，所述三维布置包括竖直堆叠存储器单元，其个别地包括可逆编程竖直晶体管。控制电路或其它电路可形成在竖直堆叠存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的竖直堆叠存储器单元。
存储器阵列可布置成存储器页面、存储器块及部分块(例如，子块)以及存储器平面中，例如如在第2015/0228651号、第2016/0267984号及第2017/0140833号美国专利申请案公开案中的任一者中展示及描述。存储器块可至少部分界定在竖直堆叠存储器单元的个别字线层级中的个别字线的纵向轮廓。到这些字线的连接可在竖直堆叠存储器单元的阵列的端部或边缘以所谓的“阶梯结构”发生。阶梯结构包含界定个别字线的接触区的个别“台阶”(替代地称为“步阶”或“阶梯”)，竖向延伸导电通路在所述接触区上接触以提供到字线的电接入。
发明内容
一方面，本申请案涉及一种包括存储器单元串的存储器电路系统，其包括：存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级，存储器单元的沟道材料串延伸通过存储器阵列区中的所述绝缘层级及所述导电层级，所述存储器块的所述绝缘层级及所述导电层级从所述存储器阵列区延伸到阶梯区中；所述阶梯区中的所述存储器块中的个别者包括操作性台阶的梯段，所述操作性台阶中的个别者包括所述导电层级中的一者；以及所述阶梯区中的所述个别存储器块中的至少一些横向紧邻者使其操作性台阶的梯段由包括两个竖直交替的不同成分的绝缘材料的堆叠横向分离。
另一方面，本申请案涉及一种包括存储器单元串的存储器电路系统，其包括：存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级，存储器单元的沟道材料串延伸通过存储器阵列区中的所述绝缘层级及所述导电层级，所述存储器块的所述绝缘层级及所述导电层级从所述存储器阵列区延伸到阶梯区中；所述阶梯区中的所述存储器块中的个别者包括操作性台阶的梯段，所述操作性台阶中的个别者包括所述导电层级中的一者；以及所述阶梯区中的所述个别存储器块中的至少一些横向紧邻者使其操作性台阶的梯段由非操作性台阶的梯段横向分离。
另一方面，本申请案涉及一种包括存储器单元串的存储器电路系统，其包括：存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级，存储器单元的沟道材料串延伸通过所述绝缘层级及所述导电层级；壁，其个别横向地在所述个别存储器块中的横向紧邻者之间；以及所述壁中的至少一些个别地包括端部分，所述端部分在包括两个竖直交替的不同成分的绝缘材料的堆叠中。
另一方面，本申请案涉及一种包括存储器单元串的存储器电路系统，其包括：两个存储器阵列区，所述两个存储器阵列区之间具有阶梯区；存储器块，其在所述两个存储器阵列区中的每一者中，所述存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级，存储器单元的沟道材料串延伸通过所述两个存储器阵列区中的所述存储器块中的所述绝缘层级及所述导电层级；以及壁，其个别横向地在所述两个存储器阵列区中的所述存储器块中的紧邻者之间，所述壁包括第一组所述壁，所述第一组壁跨越所述阶梯区从所述两个存储器阵列区中的一者延伸到所述两个存储器阵列区中的另一者，所述壁包括第二组壁，所述第二组壁不跨越所述阶梯区从所述两个存储器阵列区中的一者延伸到所述两个存储器阵列区中的另一者。
另一方面，本申请案涉及一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成包括分别包括不同成分第一绝缘材料及第二绝缘材料的竖直交替的第一层级与第二层级的堆叠；所述堆叠包括沿第一方向从存储器阵列区延伸到阶梯区中的存储器块区；在沿第二方向跨越所述存储器块区中的两个紧邻者且在所述存储器块区中的两个紧邻者之间横跨的所述阶梯区中形成包括所述第一及第二层级的阶梯结构；沿所述第一方向形成个别横向地在所述存储器阵列区中的所述存储器块中的紧邻者之间的沟槽，在所述第一方向上的所述沟槽中的两者完全跨越在所述阶梯结构的相对侧的横向外部的所述阶梯结构延伸，所述沟槽中的一者横向地在所述两个沟槽之间且在所述第一方向上不完全跨越所述阶梯结构延伸；穿过所述两个及一个沟槽相对于所述第二绝缘材料选择性地蚀刻所述第一绝缘材料以在与所述两个沟槽横向间隔的所述阶梯结构中留下所述第一及第二绝缘材料的堆叠；在所述蚀刻之后，穿过所述一个及两个沟槽在所述第一层级中形成导电材料；在所述一个及两个沟槽中的个别者中形成壁；以及在所述存储器块区中形成延伸通过所述第一层级及所述第二层级的沟道材料串。
附图说明
图1是根据本发明的实施例的包括存储器单元串的存储器电路系统的一部分的示意图。
图2到13是图1或其部分及/或其替代实施例的构造的示意性截面、扩展、扩大及/或局部视图。
图14到26展示本发明的实例方法实施例。
具体实施方式
图1到12展示包括具有两个存储器阵列区12的存储器电路系统的构造10，所述存储器阵列区包括晶体管及/或存储器单元56(例如，包括NAND)的竖向延伸串49。阶梯区13在存储器阵列区12之间。构造10可包括仅单个存储器阵列区12或可包括多于两个存储器阵列区12(均未展示)。图7到12与图1到6相比具有不同且变化的比例，以便清楚地公开相较于存储器阵列区12中的组件与阶梯区13中的组件更相关的内容。构造10包括具有导电/导体/导电的、半导电/半导体/半导电的或绝缘性/绝缘体/绝缘的(即，在本文中为电性的)材料中的任何一或多者的基础衬底11。已在基础衬底11上方竖向地形成各种材料。材料可在图1到12描绘的材料的旁边、竖向内部或竖向向部。举例来说，可在基底衬底11上方、周围或内部的某处提供集成电路系统的其它经部分或完全制造的组件。用于操作竖向延伸的存储器单元串的阵列(例如，个别阵列区12)内的组件的控制及/或其它外围电路系统也可被制造及可或不可完全或部分在阵列或子阵列内。此外，还可独立地、串联地或以其它方式相对于彼此制造及操作多个子阵列。在此文献中，“子阵列”也可被视为阵列。
包括导体材料17(例如，在导电掺杂的多晶硅顶部的WSix)的导体层级16在衬底11之上。导体层级16可包括控制电路系统(例如，阵列下方的外围电路系统及/或公共源极线或板)的部分，其用于控制对在阵列12中的晶体管及/或存储器单元的读取及写入存取。包括竖直交替的绝缘层级20与导电层级22的竖直堆叠18在导体层级16正上方。在一些实施例中，导电层级22可被称为第一层级22，且绝缘层级20被称为第二层级20。绝缘层级20及导电层级22从存储器阵列区12延伸到阶梯区13中。针对层级20及22中的每一者的实例厚度是20到60纳米。与一或多个其它层级20及/或22相比，实例最上层级20可为更厚/最厚的。图2到6中仅展示少量的层级20及层级22(与图2到6相比，图8到12中展示更多及变化的层级，这是归因于比例且为了在阶梯区13中更清楚)，更可能的是堆叠18包括几十、一百或更多等数目的层级20及22。可或可不为外围及/或控制电路系统的部分的其它电路系统可在导体层级16与堆叠18之间。举例来说，此类电路系统的导电材料与绝缘材料的多个竖直交替的层级可在导电层级22中的最低层级之下及/或在导电层级22中的最上层级之上。举例来说，一或多个选择栅极层级(未展示)可在导体层级16与最下层级导电层级22之间，且一或多个选择栅层级可在导电层级22中的最上层级之上(未展示)。替代地或额外地，所描绘最上及最下导电层级22中的至少一者可为选择栅极层级。实例绝缘层级20包括绝缘材料24(例如，二氧化硅及/或可具有一或多种成分的其它材料)。
已穿过绝缘层级20及导电层级22到导体层级16形成(例如，通过蚀刻)沟道开口25。沟道开口25可径向向内逐渐变细(未展示)以在堆叠18中移动到更深处。在一些实施例中，沟道开口25可如所展示那样进入导体层级16的导体材料17中，或可停止在其顶部(未展示)。替代地，作为实例，沟道开口25可停止在最下绝缘层级20顶部或内部。将沟道开口25至少延伸到导体层级16的导体材料17的原因是为了确保在当需要此连接时将沟道材料直接电耦合到导体层级16而不使用替代处理及结构来这样做。蚀刻停止材料(未展示)可在导体层级16的导体材料17内部或顶部，以在需要时促进停止相对于导体层级16蚀刻沟道开口25。此蚀刻停止材料可为牺牲的或非牺牲的。仅通过实例的方式且为简洁起见，将沟道开口25展示为以每行四个及五个开口25的交错行的群组或列布置，并排列在横向间隔存储器块58中。在本文献中，“块”通常包含“子块”。存储器块58可被视为纵向伸长及定向，例如沿第一方向55(例如，与第二方向75不同的方向)。可使用任何替代的现有或未来开发的布置及构造。
两个存储器阵列区12可具有相对于彼此相同或不同的构造。无论如何，沟道材料存储器单元(例如56)串(例如53)延伸通过两个存储器阵列区12中的每一者中的存储器块(例如58)中的绝缘层级(例如20)及导电层级(例如22)。
实例存储器块58经展示为至少部分已由形成(例如，通过各向异性蚀刻)在堆叠18中的水平伸长沟槽40*界定(*用作后缀以包含所有此类相同数值指定的组件，所述组件可能或可能不具有其它后缀)。沟槽40*将通常比沟道开口25更宽(例如，宽3到10倍)。沟槽40*可具有直接抵靠导体层级16(如所展示)的导体材料17(例如，在其顶部或内部)的相应底部，或可具有在导体层级16(未展示)的导体材料17之上的相应底部。壁57*个别地在介于横向紧邻存储器块58之间的沟槽40*中(例如，横向地在彼此横向紧邻的存储器块58之间不存在其它存储器块58)。壁57*可在横向紧邻存储器块58之间提供横向电隔离(绝缘)。壁57*可包含绝缘、半导电及导电的材料中的一或多者，且无论如何，可促进导电层级22在成品电路系统构造中相对于彼此短接。实例绝缘材料为SiO2、Si3N4及Al2O3中的一或多者。壁57*在竖直横截面中横向向内及/或向外逐渐变细(未展示)。壁57*可包含穿阵列通路(TAV，且未展示)。
在一个实例中，壁57*包括跨越阶梯区从两个存储器阵列区中的一者延伸到两个存储器阵列区中的另一者的第一组壁(例如，壁57x包括此第一组)。在此实施例中，壁57*包括不跨越所述阶梯区从所述两个存储器阵列区中的一者延伸到所述两个存储器阵列区中的另一者的第二组壁(例如，壁57y包括此第二组)。在一个实施例中，第二组的壁个别地包括端部分，所述端部分在包括两个竖直交替的不同成分的绝缘材料的堆叠中(例如，堆叠69中的83或83a包括材料24及26，如下文描述)。
晶体管沟道材料可沿绝缘层级及导电层级竖向地形成在个别沟道开口中，因此包括个别沟道材料串，其可直接与导体层级中的导电材料电耦合。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)及横向地在栅极区与沟道材料之间的存储器结构。在一个此实施例中，存储器结构经形成以包括电荷阻挡区、存储材料(例如，电荷存储材料)及绝缘性电荷通道材料。个别存储器单元的存储材料(例如，例如掺杂或未掺杂的硅的浮动栅极材料或例如氮化硅、金属点等的电荷俘获材料)竖向地沿电荷阻挡区中的个别者。绝缘电荷通道材料(例如，具有夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程结构)横向地在沟道材料与存储材料之间。
图4到6展示一个实施例，其中已沿绝缘层级20及导电层级22竖向地在个别沟道开口25中形成电荷阻挡材料30、存储材料32及电荷通道材料34。晶体管材料30、32及34(例如，存储器单元材料)可通过例如在堆叠18上方及在个别沟道开口25内沉积其相应薄层来形成，然后将此至少平坦化回到堆叠18的顶部表面，如所展示。
沟道材料36也已竖直地沿绝缘层级20及导电层级22形成在沟道开口25中，且在一个实施例中包括具有沿其的存储器单元材料(例如30、32及34)的个别可操作沟道材料串53，且其中绝缘层级20中的材料24水平地介于紧邻沟道材料串53之间。由于比例关系，材料30、32、34及36在一些图式中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的晶体半导体材料，例如一或多种硅、锗及所谓的III/V半导体材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36中的每一者的实例厚度为25到100埃。可如所展示那样进行冲孔蚀刻以从沟道开口25的基底去除材料30、32及34以暴露导体层级16，使得沟道材料36(操作性沟道材料串53)直接与导体层级16的导体材料17电耦合。此冲孔蚀刻可单独地关于材料30、32及34中的每一者发生(如所展示)，或可在材料34的沉积之后关于所有所述材料共同发生(未展示)。替代地，且仅通过实例的方式，可不进行冲孔蚀刻，且沟道材料36可通过单独导电互连件(未展示)直接与导体层级16的导体材料17电耦合。沟道开口25展示为包括径向居中固体电介质材料38(例如，旋装电介质、二氧化硅及/或氮化硅)。替代地，且仅通过实例的方式，沟道开口25内的径向居中部分可包含空隙空间(未展示)及/或缺少固体材料(未展示)。
实例导电层级22包括导电的材料48，导电的材料48是沿第一方向55跨越阶梯区13延伸到两个存储器阵列区12中的每一者中的个别存储器块58中且在其内部的个别导电线29(例如，字线)的部分(例如，在阶梯结构66周围/旁边，参考下文)。导电线29包括个别晶体管及/或存储器单元56的竖向延伸串49的部分。在形成导电的材料48之前，可形成薄绝缘衬垫(例如，Al2O3且未展示)。一些晶体管及/或一些存储器单元56的大致位置用括号或用虚线轮廓表示，在所描绘实例中，晶体管及/或存储器单元56基本上是环状或环形的。替代地，晶体管及/或存储器单元56不可相对于个别沟道开口25完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，围绕个别导电层级中的个别沟道开口的多个晶体管及/或存储器单元，每一沟道开口在个别导电层级中可能有多个字线，且未展示)。导电的材料48可被视为具有对应于个别晶体管及/或存储器单元56的控制栅极区52的端子端50。在所描绘实施例中的控制栅极区52包括个别导电线29的个别部分。材料30、32及34可被视为横向地在控制栅极区52与沟道材料36之间的存储器结构65。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷块在存储器单元中可具有以下功能：在编程模式下，电荷块可防止电荷载子从存储材料(例如，浮动栅极材料、电荷俘获材料等)朝向控制栅极传递，且在擦除模式中，电荷块可防止电荷载子从控制栅极流入存储材料。因此，电荷块可用于阻止个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。通过另外实例的方式，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部分，其中此存储材料是绝缘的(例如，在绝缘存储材料32与导电的材料48之间没有任何不同成分材料的情况下)。无论如何，作为额外实例，在没有任何单独成分的绝缘体材料30的情况下，存储材料与控制栅极的导电材料的界面可足以用作电荷阻挡区。此外，导电的材料48与材料30的界面(当存在时)结合绝缘体材料30可一起用作电荷阻挡区，且可交替地或额外地可为绝缘存储材料(例如，氮化硅材料32)的横向外区。实例材料30是氧化硅铪及二氧化硅中的一或多者。
实例阶梯区13包括横向地在紧邻壁57*之间的阶梯结构66。为清楚起见，图7中仅展示主要与本发明的一些方面相关的一个阶梯结构66的一小部分。在实例所描绘实施例中的那个实例阶梯结构是最靠近存储器阵列区12中的一者的阶梯结构。阶梯区13中的个别存储器块58包括操作性台阶70的梯段67。实例操作性台阶70个别地包括踏板71、踢板72、绝缘层级20中的一者(即至少一者)及导电层级22中的一者(即至少一者)。个别操作性台阶70展示为具有作为绝缘层级20中的一者的顶部区及作为导电层级22中的一者的下一较低区，尽管这可反向(未展示)。可使用台阶的仅单个梯段，且如果使用多个梯段，那么所述多个梯段中的一者可为虚设的(即电路非操作性结构；例如，非操作性台阶的对置梯段[未展示]可为相对梯段67)。顶81邻近紧邻阶梯结构66且在紧邻阶梯结构66之间。实例竖直堆叠18包括在台阶70正上方的阶梯区13中的绝缘体材料82(例如，直接抵靠台阶70的氮化硅衬垫与其上方的二氧化硅的组合)。
在一个实施例中且如所展示，在阶梯区13中的个别存储器块58中的至少一些横向紧邻者使其操作性台阶70的梯段67由包括两个竖直交替的不同成分的绝缘材料24与26(例如，分别为二氧化硅与氮化硅)的堆叠69横向分离。在图7中以虚线展示堆叠69的实例水平轮廓。在一个此实施例中，至少一些是存储器块58中的仅一些且每隔一者。例如，在所描绘实施例中，在紧邻壁57x之间的紧邻存储器块58是满足这两个准则的实例，而由单个壁57x分隔的紧邻存储器块58不是且不满足所述准则。
在一个实施例中，构造10包括壁(例如57x)，其个别横向地在阶梯区及存储器阵列区中的横向紧邻存储器块中的至少一些之间，其中此类壁(例如57x)中的个别者横向地在操作性台阶70的梯段67中的紧邻者之间。无论如何，在一个实施例中，壁57*包括第一组壁(例如，壁57x)及第二组壁(例如，壁57y)，其中第一及第二组的壁个别横向地在紧邻存储器块58之间。第一及第二组中的一者的壁(例如，壁57x)水平地比第一及第二组中的另一者的壁(例如，壁57y)更长，其中在一个此实施例中，第一及第二组中的另一者的个别壁(例如，壁57y)每隔一个地与第一及第二组中的一者的个别壁(例如，壁57x)横向地交替。
无论如何，在一个实施例中，且如所展示，阶梯区13中的至少一些横向紧邻存储器块58使其操作性台阶70的梯段67由非操作性台阶77的梯段73横向分离。在一个此实施例中，非操作性台阶77的梯段73包括包含两个竖直交替的不同成分的绝缘材料24、26的堆叠69，且在一个此后一个实施例中，其中个别非操作性台阶77(即，至少一些)包括两种不同成分的绝缘材料24、26中的每一者中的仅一者。在一个实施例中，构造10包括个别横向地在存储器阵列区12中的横向紧邻存储器块58之间的壁57y，其中此类壁57y不是操作性台阶70的横向邻近梯段67。在一个实施例中，壁57y个别地包括端部分83(包括材料89)，端部分83在包括两个竖直交替的不同成分的绝缘材料24、26的堆叠69中(即，少部分地在堆叠69中，且如所展示)。端部分83的材料89可与在其远端的壁57y的部分具有相同成分或不同成分(通过在端部分83中点画材料89来展示不同)。无论如何，在一个实施例中，壁57y个别地水平纵向伸长(例如，沿方向55)，且端部分83在每一处与所有沟道材料串53延伸通过绝缘层级20及导电层级22的位置水平纵向间隔。在一个此实施例中且如所展示，端部分83具有最大横向宽度，所述最大横向宽度大于未与所有沟道材料串53延伸通过绝缘层级20及导电层级22的位置水平纵向间隔的其壁57y的所述部分的最大横向宽度。替代地，端部分可具有与所述部分相比相同的最大横向宽度或更小的最大横向宽度(两者均未展示)。
在一个实施例中，导电通路80延伸通过绝缘体材料82，且个别地直接抵靠在个别台阶70中的一者中的一个导电层级22中的(例如，导电线29的)导电的材料48。在一个实施例中，TAV 90个别地延伸通过堆叠18。实例导电通路80及TAV 90具有周向围绕其的实例绝缘材料衬垫92(由于比例，在图8及9中展示为实心暗线)。如果仅延伸通过绝缘材料，那么衬垫92可能不围绕导电通路80(未展示)。导电通路80可水平地(未展示)在堆叠18之上布线，且与延伸通过堆叠18到其下的电路系统的个别TAV 90连接(未展示)。此水平布线可通过延伸通过壁壁57及/或邻近阶梯区13的TAV(两者均未在图1到12中展示)。实例TAV 90经展示延伸通过导体层级16。替代地，此可停止在导体层级16的顶部或内部。无论如何，导体层级16可在图8到12横截面中的多者中的一者竖直分段(未展示)，而不是水平连续(如所展示)。TAV 90可在阶梯结构66与阵列区12之间(图7中未展示)。TAV 90的形成及导电通路80的形成可同时或在不同时间发生。此外，阶梯结构66与阵列区12之间的区可包含用于选择-栅极-漏极(SGD)导电通路的阶梯(两者均未展示)。一些导电通路80及/或TAV 90可为虚设的。
如本文关其它实施例所展示及/或描述的任何其它属性或方面可关于上文描述的实施例使用。
替代实例构造10a通过图13来展示。在适当情况下使用来自上文描述的实施例的类似编号，其中用后缀“a”指示一些结构差异。实例构造10a包括端部分83a，其具有大于由图7展示的针对构造10的最大横向宽度的最大横向宽度。可使用如本文关于其它实施例展示及/或描述的任何其它属性或方面。
在一个实施例中，一种包括存储器单元(例如56)串(例如49)的存储器电路系统包括存储器块(例如58)，所述存储器块个别地包括包含交替的绝缘层级(例如20)及导电层级(例如22)的竖直堆叠(例如18)。存储器单元(例如56)的沟道材料串(例如53)延伸通过绝缘层级及导电层级。壁(例如57*)个别横向地在个别存储器块中的横向紧邻者之间。壁(例如57y)中的至少一些个别地包括端部分(例如83、83a)，所述端部分在包括两个竖直交替的不同成分的绝缘材料(例如24、26；例如，独立于是否拥有如本文所陈述的构造10/10a的其它属性)的堆叠(例如69)中。
在一个此实施例中，壁个别地水平纵向伸长(例如，沿方向55)，端部分在每一处与所有沟道材料串延伸通过绝缘层级及导电层级的位置水平纵向间隔，端部分具有最大横向宽度，所述最大横向宽度大于其壁的未与所有沟道材料串延伸通过绝缘层级及导电层级的位置水平纵向间隔的部分的最大横向宽度(例如，端部分83及83a)。在一个此后一个实施例中，端部分的最大横向宽度比其壁的未与所有沟道材料串延伸通过绝缘层级及导电层级的位置水平纵向间隔的部分的最大横向宽度小两倍(例如，端部分83)。在一个替代此后一个实施例中，端部分的最大横向宽度是其壁的未与所有沟道材料串延伸通过绝缘层级及导电层级的位置水平纵向间隔的部分的最大横向宽度的至少两倍(在一个实施例中是至少三倍)(例如，端部分83a)。
本发明的实施例涵盖用于形成包括存储器单元串的存储器电路系统的方法。本发明的实施例涵盖包括与制造方法无关的存储器单元串的存储器电路系统。然而，此存储器电路系统可具有如本文在方法实施例中描述的任何属性。同样地，所描述方法实施例可并入、形成及/或具有关于结构实施例描述的任何属性。
主要参考图14到20描述实例第一方法实施例以形成类似于图1到12的构造10的构造。除非另有说明或固有，否则此方法可独立于处理步骤的顺序而发生。类似编号已用于图1到12的构造的先前构造。
参考图14，一种用于形成包括存储器单元(例如56)串(例如49)的存储器阵列(例如12)的实例此方法包括：在衬底(例如11)上形成包括分别包括不同成分第一绝缘材料(例如26)及第二绝缘材料(例如24)的竖直交替的第一层级(例如22)与第二层级(例如20)的堆叠(例如18)。堆叠包括沿第一方向(例如55)从存储器阵列区(例如12)延伸到阶梯区(例如13)中的存储器块区(例如58)。由图14所例示的堆叠之外的实例此堆叠18将为由图2到6展示的堆叠，其中绝缘材料26(未在此处展示)在此处理点替代导电的材料48，且其中沟槽40*尚未形成。因此，且仅通过实例的方式，沟道材料串(例如53)也已形成，且其延伸通过存储器块区中的第一层级及第二层级。
参考图15，在沿第二方向(例如75)跨越存储器块区中的两个紧邻者且在存储器块区中的两个紧邻者之间横跨的阶梯区中形成包括第一及第二层级的阶梯结构(例如66)(例如，包含图8及9，其中导电的材料48在此处理点处为绝缘材料26，且导电通路80及90尚未形成)。
参考图16，已沿第一方向形成个别横向地在存储器阵列区中的存储器块中的紧邻者之间的沟槽(例如40*)。在第一方向上的沟槽(例如40x)中的两者完全跨越在阶梯结构的相对侧(例如95)的横向外部的阶梯结构延伸。沟槽(例如40y)中的一者横向地在两个沟槽之间且在第一方向上不完全跨越阶梯结构延伸。在一个实施例中且如所展示，一个沟槽(例如87)的端部分可经形成以具有大于这样一个沟槽的远离此端部分的一部分的最大横向宽度的最大横向宽度。TAV开口(例如84)在形成时，可与沟槽40*(例如，使用公共遮蔽步骤[至少一个])相当地形成。
参考图17，绝缘材料(例如89；二氧化硅及/或氮化硅)已形成在沟槽40y的端部分及TAV开口中的一些中(例如，同时遮蔽沟槽40y的另一部分、沟槽40x的所有部分以及其中将形成操作性TAV的所有其它TAV开口)，因此形成将为壁57y的壁的端部分83。
参考图18，已在图17的向上敞开的TAV开口84中形成实例操作性TAV 90。通过实例的方式，如果需要，通过在形成所描绘TAV 90之前遮蔽壁端部分83同时在此类开口中挖出绝缘材料，此时也可在阶梯区66的开口84中形成操作性TAV 90(未展示)。替代地，此类TAV可成品构造中保持为虚设结构。
参考图19(及图11)，已穿过两个及一个沟槽相对于第二绝缘材料(例如24)选择性地蚀刻第一绝缘材料(例如26)以在与两个沟槽40x横向间隔的阶梯结构中留下第一及第二绝缘材料的堆叠(例如69)。已穿过两个及一个沟槽在第一层级中形成导电材料(例如48)，且在一个及两个沟槽中的个别者中形成壁57*。此将发生在所有阶梯结构66中。
参考图20，已形成导电通路80，因此形成类似于由图7所展示的构造的构造(但具有不同且更多的TAV 90且仅通过实例的方式)。
可使用如本文关于其它实施例展示及/或描述的任何其它属性或方面。
主要参考图21到26描述实例第二方法实施例以形成类似于图13的构造10a的构造。除非另有说明或固有，否则此方法可独立于处理步骤的顺序而发生。图21展示类似于由图15关于刚刚在上文描述的方法实施例所展示的处理且在很大程度上通过所述处理。然而，图21展示在一个实施例中已经形成的开口93，其至少与形成阶梯结构66(例如，使用公共遮蔽步骤)在某种程度上是相当的。开口93具有对应于图13的端部分83a的水平轮廓，延伸通过堆叠18，且可填充有绝缘体材料82。
图22展示类似于由图16所展示的处理的处理。如所展示，沟槽40y可经形成以延伸到开口93内的绝缘体材料82中。
图23、24、25及26分别展示类似于由图17、18、19及20所展示的处理的处理。
在一个实施例中，一个沟槽中的壁包含延伸到第一及第二绝缘材料(例如83/83a)的堆叠中的端部分。在一些实施例中，一个沟槽中的壁水平纵向伸长，端部分在每一处与所有沟道材料串延伸通过第一层级及第二层级的位置水平纵向间隔，端部分具有最大横向宽度，所述最大横向宽度大于一个沟槽中的所述壁的未与所有沟道材料串延伸通过第一层级及第二层级(例如83/83a)的位置水平纵向间隔的部分的最大横向宽度。
在一些实施例中，一个沟槽中的壁水平纵向伸长，端部分在每一处与所有沟道材料串延伸通过第一层级及第二层级的位置水平纵向间隔，端部分及一个沟槽中的所述壁的未与所有沟道材料串延伸通过第一层级及第二层级的位置水平纵向间隔的部分相对于彼此在不同时间形成(例如，图14到20及图21到26)。在一个此实施例中，在形成一个沟槽中的所述壁的未与所有沟道材料串延伸通过第一层级及第二层级的位置水平纵向间隔的部分之前形成端部分(例如，图14到20及图21到26)。在一个此实施例中，阶梯结构及端部分使用公共遮蔽步骤来形成(例如，图21到26)。在另一此实施例中，阶梯结构及端部分不使用公共遮蔽步骤来形成(例如，图14到20)。在一个实施例中，阶梯结构的台阶在形成端部分之前(例如，图21到26)。在一个实施例中，蚀刻之后的阶梯结构在阶梯结构中形成第一及第二绝缘材料的堆叠，所述堆叠与两个沟槽横向间隔以包括非操作性台阶(例如73)的梯段。
可使用如本文关于其它实施例展示及/或描述的任何其它属性或方面。
以上处理或构造可被认为是相对于形成为在下伏基础衬底之上或作为其部分的此类组件的单个堆叠或单个叠层或其内的组件阵列(尽管如此，单个堆叠/叠层可具有多个层级)。用于操作或存取阵列中的此类组件的控制电路系统及/或其它外围电路系统也可在任何位置形成为成品构造的部分，且在一些实施例中，可在阵列下方(例如，阵列下方的CMOS)。无论如何，可在图式中所展示或上文描述的堆叠/叠层之上及/或之下提供或制造一或多个额外此类堆叠/叠层。此外，组件的阵列在不同堆叠/叠层中可相对于彼此相同或不同，且不同堆叠/叠层可相对于彼此具有相同厚度或不同厚度。可在竖直紧邻堆叠/叠层之间提供中介结构(例如，额外电路系统和/或电介质层)。此外，不同堆叠/叠层可相对于彼此电耦合。可单独地并循序地(例如，一者在另一者顶部)制造多个堆叠/叠层，或者可基本上同时制造两个或更多个堆叠/叠层。
上文论述的组合件及结构可用于集成电路中并且可并入电子系统中。此类电子系统可用在例如存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，例如(举例来说)照相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
在此文献中，除非另有指示，否则“竖向”、“较高”、“上”、“下”、“顶部”、“在…顶部”、“底部”、“之上”、“之下”、“下方”、“下面”、“向上”及“向下”通常是参照竖直方向。“水平”是指沿主衬底表面的大体方向(即，在10度内)，且可相对于制在造期间处理衬底的方向，且竖直是大体上正交于水平的方向。所谓“完全水平”是指沿主衬底表面的方向(即，与主衬底表面无角度)，且可相对于在制造期间处理衬底的方向。此外，本文所使用的“竖直”及“水平”通常是相对于彼此垂直的方向，且独立于衬底在三维空间中的定向。另外，“竖向延伸”及“竖向地延伸”是指与完全水平在角度上至少相隔45°的方向。此外，关于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”及类似者是参考电流在操作中在源极/漏极区之间沿其流动的晶体管的沟道长度的定向。针对双极结型晶体管，“竖向地延伸”、“竖向延伸”、水平地延伸及水平延伸及类似者是参考电流在操作中在发射极与集电极之间沿其流动的基极长度的定向。在一些实施例中，竖向地延伸的任何组件、特征及/或区竖直延伸或在竖直的10°内延伸。
此外，“正上方”、“正下”及“正下方”需要两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。此外，使用前面不加“正”的“之上”仅要求在所陈述区/材料/组件的另一部分在之上的所陈述区/材料/组件的某一部分在竖向上位于另一部分外部(即，与是否存在两个所陈述区/材料/组件的任何横向重叠无关)。类似地，使用前面未加“正”的“之下”及“下方”仅仅要求在所陈述区/材料/组件中的另一者之下/下方的所陈述区/材料/组件的某个部分在另一者的竖向内部(即，与是否存在两个所陈述区/材料/组件的任何横向重叠无关)。
本文所描述的材料、区及结构中的任一者可为均质的或非均质的，并且无论如何在所述材料、区及结构中的任一者上覆的任何材料上方可为连续或不连续的。在一或多种实例成分经提供用于任何材料的情况下，所述材料可包括此一或多种成分、基本上由此一或多种成分或由此一或多种成分组成。此外，除非另有说明，否则每一材料可使用任何合适现有或未来开发的技术形成，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。
另外，“厚度”本身(没有前置方向形容词)经定义为从具有不同成分的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文所描述的各种材料或区可具有大体上恒定厚度或可变厚度。如果具有可变厚度，那么除非另有指示，否则厚度是指平均厚度，且由于厚度可变，此材料或区将具有某个最小厚度及某个最大厚度。如本文所使用，“不同成分”仅要求两个所陈述材料或区的可能彼此直接抵靠的那些部分在化学及/或物理上是不同的，例如如果此类材料或区不是均质的。如果两个所陈述材料或区不是彼此直接抵靠，那么“不同成分”仅要求两个所陈述材料或区中彼此最接近的那些部分在化学及/或物理上是不同的(如果此材料或区不是均质的)。在此文献中，当材料、区或结构相对于彼此至少存在某种物理触摸接触时，所陈述材料、区或结构“直接抵靠”彼此。相比之下，前面未加“直接”的“上方”、“上”、“邻近”、“沿”及“抵靠”涵盖“直接抵靠”以及其中中介材料、区或结构导致所陈述材料、区或结构相对于彼此无物理触摸接触的构造。
在此，如果在正常操作中电流能够从一个区-材料-组件到另一区-材料-组件连续地流动，那么区-材料-组件相对于彼此“电耦合”，并且当产生足够亚原子正及/或负电荷时，主要通过亚原子正及/或负电荷的移动来实现所述流动。另一电子组件可在区-材料-组件之间且电耦合到区-材料-组件。相比之下，当区-材料-组件被称为“直接电耦合”时，在直接电耦合的区-材料-组件之间无中间电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、保险丝等)。
在此文献中对“行”及“列”的任何使用是为了方便将特征的一个系列或定向与特征的另一系列或定向区别且沿其已形成或可形成组件。可关于任何系列的区、组件及/或特征同义地使用“行”及“列”而与功能无关。无论如何，行可以相对于彼此是直的及/或弯曲的及/或平行的及/或不平行的，列也可如此。此外，行与列可以90°或以一或多个其它角度(即，除了平角之外)相对于彼此相交。
本文中的导电/导体/导电的材料中的任一者的成分可为导电金属材料及/或导电掺杂的半导电/半导体/半导电的材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种金属化合物中的任一者或组合。
在本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积、形成(forming/formation)的“选择性”的任何使用是一种所陈述材料相对于另一种所陈述材料以按体积计至少2:1的速率如此作用的动作。此外，选择性沉积、选择性生长或选择性形成的任何使用是指针对沉积、生长或形成的至少前75埃，相对于另一种所陈述材料以按体积计至少2:1的速率沉积、生长或形成一种材料。
除非另外指出，否则本文中“或”的使用涵盖其中两者中的任一者及两者。
结论
在一些实施例中，一种包括包含存储器块的存储器单元串的存储器电路系统个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级。存储器单元的沟道材料串延伸通过存储器阵列区中的所述绝缘层级及所述导电层级。所述存储器块的所述绝缘层级及所述导电层级从所述存储器阵列区延伸到阶梯区中。所述阶梯区中的所述存储器块中的个别者包括操作性台阶的梯段。所述操作性台阶中的个别者包括所述导电层级中的一者。所述阶梯区中的所述个别存储器块中的至少一些横向紧邻者使其操作性台阶的梯段由包括两个竖直交替的不同成分的绝缘材料的堆叠横向分离。
在一些实施例中，一种包括包含存储器块的存储器单元串的存储器电路系统个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级。存储器单元的沟道材料串延伸通过存储器阵列区中的所述绝缘层级及所述导电层级。所述存储器块的所述绝缘层级及所述导电层级从所述存储器阵列区延伸到阶梯区中。所述阶梯区中的所述存储器块中的个别者包括操作性台阶的梯段。所述操作性台阶中的个别者包括所述导电层级中的一者。所述阶梯区中的所述个别存储器块中的至少一些横向紧邻者使其操作性台阶的梯段由非操作性台阶的梯段横向分离。
在一些实施例中，一种包括包含存储器块的存储器单元串的存储器电路系统个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级。存储器单元的沟道材料串延伸通过所述绝缘层级及所述导电层。壁个别横向地在所述个别存储器块中的横向紧邻者之间。所述壁中的至少一些个别地包括端部分，所述端部分在包括两个竖直交替的不同成分的绝缘材料的堆叠中。
在一些实施例中，一种包括存储器单元串的存储器电路系统包括两个存储器阵列区，所述两个存储器阵列区之间具有阶梯区。存储器块在所述两个存储器阵列区中的每一者中且个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级。存储器单元的沟道材料串延伸通过所述两个存储器阵列区中的所述存储器块中的所述绝缘层级及所述导电层级。壁个别横向地在所述两个存储器阵列区中的所述存储器块中的紧邻者之间。所述壁包括第一组所述壁，所述第一组壁跨越所述阶梯区从所述两个存储器阵列区中的一者延伸到所述两个存储器阵列区中的另一者。所述壁包括第二组壁，所述第二组壁不跨越所述阶梯区从所述两个存储器阵列区中的一者延伸到所述两个存储器阵列区中的另一者。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在衬底上形成包括分别包括不同成分第一绝缘材料及第二绝缘材料的竖直交替的第一层级与第二层级的堆叠。所述堆叠包括沿第一方向从存储器阵列区延伸到阶梯区中的存储器块区。在沿第二方向跨越所述存储器块区中的两个紧邻者且在所述存储器块区中的两个紧邻者之间横跨的所述阶梯区中形成包括所述第一及第二层级的阶梯结构。沿所述第一方向形成个别横向地在所述存储器阵列区中的所述存储器块中的紧邻者之间的沟槽。在所述第一方向上的所述沟槽中的两者完全跨越在所述阶梯结构的相对侧的横向外部的所述阶梯结构延伸。所述沟槽中的一者横向地在所述两个沟槽之间且在所述第一方向上不完全跨越所述阶梯结构延伸。穿过所述两个及一个沟槽相对于所述第二绝缘材料选择性地蚀刻所述第一绝缘材料以在与所述两个沟槽横向间隔的所述阶梯结构中留下所述第一及第二绝缘材料的堆叠。在所述蚀刻之后，穿过所述一个及两个沟槽在所述第一层级中形成导电材料。在所述一个及两个沟槽中的个别者中形成壁。在所述存储器块区中形成延伸通过所述第一层级及所述第二层级的沟道材料串。
根据法规，本文公开的标的物已经用或多或少特定关于结构及方法特征的语言来描述。然而，应理解，权利要求书不限于所展示及描述的特定特征，因为本文公开的构件包括实例实施例。因此，权利要求书应按照字面上的措辞被赋予全部范围，并根据等效物原则进行适当解释。

Claims (37)

1.一种包括存储器单元串的存储器电路系统，其包括：
存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级，存储器单元的沟道材料串延伸通过存储器阵列区中的所述绝缘层级及所述导电层级，所述存储器块的所述绝缘层级及所述导电层级从所述存储器阵列区延伸到阶梯区中；
所述阶梯区中的所述存储器块中的个别者包括操作性台阶的梯段，所述操作性台阶中的个别者包括所述导电层级中的一者；以及
所述阶梯区中的所述个别存储器块中的至少一些横向紧邻者使其操作性台阶的梯段由包括两个竖直交替的不同成分的绝缘材料的堆叠横向分离。
2.根据权利要求1所述的存储器电路系统，其中所述至少一些仅为一些且为所述存储器块中的每隔一者。
3.根据权利要求1所述的存储器电路系统，其包括壁，所述壁个别横向地在所述阶梯区及所述存储器阵列区中的所述横向紧邻存储器块中的另一至少一些之间，所述壁中的个别者横向地在操作性台阶的所述梯段中的紧邻者之间。
4.根据权利要求1所述的存储器电路系统，其包括壁，所述壁个别横向地在所述存储器阵列区中的所述横向紧邻存储器块之间，所述壁不横向邻近操作性台阶的所述梯段。
5.根据权利要求4所述的存储器电路系统，其中所述壁个别地包括端部分，所述端部分在包括所述两个竖直交替的不同成分的绝缘材料的所述堆叠中。
6.根据权利要求5所述的存储器电路系统，其中所述壁个别地水平纵向伸长，所述端部分在每一处与所有所述沟道材料串延伸通过所述绝缘层级及所述导电层级的位置水平纵向间隔，所述端部分具有最大横向宽度，所述最大横向宽度大于其壁的未与所有所述沟道材料串延伸通过所述绝缘层级及所述导电层级的位置水平纵向间隔的所述部分的最大横向宽度。
7.根据权利要求1所述的存储器电路系统，其包括第一组壁及第二组壁，所述第一及第二组的所述壁个别横向地在所述紧邻存储器块之间，所述第一及第二组中的一者的所述壁水平地比所述第一及第二组中的另一者的所述壁更长。
8.根据权利要求7所述的存储器电路系统，其中所述第一及第二组中的所述另一者的所述壁中的个别者每隔一个地与所述第一及第二组中的所述一者的所述壁中的个别者横向地交替。
9.根据权利要求1所述的存储器电路系统，其包括第一组壁及第二组壁，所述第二组的所述壁个别横向地在所述存储器阵列区中的所述横向紧邻存储器块与所述阶梯区中的所述横向紧邻存储器块中的所述另一至少一些两者之间，所述第一组的所述壁水平地比所述第二组的所述壁更长。
10.根据权利要求9所述的存储器电路系统，其中所述第二组的所述壁中的个别者每隔一个地与所述第一组的所述壁中的个别者横向地交替。
11.一种包括存储器单元串的存储器电路系统，其包括：
存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级，存储器单元的沟道材料串延伸通过存储器阵列区中的所述绝缘层级及所述导电层级，所述存储器块的所述绝缘层级及所述导电层级从所述存储器阵列区延伸到阶梯区中；
所述阶梯区中的所述存储器块中的个别者包括操作性台阶的梯段，所述操作性台阶中的个别者包括所述导电层级中的一者；以及
所述阶梯区中的所述个别存储器块中的至少一些横向紧邻者使其操作性台阶的梯段由非操作性台阶的梯段横向分离。
12.根据权利要求11所述的存储器电路系统，其中非操作性台阶的所述梯段包括包含两个竖直交替的不同成分的绝缘材料的堆叠。
13.根据权利要求12所述的存储器电路系统，其中所述非操作性台阶中的个别者包括所述两种不同成分的绝缘材料中的每一者中的一者。
14.根据权利要求13所述的存储器电路系统，其中所述非操作性台阶中的个别者包括所述两种不同成分的绝缘材料中的每一者中的仅一者。
15.根据权利要求11所述的存储器电路系统，其中所述至少一些仅为一些且为所述存储器块中的每隔一者。
16.根据权利要求11所述的存储器电路系统，其包括壁，所述壁个别横向地在所述阶梯区及所述存储器阵列区中的所述横向紧邻存储器块中的另一至少一些之间，所述壁中的个别者横向地在操作性台阶的所述梯段中的紧邻者之间。
17.根据权利要求11所述的存储器电路系统，其包括壁，所述壁个别横向地在所述存储器阵列区中的所述横向紧邻存储器块之间，所述壁不横向邻近操作性台阶的所述梯段。
18.根据权利要求11所述的存储器电路系统，其包括第一组壁及第二组壁，所述第一及第二组的所述壁个别横向地在所述紧邻存储器块之间，所述第一及第二组中的一者的所述壁水平地比所述第一及第二组中的另一者的所述壁更长。
19.根据权利要求18所述的存储器电路系统，其中所述第一及第二组中的另一者的所述壁中的个别者每隔一个地与所述第一及第二组中的所述一者的所述壁中的个别者横向地交替。
20.一种包括存储器单元串的存储器电路系统，其包括：
存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级，存储器单元的沟道材料串延伸通过所述绝缘层级及所述导电层级；
壁，其个别横向地在所述个别存储器块中的横向紧邻者之间；以及
所述壁中的至少一些个别地包括端部分，所述端部分在包括两个竖直交替的不同成分的绝缘材料的堆叠中。
21.根据权利要求20所述的存储器电路系统，其中所述壁个别地水平纵向伸长，所述端部分在每一处与所有所述沟道材料串延伸通过所述绝缘层级及所述导电层级的位置水平纵向间隔，所述端部分具有最大横向宽度，所述最大横向宽度大于其壁的未与所有所述沟道材料串延伸通过所述绝缘层级及所述导电层级的位置水平纵向间隔的所述部分的最大横向宽度。
22.根据权利要求21所述的存储器电路系统，其中所述端部分的所述最大横向宽度比其壁的未与所有所述沟道材料串延伸通过所述绝缘层级及所述导电层级的位置水平纵向间隔的所述部分的所述最大横向宽度小两倍。
23.根据权利要求21所述的存储器电路系统，其中所述端部分的所述最大横向宽度是其壁的未与所有所述沟道材料串延伸通过所述绝缘层级及所述导电层级的位置水平纵向间隔的所述部分的所述最大横向宽度的至少两倍。
24.根据权利要求23所述的存储器电路系统，其中所述端部分的所述最大横向宽度是其壁的未与所有所述沟道材料串延伸通过所述绝缘层级及所述导电层级的位置水平纵向间隔的所述部分的所述最大横向宽度的至少三倍。
25.一种包括存储器单元串的存储器电路系统，其包括：
两个存储器阵列区，所述两个存储器阵列区之间具有阶梯区；
存储器块，其在所述两个存储器阵列区中的每一者中，所述存储器块个别地包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级与导电层级，存储器单元的沟道材料串延伸通过所述两个存储器阵列区中的所述存储器块中的所述绝缘层级及所述导电层级；以及
壁，其个别横向地在所述两个存储器阵列区中的所述存储器块中的紧邻者之间，所述壁包括第一组所述壁，所述第一组壁跨越所述阶梯区从所述两个存储器阵列区中的一者延伸到所述两个存储器阵列区中的另一者，所述壁包括第二组壁，所述第二组壁不跨越所述阶梯区从所述两个存储器阵列区中的一者延伸到所述两个存储器阵列区中的另一者。
26.根据权利要求25所述的存储器电路系统，其中，
所述阶梯区中的所述存储器块中的个别者包括操作性台阶的梯段，所述操作性台阶中的个别者包括所述导电层级中的一者；及
所述阶梯区中的所述个别存储器块中的至少一些横向紧邻者使其操作性台阶的梯段由包括两个竖直交替的不同成分的绝缘材料的堆叠横向分离。
27.根据权利要求25所述的存储器电路系统，其中，
所述阶梯区中的所述存储器块中的个别者包括操作性台阶的梯段，所述操作性台阶中的个别者包括所述导电层级中的一者；及
所述阶梯区中的所述个别存储器块中的至少一些横向紧邻者使其操作性台阶的梯段由非操作性台阶的梯段横向分离。
28.根据权利要求25所述的存储器电路系统，其中所述第二组的所述壁个别地包括端部分，所述端部分在包括两个竖直交替的不同成分的绝缘材料的堆叠中。
29.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括分别包括不同成分第一绝缘材料及第二绝缘材料的竖直交替的第一层级与第二层级的堆叠；所述堆叠包括沿第一方向从存储器阵列区延伸到阶梯区中的存储器块区；
在沿第二方向跨越所述存储器块区中的两个紧邻者且在所述存储器块区中的两个紧邻者之间横跨的所述阶梯区中形成包括所述第一及第二层级的阶梯结构；
沿所述第一方向形成个别横向地在所述存储器阵列区中的所述存储器块中的紧邻者之间的沟槽，在所述第一方向上的所述沟槽中的两者完全跨越在所述阶梯结构的相对侧的横向外部的所述阶梯结构延伸，所述沟槽中的一者横向地在所述两个沟槽之间且在所述第一方向上不完全跨越所述阶梯结构延伸；
穿过所述两个及一个沟槽相对于所述第二绝缘材料选择性地蚀刻所述第一绝缘材料以在与所述两个沟槽横向间隔的所述阶梯结构中留下所述第一及第二绝缘材料的堆叠；
在所述蚀刻之后，穿过所述一个及两个沟槽在所述第一层级中形成导电材料；
在所述一个及两个沟槽中的个别者中形成壁；以及
在所述存储器块区中形成延伸通过所述第一层级及所述第二层级的沟道材料串。
30.根据权利要求29所述的方法，其中所述一个沟槽中的所述壁包含延伸到所述第一及第二绝缘材料的所述堆叠中的端部分。
31.根据权利要求30所述的方法，其中所述一个沟槽中的所述壁水平纵向伸长，所述端部分在每一处与所有所述沟道材料串延伸通过所述第一层级及所述第二层级的位置水平纵向间隔，所述端部分具有最大横向宽度，所述最大横向宽度大于所述一个沟槽中的所述壁的未与所有所述沟道材料串延伸通过所述第一层级及所述第二层级的位置水平纵向间隔的所述部分的最大横向宽度。
32.根据权利要求30所述的方法，其中所述一个沟槽中的所述壁水平纵向伸长，所述端部分在每一处与所有所述沟道材料串延伸通过所述第一层级及所述第二层级的位置水平纵向间隔，所述端部分与所述一个沟槽中的所述壁的未与所有所述沟道材料串延伸通过所述第一层级及所述第二层级的位置水平纵向间隔的所述部分相对于彼此在不同时间形成。
33.根据权利要求32所述的方法，其中在形成所述一个沟槽中的所述壁的未与所有所述沟道材料串延伸通过所述第一层级及所述第二层级的位置水平纵向间隔的所述部分之前形成所述端部分。
34.根据权利要求33所述的方法，其中所述阶梯结构和所述端部分使用公共遮蔽步骤来形成。
35.根据权利要求33所述的方法，其中所述阶梯结构和所述端部分不使用公共遮蔽步骤来形成。
36.根据权利要求35所述的方法，其包括在形成所述端部分之前形成所述阶梯结构的台阶。
37.根据权利要求29所述的方法，其中所述蚀刻之后的所述阶梯结构在所述阶梯结构中形成所述第一及第二绝缘材料的所述堆叠，所述堆叠与所述两个沟槽横向间隔以包括非操作性台阶的梯段。
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