KR20230134739A - 반도체 장치 - Google Patents

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KR20230134739A
KR20230134739A KR1020220031881A KR20220031881A KR20230134739A KR 20230134739 A KR20230134739 A KR 20230134739A KR 1020220031881 A KR1020220031881 A KR 1020220031881A KR 20220031881 A KR20220031881 A KR 20220031881A KR 20230134739 A KR20230134739 A KR 20230134739A
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김재택
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Abstract

반도체 장치는 제1 블록 피치를 갖는 제1 메모리 블록; 및 상기 제1 메모리 블록에 비해 플레인 엣지에 가깝에 위치되고, 상기 제1 블록 피치에 비해 큰 제2 블록 피치를 갖는 제2 메모리 블록를 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 장치에 관한 것이다.
반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정된다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 적층하는 3차원 반도체 장치가 제안되고 있다. 또한, 이러한 반도체 장치의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 블록 피치를 갖는 제1 메모리 블록; 및 상기 제1 메모리 블록에 비해 플레인 엣지에 가깝에 위치되고, 상기 제1 블록 피치에 비해 큰 제2 블록 피치를 갖는 제2 메모리 블록를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물; 상기 제1 적층물을 관통하는 제1 채널 구조; 교대로 적층된 제2 도전막들 및 제2 절연막들을 포함하는 제2 적층물; 상기 제2 적층물을 관통하는 제2 채널 구조; 및 상기 제1 적층물과 상기 제2 적층물의 사이에 위치된 슬릿 구조를 포함할 수 있고, 상기 제1 채널 구조와 상기 슬릿 구조는 제1 거리 이격되고, 상기 제2 채널 구조와 상기 슬릿 구조는 상기 제1 거리보다 큰 제2 거리 이격될 수 있다.
메모리 셀들을 3차원으로 적층함으로써, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 1a 및 도 1b를 참조하면, 반도체 장치는 칩(CHIP)을 포함할 수 있고, 칩(CHIP)은 복수의 플레인들(PL)을 포함할 수 있다. 칩(CHIP)은 반도체 칩, 메모리 칩 등일 수 있다. 플레인들(PL)은 일 방향으로 배열되거나, 매트릭스 형태로 배열될 수 있다. 실시예로서, 플레인들(PL)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다.
각 플레인(PL)은 엣지 영역(E) 및 센터 영역(C)을 포함할 수 있다. 엣지 영역(E)은 플레인 엣지(PE)를 따라 소정 폭으로 정의될 수 있다. 도 1a를 참조하면, 제2 방향(Ⅱ)으로 마주한 플레인 엣지들(PE)을 따라 엣지 영역(E)이 정의될 수 있다. 도 1b를 참조하면, 칩 엣지(CE)와 가까운 플레인 엣지(PE)를 따라 엣지 영역(E)이 정의될 수 있다. 센터 영역(C)은 엣지 영역(E)에 비해 플레인 엣지(PE)로부터 이격된 영역일 수 있다. 플레인(PL)에서 엣지 영역(E)을 제외한 부분이 센터 영역(C)일 수 있다. 또는, 플레인(PL)의 중심을 포함한 일부 영역이 센터 영역(C)으로 정의될 수 있다.
도 1c를 참조하면, 플레인(PL)은 복수의 메모리 블록들(MB1, MB2)을 포함할 수 있다. 여기서, 메모리 블록들(MB1, MB2) 각각은 데이터 저장을 위한 메모리 셀들을 포함할 수 있다. 메모리 블록은 데이터가 소거되는 단위일 수 있다. 메모리 블록들(MB1, MB2)은 플레인(PL) 내에 제1 방향(I)으로 배열되거나, 제2 방향(Ⅱ)으로 배열되거나, 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 실시예로서, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)은 제2 방향(Ⅱ)으로 이웃할 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)은 동일한 플레인(PL)에 속할 수 있다. 제2 메모리 블록(MB2)은 제1 메모리 블록(MB1)에 비해 플레인 엣지(PE)에 가깝게 위치될 수 있다. 실시예로서, 제2 메모리 블록(MB2)은 엣지 영역(E)에 위치될 수 있고 제1 메모리 블록(MB1)은 센터 영역(C)에 위치될 수 있다.
제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)은 서로 다른 크기를 가질 수 있다. 여기서, "크기"는 메모리 블록의 물리적인 크기일 수 있고, 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서의 면적일 수 있다. 실시예로서, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)은 서로 다른 블록 피치를 가질 수 있다.
제1 메모리 블록(MB1)은 제1 블록 피치(P1)를 가질 수 있고 제2 메모리 블록(MB2)은 제2 블록 피치(P2)를 가질 수 있다. 제2 블록 피치는 제1 블록 피치(P1)에 비해 클 수 있고, 제1 블록 피치의 1.5배 이하일 수 있다. 여기서, 블록 피치는 각 메모리 블록(MB1, MB2)의 제2 방향(Ⅱ) 폭일 수 있다. 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)은 블록 피치 방향으로 이웃할 수 있다.
제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)은 서로 다른 기능을 가질 수 있다. 실시예로서, 제1 메모리 블록(MB1)은 리얼 메모리 블록일 수 있고 제2 메모리 블록(MB2)은 더미 메모리 블록일 수 있다. 리얼 메모리 블록은 데이터를 저장하기 위한 메모리 셀들을 포함할 수 있다. 더미 메모리 블록은 리얼 메모리 블록과 동일 또는 유사 구조를 가질 수 있다. 더미 메모리 블록은 데이터를 저장하지 않을 수 있다. 또는, 더미 메모리 블록은 리던던시 메모리 블록일 수 있고, 리페어 동작을 위한 리던던시 메모리 셀들을 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 플레인 엣지(PE)에 가깝게 위치된 메모리 블록이 상대적으로 큰 블록 피치를 갖게 된다. 따라서, 엣지 영역(E)에 위치된 메모리 블록의 제조 과정서 불량이 발생하는 것을 최소화하거나 방지할 수 있다. 또한, 엣지 영역(E)에 위치된 메모리 블록이 안정적인 구조를 가질 수 있다.
도 2a, 도 2b, 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 2a는 평면도일 수 있고, 도 2b는 도 2a의 A-A' 단면도일 수 있다. 도 3a는 평면도일 수 있고, 도 3b는 도 3a의 B-B' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 및 도 2b를 참조하면, 반도체 장치는 제1 메모리 블록(MB1)을 포함할 수 있다. 제1 메모리 블록(MB1)은 제1 적층물(ST1) 및 제1 관통 구조(PS1)를 포함할 수 있다. 제1 메모리 블록(MB1)은 제1 소스 구조(10), 제1 슬릿 구조(SL11) 또는 제2 슬릿 구조(SL12)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
제1 적층물(ST1)은 교대로 적층된 제1 도전막들(11) 및 제1 절연막들(12)을 포함할 수 있다. 제1 도전막들(11)은 워드 라인, 비트 라인, 선택 라인 등일 수 있다. 제1 도전막들(11)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 제1 절연막들(12)은 적층된 제1 도전막들(11)을 상호 절연시키기 위한 것일 수 있다. 제1 절연막들(12)은 산화물, 질화물, 에어 갭 등을 포함할 수 있다.
제1 관통 구조(PS1)는 제1 적층물(ST1)을 관통할 수 있다. 제1 관통 구조(PS1)는 제3 방향(Ⅲ)으로 제1 적층물(ST1)을 관통할 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면으로부터 돌출된 방향일 수 있다. 실시예로서, 제3 방향(Ⅲ)은 적층 방향일 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)과 직교할 수 있다.
제1 관통 구조(PS1)과 제1 도전막들(11)이 교차되는 영역에 제1 메모리 셀들이 각각 위치될 수 있다. 제1 관통 구조(PS1)를 따라 제1 메모리 셀들이 적층될 수 있다. 제1 메모리 블록(MB1)은 리얼 메모리 블록일 수 있고, 제1 메모리 셀들은 리얼 메모리 셀일 수 있다.
실시예로서, 제1 관통 구조(PS1)는 채널 구조일 수 있다. 채널 구조는 제1 적층물(ST1)을 관통하는 채널막(13)을 포함할 수 있다. 채널 구조는 채널막(13)의 외벽을 감싸는 메모리막(14) 또는 채널막(13) 내의 절연 코어(15)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 메모리막(14)은 터널링막, 데이터 저장막 또는 블로킹막을 포함하거나, 이들을 조합하여 포함할 수 있다. 채널 구조는 제1 적층물(ST1)을 관통하여 제1 소스 구조(10)와 연결될 수 있다. 채널막(13)이 제1 소스 구조(10)와 직접 연결되거나, 에피텍셜 방식으로 성장된 반도체 패턴을 통해 제1 소스 구조(10)와 연결될 수 있다.
실시예로서, 제1 관통 구조(PS1)는 전극 구조일 수 있다. 전극 구조는 게이트 구조(GST)을 관통하는 전극막을 포함할 수 있고, 전극막의 외벽 또는 내벽을 감싸는 메모리막을 더 포함할 수 있다. 메모리막은 가변 저항 물질을 포함할 수 있다.
제1 슬릿 구조(SL11)는 제1 적층물(ST1)을 관통할 수 있다. 제1 슬릿 구조(SL11)는 제1 방향으로 확장될 수 있다. 제2 슬릿 구조(SL12)는 제1 적층물(ST1)을 관통할 수 있다. 제2 슬릿 구조(SL12)는 제1 방향(I)으로 확장될 수 있다. 제2 슬릿 구조(SL12)는 제1 관통 구조(PS1)와 중첩될 수 있다. 한 쌍의 제1 슬릿 구조(SL11)의 사이에 적어도 하나의 제2 슬릿 구조(SL12)가 위치될 수 있다.
제1 슬릿 구조(SL11)와 제2 슬릿 구조(SL12)는 서로 다른 깊이로 제1 적층물(ST1)을 관통할 수 있다. 제2 슬릿 구조(SL12)는 제1 슬릿 구조(SL11)에 비해 얕은 깊이로 제1 적층물(ST1)을 관통할 수 있다. 제2 슬릿 구조(SL12)는 최상부 적어도 하나의 제1 도전막(11)을 관통하는 깊이를 가질 수 있다.
도 3a 및 도 3b를 참조하면, 반도체 장치는 제2 메모리 블록(MB2)을 포함할 수 있다. 제2 메모리 블록(MB2)은 제2 적층물(ST2) 및 제2 관통 구조(PS2)를 포함할 수 있다. 제2 메모리 블록(MB2)은 제2 소스 구조(20), 제1 슬릿 구조(SL21) 또는 제2 슬릿 구조(SL22)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
제2 적층물(ST2)은 교대로 적층된 제2 도전막들(21) 및 제2 절연막들(22)을 포함할 수 있다. 제2 도전막들(21)은 워드 라인, 비트 라인, 선택 라인 등일 수 있다. 제2 도전막들(21)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 제2 절연막들(22)은 적층된 제2 도전막들(21)을 상호 절연시키기 위한 것일 수 있다. 제2 절연막들(22)은 산화물, 질화물, 에어 갭 등을 포함할 수 있다.
제2 관통 구조(PS2)는 제2 적층물(ST2)을 관통할 수 있다. 제2 관통 구조(PS2)와 제2 도전막들(22)이 교차되는 영역에 제2 메모리 셀들이 각각 위치될 수 있다. 제2 관통 구조(PS2)를 따라 제2 메모리 셀들이 적층될 수 있다. 제2 메모리 블록(MB2)은 더미 메모리 블록일 수 있고, 제2 메모리 셀들은 더미 메모리 셀일 수 있다.
실시예로서, 제2 관통 구조(PS2)는 채널 구조일 수 있다. 채널 구조는 제2 적층물(ST2)을 관통하는 채널막(23)을 포함할 수 있다. 채널 구조는 채널막(23)의 외벽을 감싸는 메모리막(24) 또는 채널막(23) 내의 절연 코어(25)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 메모리막(24)은 터널링막, 데이터 저장막 또는 블로킹막을 포함하거나, 이들을 조합하여 포함할 수 있다. 채널 구조는 제2 적층물(ST2)을 관통하여 제2 소스 구조(20)와 연결될 수 있다. 채널막(23)이 제2 소스 구조(20)와 직접 연결되거나, 에피텍셜 방식으로 성장된 반도체 패턴을 통해 제2 소스 구조(20)와 연결될 수 있다.
실시예로서, 제2 관통 구조(PS2)는 전극 구조일 수 있다. 전극 구조는 게이트 구조(GST)을 관통하는 전극막을 포함할 수 있고, 전극막의 외벽 또는 내벽을 감싸는 메모리막을 더 포함할 수 있다. 메모리막은 가변 저항 물질을 포함할 수 있다.
제1 슬릿 구조(SL21)는 제2 적층물(ST2)을 관통할 수 있다. 제1 슬릿 구조(SL21)는 제1 방향으로 확장될 수 있다. 제2 슬릿 구조(SL22)는 제2 적층물(ST2)을 관통할 수 있다. 제2 슬릿 구조(SL22)는 제1 방향(I)으로 확장될 수 있다. 제2 슬릿 구조(SL22)는 제2 관통 구조(PS2)와 중첩될 수 있다. 한 쌍의 제1 슬릿 구조(SL21)의 사이에 적어도 하나의 제2 슬릿 구조(SL22)가 위치될 수 있다.
제1 슬릿 구조(SL21)와 제2 슬릿 구조(SL22)는 서로 다른 깊이로 제2 적층물(ST2)을 관통할 수 있다. 제2 슬릿 구조(SL22)는 제1 슬릿 구조(SL21)에 비해 얕은 깊이로 제2 적층물(ST2)을 관통할 수 있다. 제2 슬릿 구조(SL22)는 최상부 적어도 하나의 제2 도전막(21)을 관통하는 깊이를 가질 수 있다.
도 2a 및 도 3a를 참조하면, 제1 메모리 블록(MB1)은 제1 블록 피치(P1)를 가질 수 있고, 제2 메모리 블록(MB2)은 제1 블록 피치(P1)와 상이한 제2 블록 피치(P2)를 가질 수 있다. 제2 메모리 블록(MB2)은 제1 메모리 블록(MB1)에 비해 플레인 엣지에 가깝게 위치될 수 있고, 제2 블록 피치(P2)는 제1 블록 피치(P1)에 비해 클 수 있다.
도 2a, 도 2b, 도 3a 및 도 3b를 참조하면, 제1 메모리 블록(MB1) 에서, 제1 관통 구조들(PS1)은 서로 제3 거리(D3)만큼 이격될 수 있다. 제1 관통 구조(PS1)와 제1 슬릿 구조(SL11)는 제1 거리(D1)만큼 이격될 수 있다. 제1 관통 구조들(PS1) 중 제1 슬릿 구조(SL11)와 가장 가깝게 위치된 제1 관통 구조(PS1)와 제1 슬릿 구조(SL11) 간의 거리가 제1 거리(D1)일 수 있다. 실시예로서, 제1 거리(D1)는 제1 관통 구조(PS1)의 엣지와 제1 슬릿 구조(SL11)의 엣지 간의 제2 방향(Ⅱ) 거리일 수 있다.
제2 메모리 블록(MB2)에서, 제2 관통 구조들(PS2)은 서로 제4 거리(D4)만큼 이격될 수 있다. 제3 거리(D3)와 제4 거리(D4)는 실질적으로 동일하거나 상이할 수 있다. 제2 관통 구조(PS2)와 제1 슬릿 구조(SL21)는 제1 거리(D1)와 상이한 제2 거리(D2)만큼 이격될 수 있다. 제2 관통 구조들(PS2) 중 제1 슬릿 구조(SL21)와 가장 가깝게 위치된 제2 관통 구조(PS2)와 제1 슬릿 구조(SL21) 간의 거리가 제2 거리(D2)일 수 있다. 실시예로서, 제2 거리(D2)는 제2 관통 구조(PS2)의 엣지와 제1 슬릿 구조(SL21)의 엣지 간의 제2 방향(Ⅱ) 거리일 수 있다. 제2 거리(D2)는 제1 거리(D1)에 비해 클 수 있고, 제1 거리(D1)의 2배 이하일 수 있다. 이를 통해, 제2 메모리 블록(MB2)에서 제2 관통 구조(PS2)와 제1 슬릿 구조(SL21) 간의 거리를 충분히 확보할 수 있다. 또한, 메모리 플레인에 속한 복수의 메모리 블록들 중 플레인 엣지에 상대적으로 가깝게 위치된 제2 메모리 블록(MB2)에 대해서만 선택적으로 블록 피치를 증가시킬 수 있다.
전술한 바와 같은 구조에 따르면, 플레인 엣지에 상대적으로 가깝게 위치된 제2 메모리 블록(MB2)이 상대적으로 큰 제2 블록 피치(P2)를 가질 수 있다. 제2 메모리 블록(MB2)에서, 제4 거리(D4)는 제3 거리(D3)와 실질적으로 동일할 수 있고 제2 거리(D2)는 제1 거리(D1)보다 클 수 있다. 이와 같이 메모리 블록의 위치에 따라 메모리 블록의 크기를 조절함으로써, 메모리 블록들이 안정적인 구조를 가질 수 있다. 특히, 플레인의 엣지에 가깝게 위치된 메모리 블록이 안정적인 구조를 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4를 참조하면, 반도체 장치는 제1 적층물(ST1), 제2 적층물(ST2), 제1 관통 구조(PS1), 제2 관통 구조(PS2) 또는 슬릿 구조(SL)를 포함하거나, 이들을 조합하여 포함할 수 있다.
제1 적층물(ST1)은 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함할 수 있다. 제1 관통 구조(PS1)는 제1 적층물(ST1)을 관통할 수 있다. 제2 적층물(ST2)은 교대로 적층된 제2 도전막들 및 제2 절연막들을 포함할 수 있다. 제2 관통 구조(PS2)는 제2 적층물(ST2)을 관통할 수 있다. 슬릿 구조(SL)는 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 위치될 수 있다. 슬릿 구조(SL)에 의해 제1 적층물(ST1)과 제2 적층물(ST2)이 전기적으로 분리될 수 있다.
제1 관통 구조(PS1)와 슬릿 구조(SL)는 제1 거리(D1)만큼 이격될 수 있다. 제2 관통 구조(PS2)와 슬릿 구조(SL)는 제1 거리(D1)보다 큰 제2 거리(D2)만큼 이격될 수 있다. 제2 적층물(ST2)은 제1 적층물(ST1)에 비해 플레인 엣지에 가깝게 위치될 수 있다. 제1 적층물(ST1)은 제1 메모리 블록(MB1)에 속할 수 있고, 제2 적층물(ST2)은 제2 메모리 블록(MB2)에 속할 수 있다. 제2 메모리 블록(MB2)은 제1 메모리 블록(MB1)에 비해 큰 블록 피치를 가질 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 5a를 참조하면, 반도체 장치는 제1 소스 구조(30), 제1 적층물(ST1), 제1 관통 구조(PS1) 또는 제1 슬릿 구조(SL1)를 포함하거나, 이들을 조합하여 포함할 수 있다. 제1 적층물(ST1) 및 제1 관통 구조(PS1)는 제1 메모리 블록(MB1)에 속할 수 있다. 제1 관통 구조(PS1)는 제1 축(X1)을 가질 수 있다. 제1 축(X1)이 기준 축(RX)에 대해 제1 각도(θ1)를 가질 수 있고, 제1 관통 구조(PS1)는 제1 각도(θ1)로 제1 적층물(ST1)을 관통할 수 있다. 실시예로서, 기준 축(RX)은 제3 방향(Ⅲ)과 평행할 수 있다. 제1 축(X1)은 제3 방향(Ⅲ)과 실질적으로 동일할 수 있다. 여기서, "실질적으로"는 측정 값들이 동일하거나, 측정 값들이 공정 상의 오차를 포함한 범위 내에 속하는 것을 의미할 수 있다.
도 5b를 참조하면, 반도체 장치는 제2 소스 구조(40), 제2 적층물(ST2), 제2 관통 구조(PS2) 또는 제2 슬릿 구조(SL2)를 포함하거나, 이들을 조합하여 포함할 수 있다. 제2 적층물(ST2) 및 제2 관통 구조(PS2)는 제2 메모리 블록(MB2)에 속할 수 있다. 제2 메모리 블록(MB2)은 제1 메모리 블록(MB1)에 비해 플레인 엣지에 가깝게 위치될 수 있다.
제2 관통 구조(PS2)는 제2 축(X2)을 가질 수 있다. 제2 축(X2)이 기준 축(RX)에 대해 제2 각도(θ2)를 가질 수 있고, 제2 관통 구조(PS2)는 제2 각도(θ2)로 제2 적층물(ST2)을 관통할 수 있다. 제2 각도(θ2)는 제1 각도(θ1)와 상이할 수 있다. 제2 각도(θ2)는 제1 각도(θ1)보다 클 수 있다.
관통 구조가 적층물을 관통하는 각도와 기준 값을 비교하여 메모리 블록의 블록 피치를 결정할 수 있다. 여기서, 기준 값은 블록 피치의 보정 여부를 결정하기 위한 기준일 수 있다. 관통 각도가 기준 값을 초과하면, 해당 메모리 블록의 블록 피치를 증가시킬 수 있다. 이때, 관통 구조들 간의 간격은 유지할 수 있고, 블록 피치가 증가된 만큼 슬릿 구조와 관통 구조 간의 거리를 증가시킬 수 있다. 또한, 관통 각도가 기준 값을 초과하는 정도에 따라, 블록 피치가 증가하는 값을 조절할 수 있다.
도 5a를 참조하면, 기준 축(RX)과 제1 축(X1)이 일치하거나 제1 각도(θ1)가 기준 값 이하일 수 있다. 이러한 경우, 제1 메모리 블록(MB1)은 제1 블록 피치(P1)를 가질 수 있다. 도 5b를 참조하면, 제2 관통 구조(PS2)가 제2 슬릿 구조(SL2)를 향해 기울어질 수 있다. 제2 각도(θ2)가 기준 값보다 클 수 있다. 이러한 경우, 관통 각도가 제2 각도(θ2)인 제2 메모리 블록(MB2)이 관통 각도가 제1 각도(θ)인 제1 메모리 블록(MB1)에 비해 큰 블록 피치를 가질 수 있다. 제2 메모리 블록(MB2)은 제1 블록 피치(P1)보다 큰 제2 블록 피치(P2)를 가질 수 있다.
만약, 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)이 동일한 블록 피치를 갖는다면, 제2 메모리 블록(MB2)의 제조 과정에서 불량이 발생할 수 있다. 상대적으로 플레인 엣지에 가깝게 위치된 제2 메모리 블록(MB2)은 공정 상의 한계로 인해 제2 각도(θ2)가 기준 값보다 클 수 있다. 이러한 경우, 제2 관통 구조(PS2)와 제2 슬릿 구조(SL2) 간의 거리가 가까워질 수 있다. 제2 관통 구조(PS2)의 상부면과 제2 슬릿 구조(SL2) 간의 거리(D2_U)가 충분히 확보되지 않을 수 있다. 제2 관통 구조(PS2)의 하부면과 제2 슬릿 구조(SL2) 간의 거리(D2_L)가 충분히 확보되지 않을 수 있다. 따라서, 제2 슬릿 구조(SL2)를 형성하는 과정에서 제2 관통 구조(PS2)가 노출되거나 손상될 수 있다.
따라서, 본 발명의 일 실시예에 따르면, 제2 각도(θ2)가 기준 값보다 큰 제2 메모리 블록(MB2)이 상대적으로 큰 제2 블록 피치(P2)를 갖도록 한다. 이를 통해, 공정 상의 한계로 인해 제2 관통 구조(PS2)가 기울어진 형태로 형성되더라도, 제2 관통 구조(PS2)와 제2 슬릿 구조(SL2) 간에 충분한 거리를 확보할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6a를 참조하면, 플레인은 복수의 메모리 블록들을 포함할 수 있다. 동일한 플레인에 포함된 복수의 메모리 블록들은 서로 다른 블록 피치를 가질 수 있다. 복수의 메모리 블록들은 플레인 엣지(PE)에 가깝게 위치된 적어도 하나의 제2 메모리 블록(MB2) 및 나머지 제1 메모리 블록들(MB1)을 포함할 수 있다. 제1 메모리 블록들(MB1) 각각은 제1 블록 피치(P11)를 가질 수 있다. 제2 메모리 블록(MB2)은 제1 블록 피치(P11)보다 큰 제2 블록 피치(P12)를 가질 수 있다.
도 6b를 참조하면, 동일한 플레인에 포함된 복수의 메모리 블록들은 플레인 엣지(PE)로부터의 거리에 따라 그룹화될 수 있다. 플레인은 제1 내지 제n 그룹들(G1~Gn)을 포함할 수 있다. 제1 그룹(G1)이 플레인 엣지(PE)로부터 가장 이격될 수 있고, 제n 그룹(Gn)이 플레인 엣지(PE)에 가장 가깝게 위치될 수 있다. 여기서, n은 2 이상의 정수일 수 있다.
각 그룹(G1~Gn)은 적어도 하나의 메모리 블록을 포함할 수 있고, 각 그룹(G1~Gn)에 포함된 메모리 블록의 개수는 동일하거나 상이할 수 있다. 제1 그룹(G1)은 적어도 하나의 제1 메모리 블록(MB1)을 포함할 수 있고, 제2 그룹(G2)은 적어도 하나의 제2 메모리 블록(MB2)을 포함할 수 있고, 제n 그룹은 적어도 하나의 제n 메모리 블록(MBn)을 포함할 수 있다.
제1 내지 제n 그룹들(G1~Gn)은 서로 다른 블록 피치를 가질 수 있다. 동일한 그룹에 포함된 메모리 블록들은 동일한 블록 피치를 가질 수 있다. 제1 메모리 블록들(MB1) 각각은 제1 블록 피치(P21)를 가질 수 있다. 제n 메모리 블록(MBn) 각각은 제1 블록 피치(P21)에 비해 큰 제n 블록 피치(P2n)를 가질 수 있다. 제2 메모리 블록들(MB2) 각각은 제1 블록 치피(P21)에 비해 크고 제n 블록 피치에 비해 작은 제2 블록 피치(P22)를 가질 수 있다.
도 6c를 참조하면, 동일한 플레인에 속한 메모리 블록들은 플레인 엣지(PE)까지의 거리에 따라 서로 다른 블록 피치를 가질 수 있다. 플레인 엣지(PE)까지의 거리와 블록 피치는 반비례할 수 있다. 제1 메모리 블록(MB1)은 플레인 엣지(PE)까지의 거리가 가장 크고 가장 작은 제1 블록 피치(P31)를 가질 수 있다. 제2 메모리 블록(MB2)은 제1 메모리 블록(MB1)에 비해 플레인 엣지까지의 거리가 작고 제1 블록 피치(P31)보다 큰 제2 블록 피치(P32)를 가질 수 있다. 제n 메모리 블록(MBn)은 플레인 엣지(PE)까지의 거리가 가장 작고 가장 큰 제n 블록 피치(P3n)를 가질 수 있다.
전술한 바와 같은 구조에 따르면, 플레인 엣지와의 거리를 고려하여 일부 메모리 블록이 상대적으로 큰 블록 피치를 가질 수 있다. 동일한 플레인에 속한 메모리 블록들 중 플레인 엣지에 가깝게 위치된 메모리 블록이 상대적으로 큰 블록 피치를 가질 수 있다. 따라서, 모든 메모리 블록의 블록 피치를 증가시킬 필요없이 보정이 필요한 메모리 블록에 대해서만 블록 피치를 증가시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 이는 본 발명의 개념에 따른 실시예를 설명하기 위한 것일 뿐이며, 본 발명은 상기 실시예들에 한정되지 않는다. 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 실시예들에 대한 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CHIP: 칩 CE: 칩 엣지
PL: 플레인 PE: 플레인 엣지
E: 엣지 영역 C: 센터 영역
MB1: 제1 메모리 블록 MB2: 제2 메모리 블록
SL: 슬릿 구조 SL1, SL11. SL21: 제1 슬릿 구조
SL2, SL12, SL22: 제1 슬릿 구조 PS1: 제1 관통 구조
PS2: 제2 관통 구조 ST1: 제1 적층물
ST2: 제2 적층물 RX: 기준 축
X1: 제1 축 X2: 제2 축
10: 제1 소스 구조 11: 제1 도전막
12: 제1 절연막 13: 채널막
14: 메모리막 15: 절연 코어
20: 제2 소스 구조 21: 제2 도전막
22: 제2 절연막 23: 채널막
24: 메모리막 25: 절연 코어

Claims (16)

  1. 제1 블록 피치를 갖는 제1 메모리 블록; 및
    상기 제1 메모리 블록에 비해 플레인 엣지에 가깝에 위치되고, 상기 제1 블록 피치에 비해 큰 제2 블록 피치를 갖는 제2 메모리 블록
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 블록은 리얼 메모리 블록이고, 상기 제2 메모리 블록은 더미 메모리 블록인
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 메모리 블록과 상기 제2 메모리 블록은 블록 피치 방향으로 이웃한
    반도체 장치.
  4. 제1항에 있어서,
    상기 제2 블록 피치는 상기 제1 블록 피치의 1.5배 이하인
    반도체 장치.
  5. 제1항에 있어서,
    상기 제1 메모리 블록은 제1 적층물, 상기 제1 적층물을 관통하는 제1 슬릿 구조 및 상기 제1 적층물을 관통하는 제1 관통 구조를 포함하고,
    상기 제2 메모리 블록은 제2 적층물, 상기 제2 적층물을 관통하는 제2 슬릿 구조 및 상기 제2 적층물을 관통하는 제2 관통 구조를 포함하는
    반도체 장치.
  6. 제5항에 있어서,
    상기 제1 관통 구조와 상기 제1 슬릿 구조는 제1 거리 이격되고, 상기 제2 관통 구조와 상기 제2 슬릿 구조는 상기 제1 거리보다 큰 제2 거리 이격된
    반도체 장치.
  7. 제6항에 있어서,
    상기 제2 거리는 상기 제1 거리의 2배 이하인
    반도체 장치.
  8. 제5항에 있어서,
    상기 제2 관통 구조는 상기 제2 슬릿 구조를 향해 기울어진
    반도체 장치.
  9. 제5항에 있어서,
    상기 제1 관통 구조는 기준 축에 대해 제1 각도로 상기 제1 적층물을 관통하고 상기 제2 관통 구조는 상기 기준 축에 대해 상기 제1 각도보다 큰 제2 각도로 상기 적층물을 관통하는
    반도체 장치.
  10. 제1항에 있어서,
    상기 제1 메모리 블록 및 상기 제2 메모리 블록은 동일한 플레인에 속한
    반도체 장치.
  11. 제1항에 있어서,
    상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 위치되고, 상기 제1 블록 피치에 비해 크고 상기 제2 블록 피치에 비해 작은 제3 블록 피치를 갖는 제3 메모리 블록
    을 더 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 메모리 블록, 상기 제2 메모리 블록 및 상기 제3 메모리 블록은 동일한 플레인에 속한
    반도체 장치.
  13. 교대로 적층된 제1 도전막들 및 제1 절연막들을 포함하는 제1 적층물;
    상기 제1 적층물을 관통하는 제1 채널 구조;
    교대로 적층된 제2 도전막들 및 제2 절연막들을 포함하는 제2 적층물;
    상기 제2 적층물을 관통하는 제2 채널 구조; 및
    상기 제1 적층물과 상기 제2 적층물의 사이에 위치된 슬릿 구조
    를 포함하고,
    상기 제1 채널 구조와 상기 슬릿 구조는 제1 거리 이격되고, 상기 제2 채널 구조와 상기 슬릿 구조는 상기 제1 거리보다 큰 제2 거리 이격된
    반도체 장치.
  14. 제13항에 있어서,
    상기 제2 적층물은 상기 제1 적층물에 비해 플레인 엣지에 가깝게 위치된
    반도체 장치.
  15. 제13항에 있어서,
    상기 제1 채널 구조는 기준 축에 대해 제1 각도로 상기 제1 적층물을 관통하고 상기 제2 채널 구조는 상기 기준 축에 대해 상기 제1 각도보다 큰 제2 각도로 상기 적층물을 관통하는
    반도체 장치.
  16. 제13항에 있어서,
    상기 제1 적층물은 제1 메모리 블록에 속하고 상기 제2 적층물은 제2 메모리 블록에 속하고, 상기 제2 메모리 블록은 상기 제1 메모리 블록에 비해 큰 블록 피치를 갖는
    반도체 장치.
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