CN112928136B - 中央处理器及其制造方法 - Google Patents

中央处理器及其制造方法 Download PDF

Info

Publication number
CN112928136B
CN112928136B CN202110126171.9A CN202110126171A CN112928136B CN 112928136 B CN112928136 B CN 112928136B CN 202110126171 A CN202110126171 A CN 202110126171A CN 112928136 B CN112928136 B CN 112928136B
Authority
CN
China
Prior art keywords
layer
memory
phase change
level
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110126171.9A
Other languages
English (en)
Other versions
CN112928136A (zh
Inventor
刘峻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Original Assignee
Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze River Advanced Storage Industry Innovation Center Co Ltd filed Critical Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Priority to CN202110126171.9A priority Critical patent/CN112928136B/zh
Publication of CN112928136A publication Critical patent/CN112928136A/zh
Application granted granted Critical
Publication of CN112928136B publication Critical patent/CN112928136B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明实施例提供了一种中央处理器(CPU)及其制造方法。其中，所述CPU包括：第一半导体结构，所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N‑1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；第二半导体结构，所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。

Description

中央处理器及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种中央处理器(CPU，CentralProcessing Unit)及其制造方法。
背景技术
为了解决CPU运算速度与内存读写速度不匹配的矛盾，出现了CPU缓存器。CPU缓存器是位于CPU内核与内存之间的临时数据交换器，它的容量比内存小，但交换速度比内存快。CPU缓存器的容量大小和CPU缓存器距离CPU内核的距离影响了CPU的性能。
相关技术中，CPU缓存器一般包括多级，多级CPU缓存器一般均采用静态随机存取存储器(SRAM，Static Random-Access Memory)。然而，受限于SRAM的容量和体积，CPU的性能不佳。CPU的性能和尺寸集成度的同时提高成为一种挑战。
发明内容
为解决相关技术问题，本发明实施例提出一种CPU及其制造方法，能够提供较高性能的CPU以及较好的尺寸集成度。
本发明实施例提供了一种CPU，包括：
第一半导体结构，所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N-1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；
第二半导体结构，所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；
键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
上述方案中，所述第一半导体结构包括：
第一衬底；
位于所述第一衬底上的所述内核以及所述第一级至第N-1级缓存器；
位于所述内核以及所述第一级至第N-1级缓存器上的所述第一键合层；
所述第二半导体结构包括：
位于所述第一键合层上的所述第二键合层；
位于所述第二键合层上的所述三维相变存储器的存储单元阵列；
位于所述存储单元阵列上的所述三维相变存储器的外围电路；
位于所述外围电路上的第二衬底。
上述方案中，所述第二半导体结构包括：
第二衬底；
位于所述第二衬底上的所述三维相变存储器的外围电路；
位于所述外围电路上的所述三维相变存储器的存储单元阵列；
位于所述存储单元阵列上的所述第二键合层；
所述第一半导体结构包括：
位于所述第二键合层上的所述第一键合层；
位于所述第一键合层上的所述内核以及所述第一级至第N-1级缓存器；
位于所述内核以及所述第一级至第N-1级缓存器上的第一衬底。
上述方案中，所述CPU还包括位于顶部衬底上的电引出结构；所述CPU通过所述电引出结构与外部器件连接；所述顶部衬底为第一衬底和第二衬底中位置处于上方的衬底；
所述电引出结构包括：位于所述顶部衬底中的通孔；位于所述通孔中的导电柱塞；位于所述顶部衬底上的再布线层；以及位于所述再布线层上的焊垫。
上述方案中，所述第一半导体结构还包括第一互连层；所述内核以及所述第一级至第N-1级缓存器通过所述第一互连层与所述第一导电触点连接；
所述第二半导体结构还包括第二互连层；所述三维相变存储器通过所述第二互连层与所述第二导电触点连接。
本发明实施例又提供了一种CPU的制造方法，包括：
形成第一半导体结构；所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N-1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；
形成第二半导体结构；所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；
在所述第一半导体结构和所述第二半导体结构之间形成键合结合层；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
上述方案中，所述形成第一半导体结构，包括：
提供第一衬底；
在所述第一衬底上形成所述内核以及所述第一级至第N-1级缓存器；
在所述内核以及所述第一级至第N-1级缓存器上形成所述第一键合层；
所述形成第二半导体结构，包括：
提供第二衬底；
在所述第二衬底上形成三维相变存储器的外围电路；
在所述外围电路上形成所述三维相变存储器的存储单元阵列；
在所述存储单元阵列上形成所述第二键合层。
上述方案中，在形成所述键合结合层后，
所述第一半导体结构形成在所述第二半导体结构的上方；
或者，
所述第一半导体结构形成在所述第二半导体结构的下方。
上述方案中，所述方法还包括：
在顶部衬底上形成电引出结构；所述顶部衬底为第一衬底和第二衬底中位置处于上方的衬底；所述CPU通过所述电引出结构与外部器件连接；
所述形成电引出结构，包括：
在所述顶部衬底中形成通孔；
在所述通孔中填充导电材料形成导电柱塞；
在所述顶部衬底上形成再布线层；
在所述再布线层上形成焊垫。
上述方案中，所述方法还包括：
在所述第一衬底上形成所述内核以及所述第一级至第N-1级缓存器之后，在所述内核以及所述第一级至第N-1级缓存器上形成第一互连层；
所述在所述至少一个内核以及所述第一级至第N-1级缓存器上形成所述第一键合层，包括：
在所述第一互连层上形成所述第一键合层，以使所述内核以及所述第一级至第N-1级缓存器通过所述第一互连层与所述第一导电触点连接；
所述方法还包括：
在所述外围电路上形成所述三维相变存储器的存储单元阵列之后，在所述存储单元阵列上形成第二互连层；
所述在所述存储单元阵列上形成所述第二键合层，包括：
在所述第二互连层上形成所述第二键合层，以使所述三维相变存储器通过所述第二互连层与所述第二导电触点连接。
本发明实施例提供了一种CPU及其制造方法，其中，所述CPU包括：第一半导体结构，所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N-1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；第二半导体结构，所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。本发明实施例中，采用三维相变存储器作为CPU的多级缓存器中的最后一级缓存器(即第三级缓存器或第四级缓存器)，并且CPU的最后一级缓存器与前几级缓存器之间是通过键合的方式连接在一起的。本领域技术人员可以理解的是，三维相变存储器具有较高的位密度，即具有较高的容量和较小体积，基于此，在CPU运行的过程中，较高的容量可以使得更多的数据通过第N级缓存器来进行交换，从而提高缓存数据的使用量；同时，较小体积也可以缩短CPU内核与部分最后一级缓存器的距离，从而减少CPU内核到最后一级缓存器的延迟；并且，最后一级缓存器与前几级缓存器之间通过键合的方式连接在一起可以进一步节省CPU的尺寸，提高CPU的尺寸集成度。如此，本发明实施例提供的CPU具有较佳的性能以及较好的尺寸集成度。
附图说明
图1a为本发明实施例提供的一种计算机的存储系统的结构示意图；
图1b为本发明实施例提供的一种CPU的组成结构布局示意图；
图2为本发明实施例提供的一种CPU的组成结构示意图；
图3a为本发明实施例提供的另一种计算机的存储系统的结构示意图；
图3b为本发明实施例提供的另一种CPU的组成结构布局示意图；
图4a为本发明实施例提供的又一种计算机的存储系统的结构示意图；
图4b为本发明实施例提供的又一种CPU的组成结构布局示意图；
图5a为本发明实施例提供的一种存储单元阵列的架构的结构示意图；
图5b为本发明实施例提供的另一种存储单元阵列的架构示意图；
图6为本发明实施例提供的另一种CPU的组成结构示意图；
图7为本发明实施例提供的另一种CPU的剖面结构示意图一；
图8为本发明实施例提供的另一种CPU的剖面结构示意图二；
图9为本发明实施例提供的一种CPU的制造方法的实现流程示意图；
图10a-图10k为本发明实施例提供的一种CPU的制造过程的剖视图的示意图；
图11为本发明实施例CPU的控制方法的实现流程示意图。
具体实施方式
为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。
由于不同的存储技术在存储速度和造价上相差巨大，为了高效的访问数据，计算机的存储系统中将最常用的数据放在读存速度快的存储设备上，而将不常用的数据放在读存速度慢的存储设备上。存储器系统是一个具有不同容量、成本和访问时间的存储设备的层级结构。如图1a所示，从左向右设置的CPU的缓存器、主存储器、磁盘存储器的容量越来越大，但访问速度越来越慢。比如，CPU访问自身的多级缓存器(图1a中的L1、L2、L3)的速度大概在0.1纳秒(ns)；CPU的缓存器与主存储器之间的交互速度在ns级，主存储器与磁盘存储器的交互速度在微秒(us)级。左边的存储器作为右边存储器的缓冲区域来存储访问频率更高的数据。靠近CPU内核的多级缓存存储器是内存上一部分数据和指令的缓冲区域。主存储器缓存磁盘储器上的数据，而这些磁盘储器又常常作为存储在通过网络连接的其他机器的磁盘或磁带上的数据的缓冲区域。
基于存储器系统的上述架构，CPU的多级缓存器的配置在很大程度上影响着CPU的性能，甚至影响着计算机的性能。相关技术中，如图1b所示，CPU的多级缓存器(L1、L2、L3)均由密集的高速SRAM组成。由于SRAM本身的低位密度特征，在一些情况下，采用SRAM的缓存器占用CPU芯片中硅衬底一半甚至更多的尺寸。SRAM的大尺寸，导致多级缓存器间的距离较远、互连线RC延迟较大。此外，嵌入的SRAM的良率也会影响CPU的良率。
实际应用中，相变存储器是一种使用硫族化合物作为存储介质的存储技术，利用材料在不同状态下的电阻差异来保存数据。相变存储器具有可按位寻址、断电后数据不丢失、存储密度高、读写速度快等优势，被认为是最有前景的下一代存储器。
相变存储器根据结构的不同可以分为二维相变存储器和三维相变存储器，具体地，二维相变存储器中存储单元阵列与外围电路平铺设置在同一平面的不同位置；三维相变存储器中存储单元阵列与外围电路堆叠设置在不同的平面上，如存储单元阵列可以形成在外围电路的上方。
本领域技术人员可以理解的是，尽管二维相变存储器相对于一般存储器而言位密度高，以二维相变存储器作为CPU的多级缓存器中的第三级缓存器或第四级缓存器可以在一定程度上提高缓存数据的使用量，但是基于二维相变存储器中存储单元阵列与外围电路平铺设置，CPU内核与第三级或第四级缓存器的距离，并不能得到明显的改善，并且CPU最终尺寸并没有明显的改善；而以三维相变存储器作为CPU的多级缓存器中的第三级缓存器或第四级缓存器不仅可以提高缓存数据的使用量，还可以极大的缩短CPU内核与部分第三级或第四级缓存器的距离，使CPU最终尺寸明显的减小。
此外，相较于二维存储器而言，三维相变存储器需要在立体空间上实现存储单元阵列与外围电路的连接，因此制造工艺更加复杂。进而将三维相变存储器集成到CPU中也需要克服更大的技术难题。
基于此，在本发明实施例中，采用三维相变存储器作为CPU的多级缓存器中的最后一级缓存器(即第三级缓存器或第四级缓存器)，并且CPU的最后一级缓存器与前几级缓存器之间是通过键合的方式连接在一起的。本领域技术人员可以理解的是，三维相变存储器具有较高的位密度，即具有较高的容量和较小体积，基于此，在CPU运行的过程中，较高的容量可以使得更多的数据通过第N级缓存器来进行交换，从而提高缓存数据的使用量；同时，较小体积也可以缩短CPU内核与部分最后一级缓存器的距离，从而减少CPU内核到最后一级缓存器的延迟；并且，最后一级缓存器与前几级缓存器之间通过键合的方式连接在一起可以进一步节省CPU的体积，提高CPU的集成度。如此，本发明实施例提供的CPU具有较佳的性能以及较好的尺寸集成度。
将非易失性三维相变存储器作为CPU的第三级(或第四级)缓存器的方案的优势可以包括：
1、提高CPU缓存效率并减小密集型第一级，第二级(或第一级，第二级，第三级)缓存的尺寸和使用量；
2、基于第三级(或第四级)缓存器与CPU内核距离的减小，CPU内核与第三级(或第四级)缓存器之间的数据传输速度显著提高，延迟更小；
3、三维相变存储器作为非易失性存储器可以合并纠错功能以确保数据准确性；
4、三维相变存储器作为密度更高的存储器，可以使CPU内核效率更高，系统速度更快，同时印制电路板(PCB，Printed Circuit Board)板尺寸更小、管芯尺寸更小；
5、三维相变存储器与内核以及前几级缓存器之间通过键合的方式连接在一起可以进一步减少CPU的尺寸，提高CPU的尺寸集成度；
6、CPU芯片的成本更低，可以推动CPU芯片人工智能(AI，ArtificialIntelligence)应用上的潜力迸发。
本发明实施例提供一种CPU。图2为本发明实施例提供的CPU 200的组成结构示意图。如图2所示，所述CPU 200，包括：
至少一个内核201；
与所述至内核信号连接的N级缓存器202；其中，所述N等于三或四；
所述N级缓存器中的第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；通过所述相变存储器层的晶态与非晶态之间的切换实现数据的存储；通过所述选通层的导通实现电极对所述相变存储器元件的加热或淬火，以实现所述相变存储器层的晶态与非晶态之间的切换。
这里，CPU可以包括一个内核，也可以包括多个内核。所述CPU可以包含三级或四级缓存器。实际应用中，当CPU包括三级缓存器时，如图3a所示，第一级缓存器和第二级缓存器可以包括SRAM，第三级缓存器可以包括三维相变存储器(3DPCM)，此时，如图3b所示，当第三级缓存器包括三维相变存储器时，可以实现：面积比第三级缓存器包括SRAM时面积更小，但存储容量比第三级缓存器包括SRAM时更大；当CPU包括四级缓存器时，如图4a所示，第一级缓存器、第二级缓存器和第三级缓存器可以包括SRAM，第四级缓存器可以包括三维相变存储器，此时，如图4b所示，当第四级缓存器包括三维相变存储器时，可以实现：缩减第三级缓存器的尺寸(容量大小)，利用第四存储器来弥补第三存储器由于面积缩减带来的容量间小，同时还可以实现：CPU的整体面积比三级缓存器均包括SRAM时面积更小，但存储容量比三级缓存器均包括SRAM时更大。
所述内核操作所述N级缓存器的速度随着缓存器级数的增加而减小。也就是说，多级缓存器依次相连，下一级缓存器作为上一次缓存器的缓存，即内核与第一级缓存器相连，第一级缓存器作为内核的缓存；第一级缓存器与第二级缓存器相连，第二级缓存器作为第一缓存器的缓存；第二级缓存器与第三级缓存器相连，第三级缓存器作为第二缓存器的缓存，以此类推。
实际应用中，所述三维相变存储器包括存储单元阵列和外围电路；其中，所述存储单元阵列可以集成在所述外围电路的相同管芯上，这允许更宽的总线和更高的操作速度。
在一些实施例中，外围电路包括用于便于相变存储器操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括控制逻辑、数据缓冲器、解码器(解码器也可以称为译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器产生的相应电压施加到相应的位线、字线上，以实现数据的读取操作或者写操作，并通过数据缓冲器与外部进行数据交互。
实际应用中，存储单元阵列可以包括多个存储单元，所述存储单元可以包括一个相变存储器层及一个选通层；或者，所述存储单元可以包括二个相变存储器层及两个选通层。
在一些实施例中，如图5a所示，存储单元阵列的架构仅包含一层位线层和一层字线层，每个存储单元50可以包括堆叠的相变存储器层502、选通层504以及多个电极层501、503及505。相变存储器层502可以基于以电热方式对相变材料所做的加热和淬火来利用相变材料中的非晶相和晶相的电阻率之间的差异。可以施加电流以使相变存储器层502的相变材料(或者其阻挡所述电流通路的至少部分)在两个相之间反复切换，以存储数据。可以在每个存储单元50中存储数据，并且可以通过改变施加至相应选通层504的电压进行写操作或者读取操作。
在一另些实施例中，如图5b所示，存储单元阵列的架构包含两层位线层(顶部位线和底部位线)和一层字线层，每个存储单元50＇可以包括堆叠的50＇-1和50＇-2；其中，50＇-1包括相变存储器层5021、选通层5041以及多个电极5011、5031、5051；50＇-2包括相变存储器层5022、选通层5042以及多个电极层5012、5032、5052。
在一些实施例中，所述相变存储器层502(或者5021、5022)的材料包括基于硫属元素化物的合金(硫属元素化物玻璃)，例如GST(Ge-Sb-Te)合金，或者包括任何其他适当的相变材料；所述选通层504(或者5041、5042)的材料可以包括任何适当的双向阈值开关(OTS)材料，诸如ZnxTey、GexTey、NbxOy、SixAsyTez等。应当理解，存储单元的结构、配置和材料不限于图5a、5b中的示例，并且可以包括任何适当结构、配置和材料。电极层501(或者5011、5012)、503(或者5031、5032)和505(或者5051、5052)可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、碳、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，电极层501(或者5011、5012)、503(或者5031、5032)和505(或者5051、5052)的材料包括碳，例如非晶碳。
前已述及在本申请实施例中，CPU的N级缓存器中，除第N级缓存器外的其它缓存器包括SRAM，而实际应用中SRAM与三维相变存储器的读写速度的差异较大，特别是写速度可能接近1000倍，为了缓解该速度上的差异，在除了通过正常的层级设置外，还可以为第N级缓存器分配少量的SRAM作为输入/输出缓冲区。第N级缓存器中三维相变存储器的优势在于非易失性，高密度和高容量；第N级缓存器中的SRAM缓冲区将可以用于克服写入速度差异，以及读取速度差异。
基于此，在一些实施例中，所述第N级缓存器还包括第一类存储器，用于作为所述三维相变存储器的缓冲区；所述第一类存储器的写操作速度大于所述三维相变存储器的写操作速度。
其中，在一些实施例中，所述第一类存储器包括SRAM。
实际应用中，可以在三维相变存储器的旁边预留一块位置给SRAM，以作为三维相变存储器的缓冲区。
本发明实施例提供了一种CPU，包括：至少一个内核；与所述内核信号连接的N级缓存器；其中，所述N等于三或四；所述N级缓存器中的第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；通过所述相变存储器层的晶态与非晶态之间的切换实现数据的存储；通过所述选通层的导通实现电极对所述相变存储器元件的加热或淬火，以实现所述相变存储器层的晶态与非晶态之间的切换。本发明实施例中，采用三维相变存储器作为CPU的多级缓存器中的最后一级缓存器(即第三级缓存器或第四级缓存器)。将非易失性三维相变存储器作为CPU的第三级(或第四级)缓存器的方案的优势可以包括：
1、提高CPU缓存效率并减小密集型第一级，第二级(或第一级，第二级，第三级)缓存的尺寸和使用量；
2、基于第三级(或第四级)缓存器与CPU内核距离的减小，CPU内核与第三级(或第四级)缓存器之间的数据传输速度显著提高，延迟更小；
3、三维相变存储器作为非易失性存储器可以合并纠错功能以确保数据准确性；
4、三维相变存储器作为密度更高的存储器，可以使CPU内核效率更高，系统速度更快，同时PCB板尺寸更小、管芯尺寸更小。
本发明实施例又提供一种CPU。图6为本发明实施例提供的CPU 600的组成结构示意图。如图6所示，所述CPU 600，包括：
第一半导体结构601，所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N-1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；
第二半导体结构602，所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；
键合结合层603，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
这里，所述CPU包括堆叠设置的第一半导体结构601和第二半导体结构602。也就是说，本发明实施例中的CPU将CPU的至少一个内核、以及第一级至第N-1级缓存器设置在一个半导体结构中，而将CPU的第N级缓存器设置在另一个半导体结构中，该两个半导体结构通过键合后形成CPU。
实际应用中，为了实现两个半导体结构键合，在第一半导体结构中还设置有第一键合层，在第二半导体结构中还设置有第二键合层。所述第一键合层可以包括：第一介质层，贯穿第一介质层的多个第一沟槽，位于第一沟槽中的第一导电触点。所述第二键合层可以包括：第二介质层，贯穿第二介质层的第二沟槽，位于第二沟槽中第三阻挡层表面的第二导电触点。这里，第一键合层和第二键合层中的对应结构的形貌可以相同也可以不同，具体的，第一导电触点的径宽(这里，径宽可以理解为沿第一沟槽宽度方向的截面的宽度)与第二导电触点的径宽可以相等也可以不同。实际应用中，所述第一沟槽及第二沟槽的截面可以是圆形、椭圆形或长条形等；所述第一介质层及所述第二介质层的材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合；所述第一导电触点及所述第二导电触点的材料可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。
这里，第一键合层与第二键合层之间键合界面既存在金属(导电触点)又存在电介质物质的键合。在一些具体的实施例中，第一导电触点和第二导电触点通过接触的方式导电连接；当第一介质层和第二介质层的材料均包括氧化硅时，第一介质层和第二介质层通过二者表面的Si-OH键反应形成Si-O-Si键而结合在一起。第一介质层和第二介质层结合在一起形成的结合层即为键合结合层。
实际应用中，所述第一半导体结构601可以设置在第二半导体结构602的下方。
基于此，在一些实施例中，
所述第一半导体结构601包括：
第一衬底6011；
位于所述第一衬底6011上的所述内核6012以及所述第一级至第N-1级缓存器6013；
位于所述内核6012以及所述第一级至第N-1级缓存器6013上的所述第一键合层6014；
所述第二半导体结构602包括：
位于所述第一键合层6014上的所述第二键合层6024；
位于所述第二键合层6024上的所述三维相变存储器的存储单元阵列6023；
位于所述存储单元阵列6023上的所述三维相变存储器的外围电路6022；
位于所述外围电路6022上的第二衬底6021。
示例性地，如图7所示，所述第一半导体结构601包括：第一衬底6011、内核6012、第一级至第N-1级缓存器6013、以及第一键合层6014。其中，内核6012、及第一级至第N-1级缓存器6013在前述的实施例中已述及，这里不再赘述。所述第一衬底6011的材料包括但不限于硅。
需要说明的是，图7中L1表征第一级缓存器；L2表征第二级缓存器，可以理解的是，图7中仅示出了N为三时的情况，实际应用中，当N为四时，第一级至第N-1级缓存器6013包括第一级缓存器、第二级缓存器以及并列在所述第二级缓存器旁边的第三级缓存器。
所述第二半导体结构602包括：第二衬底6021、三维相变存储器的外围电路6022、三维相变存储器的存储单元阵列6023以及第二键合层6024。其中，三维相变存储器的外围电路6022、三维相变存储器的存储单元阵列6023在前述的实施例中已述及，这里不再赘述。所述第二衬底6021的材料包括但不限于硅，第二衬底6021可以根据实际需求进行掺杂。
实际应用中，所述第二半导体结构602还包括地址线互连层，所述地址线互连层包括图7中示出的连接结构(英文可以表达为Contact)，通过所述地址线互连层中的连接结构将三维相变存储器的存储单元阵列6023中的字线或者位线与三维相变存储器的外围电路6022连接。
需要说明的是，图7示出了三维相变存储器的存储单元阵列的结构仅用于作为实例，不用于限制本发明实施例的三维相变存储器的存储单元阵列的结构。
实际应用中，所述第一半导体结构601可以设置在第二半导体结构602的上方。
基于此，在一些实施例中，
所述第二半导体结构602包括：
第二衬底6021；
位于所述第二衬底6021上的所述三维相变存储器的外围电路6022；
位于所述外围电路6022上的所述三维相变存储器的存储单元阵列6023；
位于所述存储单元阵列6023上的所述第二键合层6024；
所述第一半导体结构601包括：
位于所述第二键合层6024上的所述第一键合层6014；
位于所述第一键合层6014上的所述内核6012以及所述第一级至第N-1级缓存器6013；
位于所述内核6012以及所述第一级至第N-1级缓存器6013上的第一衬底6011。
示例性地，如图8所示，所述第一半导体结构601设置在第二半导体结构602的上方。
在一些实施例中，所述CPU还包括位于顶部衬底上的电引出结构604；所述CPU通过所述电引出结构604与外部器件连接；所述顶部衬底为第一衬底6011和第二衬底6021中位置处于上方的衬底；
所述电引出结构604包括：位于所述顶部衬底中的通孔6041；位于所述通孔中的导电柱塞6042；位于所述顶部衬底上的再布线层6043；以及位于所述再布线层上的焊垫6044。
实际应用中，所述电引出结构604可以设置在CPU的顶部，用于将CPU中需要与外部器件连接的部件引出，以便于与外部器件连接。这里，所述外部器件是指该CPU在使用时需要与该CPU连接的外界电路、外界装置、或外界系统等。电引出结构604具体可以参考图7、或图8中所示。
这里，顶部衬底为设置在CPU的顶部的衬底。示例性地，当第二半导体结构602设置在第一导体结构601的上方时，顶部衬底可以指第二衬底6021。示例性地，当第一半导体结构601设置在第二导体结构602的上方时，顶部衬底可以指第一衬底6011。
实际应用中，导电柱塞6042一般包括导电材料，包括但不限于铜。最终可以通过焊垫6044与外部器件实现电连接。
在一些实施例中，所述第一半导体结构601还包括第一互连层6015；所述内核以及所述第一级至第N-1级缓存器通过所述第一互连层6015与所述第一导电触点连接；
所述第二半导体结构602还包括第二互连层6025；所述三维相变存储器通过所述第二互连层6025与所述第二导电触点连接。
实际应用中，第一互连层6015和第二互连层6025具体可以参考图7、或图8中所示。图7和图8中还展示出了相应互连层中部分进行连接的连接线。
本发明实施例提供了一种CPU，包括：第一半导体结构，所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N-1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；第二半导体结构，所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。本发明实施例中，三维相变存储器与内核以及前几级缓存器之间通过键合的方式连接在一起可以进一步减少CPU的尺寸，提高CPU的集成度。
本发明实施例又提供一种CPU的制造方法，以得到前述的CPU。图9为本发明实施例CPU的制造方法的实现流程示意图。如图9所示，所述方法包括以下步骤：
步骤901：形成第一半导体结构；所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N-1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；
步骤902：形成第二半导体结构；所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；
步骤903：在所述第一半导体结构和所述第二半导体结构之间形成键合结合层；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
图10a-图10k为本发明实施例提供的一种CPU的制造过程的剖视图的示例。在图10a-图10k中以N为三为例进行说明。应当理解，图9中所示的操作并非排他的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。下面结合图9、图10a-图10k描述本实施例的CPU的形成方法。
其中，在步骤901中，主要形成CPU的内核、CPU的第一级缓存器以及CPU的第二级缓存器。
在一些实施例中，所述形成第一半导体结构601，包括：
提供第一衬底6011；
在所述第一衬底6011上形成所述内核6012以及所述第一级至第N-1级缓存器6013；
在所述内核6012以及所述第一级至第N-1级缓存器6013上形成所述第一键合层6014。
其中，在一些实施例中，在所述第一衬底6011上形成所述内核6012以及所述第一级至第N-1级缓存器6013之后，在所述内核6012以及所述第一级至第N-1级缓存器6013上形成第一互连层6015；
相应地，在所述第一互连层上形成所述第一键合层，以使所述内核以及所述第一级至第N-1级缓存器通过所述第一互连层与所述第一导电触点连接。
实际应用中，上述过程可以参考图10a-图10d，形成内核用于实现运算器功能的运算功能元件以及用于实现控制器功能的控制功能元件；同时形成四级缓存器中每一级缓存器的外围电路以及存储单元阵列。相关技术中对于内核以及第一级至第二级缓存器的制造比较成熟，这里不再赘述。
实际应用中，形成第一互连层6013的方法包括：形成介质层；在所述介质层中形成贯穿介质层且延伸至待连接结构中的孔或沟槽；在所述孔或沟槽中填充导电材料，以形成第一互连层。这里，所述介质层可以包括氧化硅，所述导电材料可以包括铜或钨。
实际应用中，形成第一键合层6014的过程可以包括：形成第一介质层；在所述第一介质层中形成第一沟槽；向所述第一沟槽中填充金属材料，形成导电触点。这里，形成第一介质层的方式可以是热氧化法或沉积法；例如，热氧化法的氧化气氛可以是干氧氧化、水汽氧化及湿氧氧化；沉积法可以是物理气相沉积、化学气相沉积及溅射等方式。形成沟槽的方式可以包括刻蚀，例如，干法刻蚀。填充金属材料方式可以是常用的金属沉积方法。
在步骤902中，主要形成CPU的第三级缓存器。这里，所述第三级缓存器即第N级缓存器包括三维相变存储器。
在一些实施例中，所述形成第二半导体结构602，包括：
提供第二衬底6021；
在所述第二衬底6021上形成三维相变存储器的外围电路6022；
在所述外围电路6022上形成所述三维相变存储器的存储单元阵列6023；
在所述存储单元阵列6023上形成所述第二键合层6024。
其中，在一些实施例中，在所述外围电路6022上形成所述三维相变存储器的存储单元阵列之6023后，在所述存储单元阵列上形成第二互连层6025；
相应地，在所述第二互连层6025上形成所述第二键合层6024，以使所述三维相变存储器通过所述第二互连层6025与所述第二导电触点连接。
实际应用中，如图10e所示，第三级缓存器的外围电路6022具体可以包括互补金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)晶体管及该晶体管的控制电路。形成所述三维相变存储器的外围电路6022的晶体管及相关控制电路的具体过程可以包括：先在衬底(如硅衬底)上形成P型阱区(PWell)和N型阱区(NWell)，分别在PWell进行n掺杂，在NWell进行p掺杂，形成所需半导体掺杂区；然后，在衬底表面以上形成金属栅极，得到包含晶体管的外围电路及相关控制电路。
接下来，如图10f所示，形成地址线互连层，以通过地址线互连层中的连接结构将三维相变存储器的存储单元阵列6023中的字线或者位线与三维相变存储器的外围电路6022连接。
接下来，如图10g所示，形成第三级缓存器的存储单元阵列。实际应用中，形成存储单元阵列的方法可以包括：在地址线互连层上形成第一地址线层；在所述第一地址线层上形成多个存储单元以及第二地址线层，以形成所述第N级缓存器的存储单元阵列；其中，所述第一地址线层和所述第二地址线层平行于同一平面且彼此垂直，所述多个存储单元中的每一存储单元与所述第一地址线层和第二地址线层均垂直。
实际应用中，所述第一地址线层可以包括字线层，对应地所述第二地址线层可以包括位线层；或者，第一地址线层可以包括位线层，对应地第二地址线层可以包括字线层。第一地址线层可以包括多条字线或者位线；第二地址线层可以包括多条位线或者字线。实际应用中，所述字线或位线的材料可以包括钨。第一地址线层与第二地址线层平行，并且第一地址线层的地址线(字线或位线)与第二地址线层的地址线(位线或字线)垂直；多个存储单元中的每一存储单元与所述第一地址线层和第二地址线层均垂直。所述每个存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层。这里，字线层、位线层以及存储单元之间的相对位置关系以及存储单元的结构均可以参考图5a。
实际应用中，形成相应第一地址线层的地址线或相应第一地址线层的地址线的步骤，包括：沉积导体层；对所述导体层进行图案化处理；对进行图案化处理后的导体层进行刻蚀，形成相应第一地址线层的地址线或相应第一地址线层的地址线。
实际应用中，形成相应存储单元的步骤包括：在相应的第一地址线层上依次沉积第一电极层、选通层、第二电极层、相变材料层及第三电极层；对所述第一电极层、选通层、第二电极层、相变材料层及第三电极层进行图案化处理；对进行图案化处理后的所述第一电极层、选通层、第二电极层、相变材料层及第三电极层进行刻蚀，形成相应存储单元。
实际应用中，用作第N级缓存器的三维相变存储器可以包括多层堆叠的结构，如两层堆叠结构、四层堆叠结构或者六层堆叠结构等。图10e中示出的即为具有两层堆叠结构的三维相变存储器。实际应用中，可以采用逐层向上堆叠的方式形成具有多层堆叠结构的三维相变存储器。
接下来，如图10h所示，形成第三级缓存器的第二互连层6025。实际应用中，形成第二互连层6025的具体方式与前述形成第二互连层6015的具体方式类似，这里不再赘述。
接下来，如图10h所示，形成第三级缓存器的第二互连层6025。实际应用中，形成第二互连层6025的具体方式与前述形成第一互连层6015的具体方式类似，这里不再赘述。
接下来，如图10i所示，形成第三级缓存器的第二键合层6024。实际应用中，形成第二键合层6024的具体方式与前述形成第一互连层6014的具体方式类似，这里不再赘述。
需要说明的是，步骤901和步骤902的执行顺序不受限制，二者可以并行。只要在步骤903前完成即可。
在步骤903中，主要是将形成的第一半导体结构601和第二半导体结构602进行键合。
实际应用中，所述键合的方式具体可以包括：将第一半导体结构601中第一键合层6014和第二半导体结构602中第二键合层6024对准，使得第一导电触点与第二导电触点相接触。随后，通过加热，使得二者的导电触点电性连接在一起，而两个半导体结构的非金属区的氢离子和氧离子互相结合，使得第一半导体结构601和第二半导体结构602的非金属区键合在一起。在第一半导体结构601和第二半导体结构602相接触之前，还包括：对第一半导体结构601和第二半导体结构602表面进行清洗和离子轰击，使得半导体结构表面游离的氢离子和氧离子增多，便于后续的键合。
实际应用中，在进行键合后，还可以在键合结构的顶部形成电引出结构604.
在一些实施例中，所述方法还包括：
在顶部衬底上形成电引出结构604；所述顶部衬底为第一衬底和第二衬底中位置处于上方的衬底；所述CPU通过所述电引出结构604与外部器件连接；
所述形成电引出结构604，包括：
在所述顶部衬底中形成通孔6041；
在所述通孔6041中填充导电材料形成导电柱塞6042；
在所述顶部衬底上形成再布线层6043；
在所述再布线层6043上形成焊垫6044。
这里，顶部衬底为设置在CPU的顶部的衬底。示例性地，当第二半导体结构602设置在第一导体结构601的上方时，顶部衬底可以指第二衬底6021。示例性地，当第一半导体结构601设置在第二导体结构602的上方时，顶部衬底可以指第一衬底6011。
实际应用中，为了降低形成通孔6041的工艺难度，可以先对顶部衬底进行减薄处理后，再进行通孔刻蚀。导电柱塞6042一般包括导电材料，包括但不限于铜。形成导电柱塞6042方式可以是常用的金属沉积方法。再布线层6043可以通过通孔或过孔的方式实现不同结构间的连接。
需要说明的是，第一半导体结构601和第二半导体结构602中需要与外部连接的器件均可以通过第一互连层6015、第二互连层6025及电引出结构604实现电引出。
可以理解的是，当CPU包括四级缓存器时，制造方法与上述举例的CPU包含三级缓存器的情况类似，这里不再赘述。
基于前述CPU，本发明实施例提供一种CPU的控制方法。图11为本发明实施例CPU的控制方法的实现流程示意图。如图11所示，所述方法包括以下步骤：
步骤1101：CPU的内核接收数据访问请求；其中，所述CPU包括本发明实施例提供的CPU；
步骤1102：查看所述CPU的N级缓存器中的第一级缓存器中是否存在所述请求数据；
步骤1103：确定所述第一级缓存器中不存在所述请求数据时，查看所述N级缓存器中的所述第一级缓存器的下一级缓存器中是否存在所述请求数据；
步骤1104：确定被查找的缓存器中不存在所述请求数据时，按照缓存器级数依次增加的顺序，继续查看新的下一级缓存器中是否存在所述请求数据，至所述N级缓存器中的第N级缓存器；
步骤1105：确定所述第N级缓存器中存在所述请求数据时，返回所述请求数据；确定所述第N级缓存器中不存在所述请求数据时，将主存储器中的相应数据载入所述第N级缓存器中。
基于前述的CPU，实际应用中，以N为三为例进行说明。对于CPU的三级缓存器：L1，L2，L3，级别越小越接近CPU，所以速度也更快，同时容量越小。L1缓存器是位置最接近CPU的缓存器，缓存器容量最小(例如：32K)，速度最快，每个内核可以对应设置一个L1缓存器，或两个L1缓存器。当设置两个L1缓存器时，一个可以用于存数据，另一个可以用于存储指令。L2缓存器是容量较L1缓存器容量更大一些的缓存器(例如：256K)，速度要慢一些，每个核上可以设置一个L2缓存器；L3缓存器是三级缓存中最大的一级(例如3MB)，同时也是最慢的一级，同一个CPU插槽之间的内核可以共享一个L3缓存器。就像数据库缓存一样，获取数据时首先会在最快的缓存中找数据，如果缓存没有命中，则往下一级找，直到三级缓存都找不到时，那只有向内存索要数据了。随着未命中次数的增加，代表获取数据消耗的时长增长。
也就是说，在本发明实施例中，在读取数据时，从存储器中查询数据的顺序为：先查询第一级缓存，第一级缓存未命中后再查询第二级缓存，按照该规律直到第N级缓存器，当第N级缓存器中未命中后将主存储器中的相应数据载入所述第N级缓存器中。
其中，在一些实施例中，所述第N级缓存器还包括第一类存储器，用于作为所述三维相变存储器的缓冲区；所述第一类存储器的写操作速度大于所述三维相变存储器的写操作速度；
所述确定所述第N级缓存器中不存在所述请求数据时，将主存储器中的相应数据载入所述第N级缓存器中，包括：
确定所述第N级缓存器中不存在所述请求数据时，将主存储器中的相应数据载入所述第N级缓存器的第一类存储器中；
在查看所述第N级缓存器中是否存在所述请求数据时，包括：
查看所述第N级缓存器的第一类存储器中是否存在所述请求数据；
确定所述第一类存储器中不存在所述请求数据时，查看N级缓存器中的相变存储器中是否存在所述请求数据。
实际应用中，当第N级缓存器中未命中后将主存储器中的相应数据先载入第一类存储器中。这里，所述第一类存储器可以包括SRAM。
在一些实施例中，所述方法还包括：
在所述CPU被重启时，通过查看所述第N级缓存器中存储的所述CPU断电时的运行状态和数据的快照来快速恢复所述CPU的正常运行。
实际应用中，将CPU的运行状态和数据存储在第N级缓存器即三维相变存储器中，由于三维相变存储器为非易失性存储器，所以在CPU断电后，CPU的运行状态和数据仍存储在其中。CPU在供电恢复后，不需要从磁盘中将CPU的运行状态和数据复制到主存储器中，而是直接读取保留在第N级缓存器中的CPU的运行状态和数据快照，由于不需要启动磁盘的载入程序，CPU恢复正常运行的得到了很大的提升。
本发明实施例提出一种使用嵌入式三维相变存储器作为CPU的第三级或第四级缓存器的方案，该方案可以提高CPU缓存性能，逻辑效率和良率。在本发明实施例中，通过逻辑CMOS工艺在同一芯片上形成了CPU内核以及第一级，第二级和第三级缓存以及其他逻辑电路，密集三维相变存储器阵列在后端路由层中形成为非易失性第三级或第四级缓存器，以提供大型的非易失性数据存储。本发明实施例可以存储CPU状态和数据的快照以快速恢复CPU，还可以合并纠错功能以确保数据准确性。
需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (10)

1.一种中央处理器CPU，其特征在于，包括：
第一半导体结构，所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N-1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；
第二半导体结构，所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器以及第一类存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；所述第一类存储器用于作为所述三维相变存储器的缓冲区；所述第一类存储器的写操作速度大于所述三维相变存储器的写操作速度；
键合结合层，位于所述第一半导体结构和所述第二半导体结构之间；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
2.根据权利要求1所述的CPU，其特征在于，
所述第一半导体结构包括：
第一衬底；
位于所述第一衬底上的所述内核以及所述第一级至第N-1级缓存器；
位于所述内核以及所述第一级至第N-1级缓存器上的所述第一键合层；
所述第二半导体结构包括：
位于所述第一键合层上的所述第二键合层；
位于所述第二键合层上的所述三维相变存储器以及第一类存储器的存储单元阵列；
位于所述存储单元阵列上的所述三维相变存储器以及第一类存储器的外围电路；
位于所述外围电路上的第二衬底。
3.根据权利要求1所述的CPU，其特征在于，
所述第二半导体结构包括：
第二衬底；
位于所述第二衬底上的所述三维相变存储器以及第一类存储器的外围电路；
位于所述外围电路上的所述三维相变存储器以及第一类存储器的存储单元阵列；
位于所述存储单元阵列上的所述第二键合层；
所述第一半导体结构包括：
位于所述第二键合层上的所述第一键合层；
位于所述第一键合层上的所述内核以及所述第一级至第N-1级缓存器；
位于所述内核以及所述第一级至第N-1级缓存器上的第一衬底。
4.根据权利要求2或3所述的CPU，其特征在于，所述CPU还包括位于顶部衬底上的电引出结构；所述CPU通过所述电引出结构与外部器件连接；所述顶部衬底为第一衬底和第二衬底中位置处于上方的衬底；
所述电引出结构包括：位于所述顶部衬底中的通孔；位于所述通孔中的导电柱塞；位于所述顶部衬底上的再布线层；以及位于所述再布线层上的焊垫。
5.根据权利要求1所述的CPU，其特征在于，所述第一半导体结构还包括第一互连层；所述内核以及所述第一级至第N-1级缓存器通过所述第一互连层与所述第一导电触点连接；
所述第二半导体结构还包括第二互连层；所述三维相变存储器以及第一类存储器通过所述第二互连层与所述第二导电触点连接。
6.一种CPU的制造方法，其特征在于，包括：
形成第一半导体结构；所述第一半导体结构包括至少一个内核、与所述内核信号连接的第一级至第N-1级缓存器、以及包含有第一导电触点的第一键合层；其中，所述N等于三或四；
形成第二半导体结构；所述第二半导体结构包括第N级缓存器和包含有第二导电触点的第二键合层；所述第N级缓存器包括三维相变存储器以及第一类存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；所述第一类存储器用于作为所述三维相变存储器的缓冲区；所述第一类存储器的写操作速度大于所述三维相变存储器的写操作速度；
在所述第一半导体结构和所述第二半导体结构之间形成键合结合层；其中，所述第一导电触点在所述键合结合层处与所述第二导电触点电性连接。
7.根据权利要求6所述的方法，其特征在于，
所述形成第一半导体结构，包括：
提供第一衬底；
在所述第一衬底上形成所述内核以及所述第一级至第N-1级缓存器；
在所述内核以及所述第一级至第N-1级缓存器上形成所述第一键合层；
所述形成第二半导体结构，包括：
提供第二衬底；
在所述第二衬底上形成三维相变存储器以及第一类存储器的外围电路；
在所述外围电路上形成所述三维相变存储器以及第一类存储器的存储单元阵列；
在所述存储单元阵列上形成所述第二键合层。
8.根据权利要求7所述的方法，其特征在于，在形成所述键合结合层后，
所述第一半导体结构形成在所述第二半导体结构的上方；
或者，
所述第一半导体结构形成在所述第二半导体结构的下方。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：
在顶部衬底上形成电引出结构；所述顶部衬底为第一衬底和第二衬底中位置处于上方的衬底；所述CPU通过所述电引出结构与外部器件连接；
所述形成电引出结构，包括：
在所述顶部衬底中形成通孔；
在所述通孔中填充导电材料形成导电柱塞；
在所述顶部衬底上形成再布线层；
在所述再布线层上形成焊垫。
10.根据权利要求7所述的方法，其特征在于，所述方法还包括：
在所述第一衬底上形成所述内核以及所述第一级至第N-1级缓存器之后，在所述内核以及所述第一级至第N-1级缓存器上形成第一互连层；
所述在所述至少一个内核以及所述第一级至第N-1级缓存器上形成所述第一键合层，包括：
在所述第一互连层上形成所述第一键合层，以使所述内核以及所述第一级至第N-1级缓存器通过所述第一互连层与所述第一导电触点连接；
所述方法还包括：
在所述外围电路上形成所述三维相变存储器以及第一类存储器的存储单元阵列之后，在所述存储单元阵列上形成第二互连层；
所述在所述存储单元阵列上形成所述第二键合层，包括：
在所述第二互连层上形成所述第二键合层，以使所述三维相变存储器以及第一类存储器通过所述第二互连层与所述第二导电触点连接。
CN202110126171.9A 2021-01-29 2021-01-29 中央处理器及其制造方法 Active CN112928136B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110126171.9A CN112928136B (zh) 2021-01-29 2021-01-29 中央处理器及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110126171.9A CN112928136B (zh) 2021-01-29 2021-01-29 中央处理器及其制造方法

Publications (2)

Publication Number Publication Date
CN112928136A CN112928136A (zh) 2021-06-08
CN112928136B true CN112928136B (zh) 2023-07-04

Family

ID=76168548

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110126171.9A Active CN112928136B (zh) 2021-01-29 2021-01-29 中央处理器及其制造方法

Country Status (1)

Country Link
CN (1) CN112928136B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113451223B (zh) * 2021-08-31 2021-11-19 山东普利斯林智能仪表有限公司 一种用于半导体基板的封装机构及封装方法
CN113505091B (zh) * 2021-09-10 2021-12-14 西安紫光国芯半导体有限公司 一种基于sedram的堆叠式器件以及堆叠式系统
KR20230134739A (ko) * 2022-03-15 2023-09-22 에스케이하이닉스 주식회사 반도체 장치
WO2024129760A1 (en) * 2022-12-15 2024-06-20 Murata Manufacturing Co., Ltd. 3-d ic structures including standalone pcm switch layers

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232038B (zh) * 2008-02-26 2010-12-08 中国科学院上海微系统与信息技术研究所 高密度相变存储器的结构与制备的工艺
US10296465B2 (en) * 2016-11-29 2019-05-21 Board Of Regents, The University Of Texas System Processor using a level 3 translation lookaside buffer implemented in off-chip or die-stacked dynamic random-access memory
US10651153B2 (en) * 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
JP7331119B2 (ja) * 2019-04-15 2023-08-22 長江存儲科技有限責任公司 複数の機能性チップを伴う三次元ｎａｎｄメモリデバイスの集積

Also Published As

Publication number Publication date
CN112928136A (zh) 2021-06-08

Similar Documents

Publication Publication Date Title
CN112928136B (zh) 中央处理器及其制造方法
US6740921B2 (en) Semiconductor memory cell and method of forming same
US10319908B2 (en) Integrative resistive memory in backend metal layers
US11205465B2 (en) Decode circuitry coupled to a memory array
JP2021503712A (ja) クロスバー・アレイ抵抗スイッチング・デバイスに対するラップアラウンド上部電極ライン
US11716911B2 (en) Electronic device
US11271156B2 (en) Electronic device and method for fabricating the same
US10692931B2 (en) Electronic device and method for fabricating the same
KR102668222B1 (ko) 전자 장치 및 그 제조 방법
Huang et al. High density embedded 3D stackable via RRAM in advanced MCU applications
CN113097383B (zh) 中央处理器及其制造方法
CN113096706B (zh) 中央处理器及其制造方法
CN114093908A (zh) 混合式随机存取存储器的系统架构、结构以及其制作方法
CN113345487B (zh) 存储器、存储器系统及存储器的制造方法
CN112885867B (zh) 中央处理器的制造方法、中央处理器及其控制方法
CN113725355B (zh) 电子装置及其制造方法
US10741491B1 (en) Electronic device and method of fabricating the same
CN113437110B (zh) 相变存储系统及其制造方法
CN113471358B (zh) 具有两个相变存储器的电子芯片
CN114512601B (zh) 相变存储器及其制作方法
CN113439336B (zh) 三维相变存储器器件及其形成方法
CN118541020A (zh) 半导体器件、存储器和存储系统
CN118215388A (zh) 半导体器件、存储器和存储系统
CN118317611A (zh) 相变存储器及其制造方法、存储器系统
CN118215387A (zh) 半导体器件和存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant