CN114093908A - 混合式随机存取存储器的系统架构、结构以及其制作方法 - Google Patents

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Abstract

本发明公开一种混合式随机存取存储器的系统架构、结构以及其制作方法，其中用于单芯片系统的混合式随机存取存储器包含：一半导体基底，其具有一磁阻式随机存取存储器区以及一可变电阻式随机存取存储器区、一第一介电层，位于该半导体基底上、多个可变电阻式随机存取存储器单元位于该可变电阻式随机存取存储器区的该第一介电层中、一第二介电层位于该第一介电层之上、以及多个磁阻式随机存取存储器单元位于该磁阻式随机存取存储器区的该第二介电层中。

Description

混合式随机存取存储器的系统架构、结构以及其制作方法
技术领域
本发明涉及一种混合式随机存取存储器的系统架构，更具体言之，其涉及一种同时在一单芯片系统(System-On-Chip,SOC)上具有磁阻式随机存取存储器与可变电阻式随机存取存储器的混合式随机存取存储器的系统架构。
背景技术
经过多年的研发，现今有几种新兴的存储器类型正在电子产品的行业中崛起，诸如3D XPoint、磁阻式随机存取存储器(MRAM)、相变化存储器(PCM)、可变电阻式存储器(ReRAM)以及铁电随机存取存储器(FeRAM)等，其中有些新兴存储器甚至有望取代现今电子产品中泛用的动态随机存取存储器(DRAM)、NOR闪存存储器、NAND闪存存储器以及静态随机存取存储器(SRAM)等，并开始用于独立芯片以及嵌入特殊应用集成电路(ASIC)、微控制器(MCU)、甚至运算处理器之中，从而使其变得比现有的存储器技术更具竞争力。
对现今的微控制器架构以及人工智能应用方面而言，其使用的存储器需同时满足高效能与非挥发性的诉求，故具备这类特性的新兴存储器是其不错的候选者。然而，现今对于新兴存储器的使用仅止于系统面上，尚无法做到在单芯片系统(System-On-Chip,SOC)上整合制作多种混合的新兴存储器。故此，相关领域的技术人员仍需对现今的混合式随机存取存储器架构进行进一步的开发与研究。
发明内容
有鉴于现今的存储器系统架构与相关制作工艺尚无法在单芯片系统(System-On-Chip,SOC)上整合实现混合式的存储器，本发明特此提出了一种在单芯片系统上整合了磁阻式随机存取存储器与可变电阻式随机存取存储器的混合式随机存取存储器的系统架构、结构以及其制作方法，此混合式随机存取存储器的系统架构适合用于高效能的微控制器与人工智能应用，并可同时满足高速与低速存取以及数字与模拟电路的需求。
本发明的其一面向在于提出一种用于一单芯片系统上的混合式随机存取存储器的系统架构，包含一运算单元、一混合式寄存器耦接至该运算单元、多个磁阻式随机存取存储器区块，每个该磁阻式随机存取存储器区块包含多个磁阻式随机存取存储器单元耦接至一磁阻式随机存取存储器控制器且该磁阻式随机存取存储器控制器耦接至该混合式寄存器、以及多个可变电阻式随机存取存储器区块，每个该可变电阻式随机存取存储器区块包含多个可变电阻式随机存取存储器单元耦接至一可变电阻式随机存取存储器控制器，且该可变电阻式随机存取存储器控制器耦接至该混合式寄存器，其中该可变电阻式随机存取存储器单元与该磁阻式随机存取存储器单元位于同一半导体基底上。
本发明的另一面向在于提出一种用于单芯片系统上的混合式随机存取存储器，包含一半导体基底，其具有一磁阻式随机存取存储器区以及一可变电阻式随机存取存储器区、一第一介电层位于该半导体基底上、多个可变电阻式随机存取存储器单元位于该可变电阻式随机存取存储器区的该第一介电层中、一第二介电层位于该第一介电层之上、以及多个磁阻式随机存取存储器单元，位于该磁阻式随机存取存储器区的该第二介电层中。
本发明的又一面向在于提出一种制作用于单芯片系统上的混合式随机存取存储器的方法，其步骤包含：提供一半导体基底，该半导体基底具有一磁阻式随机存取存储器区以及一可变电阻式随机存取存储器区、在该半导体基底的该可变电阻式随机存取存储器区上形成多个可变电阻式随机存取存储器单元、在该半导体基底上形成一第一介电层，使得该些可变电阻式随机存取存储器单元位于该第一介电层中、在该第一介电层的该磁阻式随机存取存储器区之上形成多个磁阻式随机存取存储器单元、以及在该第一介电层上形成一第二介电层，使得该些磁阻式随机存取存储器单元位于该第二介电层中。
本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的优选实施例的细节说明后应可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1为本发明实施例中一混合式随机存取存储器的系统架构图；
图2为本发明实施例中一混合式随机存取存储器基本的系统架构图；以及
图3至图14为本发明实施例中MRAM与ReRAM两种不同存储器在单一晶片上的制作流程的截面图。
需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
主要元件符号说明
100 系统架构
102 数据备份单元
104 MRAM磁盘阵列控制器
106 数据备份单元
108 ReRAM磁盘阵列控制器
110 运算单元
111 高速数据控制器
112 中速数据控制器
113 低速数据控制器
114 芯片
115 光纤通道
116 处理器
117 高速缓存
120 混合式寄存器
121 高速数据寄存器
122 中速数据寄存器
123 低速数据寄存器
130 MRAM区块
131 MRAM单元
132 热备盘
133 磁盘阵列失效部件
134 数据备份单元
135 MRAM控制器
140 ReRAM区块
141 ReRAM单元
142 热备盘
143 磁盘阵列失效部件
144 ReRAM控制器
200 层间介电层
201 第一区域
202 第二区域
204 介电覆盖层
205 开口
206 氧化钽层
208 下电极
209 五氧化二钽层
210 铱层
212 钌层
214 氮化钛层
216 上电极
218 覆盖层
220 间隔壁
224 金属间介电层
226 介电覆盖层
228 金属间介电层
230 介电覆盖层
232 介电层
234 导孔件
236 下电极层
238 磁隧穿结叠层
240 上电极层
242 上电极
244 磁隧穿结叠层
246 下电极
248 金属间介电层
250 介电覆盖层
252 覆盖层
CT 接触结构
MRAM 磁阻式随机存取存储器单元
M1 第一金属层
M2 第二金属层
M3 第三金属层
ReRAM 可变电阻式随机存取存储器单元
V1,V2 导孔件
具体实施方式
现在下文将详细说明本发明的示例性实施例，其会参照附图示出所描述的特征以便阅者理解并实现技术效果。阅者将可理解文中的描述仅通过例示的方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。
阅者应能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含义应当以广义的方式被解读，以使得「在…上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在…之上」或「在…上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。
阅者通常可以至少部分地从上下文中的用法理解术语。例如，至少部分地取决于上下文，本文所使用的术语「一或多个」可以用于以单数意义描述任何特征、结构或特性，或者可以用于以多个意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如「一」、「一个」、「该」或「所述」之类的术语同样可以被理解为传达单数用法或者传达多个用法。另外，术语「基于」可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确地描述的额外因素，这同样至少部分地取决于上下文。
阅者更能了解到，当「包含」与/或「含有」等词用于本说明书时，其明定了所陈述特征、区域、整体、步骤、操作、要素以及/或部件的存在，但并不排除一或多个其他的特征、区域、整体、步骤、操作、要素、部件以及/或其组合的存在或添加的可能性。
如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，基底可以由诸如玻璃、塑胶或蓝宝石晶片的非导电材料制成。
如本文中使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水准、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个介电层。
再者，如文中所使用者，磁盘阵列(RAID)指得是容错式磁盘阵列。通常，磁盘阵列技术是一种将相同的数据存储在多个硬盘或存储器上不同地方的方法，通过将数据存储在不同的硬盘或存储器上，输入/输出的运作可以平衡的方式重叠来改进系统效能。因为多硬盘或存储器会增加平均故障间隔(MTBF)，故以容错方式存储数据也可增进故障容许度。
本发明提出了一种混合式随机存取存储器的系统架构，其包含磁阻式随机存取存储器(MRAM)与可变电阻式随机存取存储器(ReRAM)两种不同的存储器。更特别的是，上述的磁阻式随机存取存储器与可变电阻式随机存取存储器两种不同的存储器是在同一制作工艺中制作在同一片晶片或基底上，其具有整合制作工艺以及适用于单芯片系统设计的优点。
现在请参照图1，其示意性地绘示出了根据本发明实施例中一混合式随机存取存储器的系统架构图。阅者需事先了解到，此架构实作了包含MRAM与ReRAM两种不同存储器的数据存储。大体来说，磁阻式随机存取存储器(MRAM)是一种非挥发性存储器，其数据不是以电荷或电流形式存储，而是通过磁性存储元件来存储。可变电阻式随机存取存储器(ReRAM)也是一种非挥发性存储器，其操作原理是利用过渡金属氧化物的电阻值会随着所施加偏压的不同而改变，以此来区别元件内部所存储的值。
如图所示，此系统架构100可应用于微控制器(MCU)或是单芯片系统(SOC)中，其内部可包含了一混合式寄存器120，其耦接至一运算单元110。一数据备份单元102、一MRAM磁盘阵列控制器/解码器104以及一ReRAM磁盘阵列控制器/解码器108耦接至混合式寄存器120。一数据备份单元106与一MRAM区块130耦接至MRAM磁盘阵列控制器104。MRAM磁盘阵列控制器104与ReRAM磁盘阵列控制器108可在物理和逻辑阵列中分别管理MRAM区块130与ReRAM区块140的数据存取。
如图所示，每个MRAM区块130包含了多个MRAM单元131、一热备盘132耦接至MRAM单元131、一MRAM控制器135耦接至MRAM单元131、一磁盘阵列失效部件133耦接至MRAM控制器135、以及一数据备份单元134耦接至MRAM控制器135。每个MRAM单元131为存储器存储的最小单位，MRAM控制器135则控制着MRAM区块130中各功能区块的连结与运作。
再者，一ReRAM区块140耦接至ReRAM磁盘阵列控制器108。ReRAM区块140包含了多个ReRAM单元141、一热备盘142耦接至ReRAM单元141、一ReRAM控制器144耦接至ReRAM单元141、以及一磁盘阵列失效部件143耦接至ReRAM控制器144与热备盘142。每个ReRAM单元141为存储器存储的最小单位，ReRAM控制器144则控制着ReRAM区块140中各功能区块的连接与运作。
在本发明实施例中，混合式寄存器120包含了高速数据寄存器121、中速数据寄存器122以及低速数据寄存器123。数据备份单元102耦接至混合式寄存器120。混合式寄存器120可用来暂存指令、数据和地址，通过快速地存取数据来加速计算机程序的执行。特别是因应多种不同的存储器架构，其通过高速/中速/低速等三种不同的寄存器121,122,123来暂存从具有不同读取/写入速度的存储器来的数据，例如这三种速度分别对应运算单元110端的高速缓存117、MRAM区块130以及ReRAM区块140。
运算单元110一般可包含一芯片114，如系统与周边元件整合芯片。一高速数据控制器111耦接至芯片114、一中速数据控制器112耦接至芯片114以及一低速数据控制器113耦接至芯片114，其可分别接收来自混合式寄存器120端不同速度的数据或是将对应数据传送至该处。一光纤通道115耦接至芯片114，其可提供高速的网路互连。一处理器116耦接至芯片114，其可为一指令与数据处理器、以及一高速缓存117耦接至处理器116，如一静态随机存取存储器(SRAM)。
请参照图2。在实际应用中，本实施例中的MRAM区块130可以用来取代传统的DRAM来作为系统的数据暂存区，其具有较高的读取/写入速度、非挥发性、大容量密度的优点。ReRAM区块140则可以用来取代传统读取/写入速度较慢的闪存存储器(Flash)或固态硬盘(SSD)，作为数据存储区之用。MRAM区块130与ReRAM区块140两者间可彼此耦接，并共同经由前述的混合式寄存器120耦接至运算单元端的高速缓存117，如SRAM。运算单元110可对该三种不同存储器所存储或暂存的数据进行运算处理。
在说明了本发明混合式随机存取存储器的系统架构后，接下来将参照图3至图14来说明本发明MRAM与ReRAM两种不同的存储器在同一片基底或晶片上的制作流程。需注意，由于一般半导体前段制作工艺(FEOL)中的部位与特征并非本发明的重点，为了避免模糊焦点之故，图3至图14的截面图以及实施例中将省略前段制作工艺中包含栅极、源/漏极、主动(有源)区或/以及掺杂区等部位的图示与说明，整个存储器制作工艺将从中段制作工艺(MEOL)的层间介电层与接触结构开始说明。
请参照图3。首先提供一基底，如一硅基底，其上形成有一层间介电层(ILD)200。在本发明实施例中，基底上划分出一第一区域201与一第二区域202，其中第一区域201是预定用来形成MRAM存储器的区域，第二区域202是预定用来形成ReRAM存储器的区域。基底上还会划分有逻辑区域与周边区域等其他不同性质的区域，但在图示中将不予示出。
在本发明实施例中，层间介电层200可为单层结构或多层结构，其材质可为四乙氧基硅烷(tetraethoxysilane,TEOS)，可通过化学气相沉积(CVD)方式来形成。层间介电层200中形成有接触结构CT，其电连接到下方前段制作工艺中所形成的栅极、源/漏极以及主动区等部位(未图示)。接触结构CT的材质可为铜、铝或钨等，其与层间介电层200的介面处可形成有阻障层(未图示)。层间介电层200的整个表面上形成有一层薄的介电覆盖层204，其盖住了接触结构CT。介电覆盖层204具有扩散阻障以及蚀刻停止的功效，其材质可为碳氮化硅(SiCN)。在本实施例中，第二区域202上方的介电覆盖层204会通过光刻制作工艺吃出开口205，裸露出下方部分的接触结构CT。第一区域202上方的介电覆盖层204在此步骤则不会被吃出开口。
请参照图4。在吃出开口205，接下来在开口205中形成ReRAM单元(cell)的下电极208，其电连接到下方的接触结构CT。下电极208的材质可为氮化钽(TaN)，其可通过CVD制作工艺在介电覆盖层204的表面形成一层共形的下电极材料层，之后再以介电覆盖层204为停止层进行一化学机械平坦化(CMP)制作工艺移除位于介电覆盖层204上的部位来形成，如此下电极208与介电覆盖层204的顶面会齐平。
请参照图5。在下电极208形成后，接下来在介电覆盖层204的表面依序形成氧化钽(TiOX)层206、五氧化二钽(Ta2O5)层209、铱(Ir)层210、钌(Ru)层212以及氮化钛(TiN)层214等层结构。其中，氧化钽层206、五氧化二钽层209以及铱层210可共同作为ReRAM单元的可变电阻部位，其可通过CVD制作工艺或是物理气相沉积(PVD)制作工艺来形成。钌层212与氮化钛层214等层可共同作为ReRAM单元的上电极部位，其可通过PVD制作工艺形成，其中钌层212在本实施例制作工艺中也可作为一蚀刻停止层。
请参照图6。在形成氧化钽层206、五氧化二钽层209、铱层210、钌层212以及氮化钛层214等材料层结构后，接下来以钌层212为一蚀刻停止层进行一光刻制作工艺图案化氮化钛层214，形成ReRAM单元的上电极216图案。在此步骤中，除了第二区域202上所形成的上电极216以外，第一区域201与第二区域202上其余的氮化钛层214都被移除。
请参照图7。在上电极216形成后，接下来以上电极216为硬掩模并以介电覆盖层204为蚀刻停止层进行一反应性离子蚀刻制作工艺，移除除了上电极216下方以外其他部位的氧化钽层206、五氧化二钽层209、铱层210以及钌层212等层结构，如此形成个别具有下电极208、可变电阻层(包含氧化钽层206与五氧化二钽层209)以及上电极216等部位的ReRAM单元。之后，在整个基底表面形成一层共形、保护性的覆盖层218。覆盖层218的材料可为氮化硅(SiN)，其可通过CVD制作工艺来形成。
请参照图8。在覆盖层218形成后，接下来进行一非等向性蚀刻制作工艺移除表面上ReRAM单元与介电覆盖层204表面上的覆盖层218，仅留下ReRAM单元的材料层侧壁上的覆盖层218，如此形成了ReRAM单元的间隔壁220结构。
请参照图9。在间隔壁220形成后，接下来在ReRAM单元的周围形成金属间介电层224。金属间介电层224的材质可为超低介电材料(ULK)，如碳氧化硅(SiOC)，其可通过CVD制作工艺在整个基底表面沉积一层超低介电材料层，之后再以ReRAM单元的上电极216为停止层进行CMP制作工艺移除位于上电极216以上的部位来形成。如此，金属间介电层224的顶面会与ReRAM单元的上电极216的顶面齐平。
复参照图9。金属间介电层224形成后，之后可以在金属间介电层224中形成金属互连结构，如第一金属层M1，其电连接到下方的接触结构CT。第一金属层M1的材质可为铜(Cu)、钴(Co)或钌(Ru)等金属材质，其可采用单镶嵌制作工艺来形成。须注意在本发明实施例中，不同于ReRAM单元只形成在基底的第二区域202，第一金属层M1在基底的第一区域201与第二区域202上都可以形成。最后，再于整个基底表面上形成另一层薄的介电覆盖层226来盖住ReRAM单元与第一金属层M1。介电覆盖层226的材质同样使用具有扩散阻障以及蚀刻停止的SiCN。
请参照图10。介电覆盖层226形成后，接下来在介电覆盖层226上形成另一金属间介电层228，并在金属间介电层228中形成互连结构，包括导孔件V1以及第二金属层M2。其中，导孔件V1会电连接下方的第一金属层M1或是ReRAM单元的上电极216。金属间介电层228的材质可为超低介电材料(ULK)，其可通过CVD制作工艺加上CMP制作工艺来形成。导孔件V1与第二金属层M2则可以使用双镶嵌制作工艺来形成，其包含以介电覆盖层226为停止层蚀刻金属间介电层228来形成导孔件V1与第二金属层M2的孔洞与沟槽图案，之后再于孔洞中填入铜或钴等金属材质来形成。最后，再于整个基底表面上形成另一层SiCN材质的介电覆盖层230来盖住第二金属层M2与金属间介电层228。
在ReRAM单元(包括其上方电连接的导孔件V1与第二金属层M2等互连结构)制作完成后，接下来可以在ReRAM单元上方的层级中进行MRAM单元的制作。本发明实施例将以金属间介电层228的下一层级(其中会包含导孔件V2以及第三金属层M3)为例来说明MRAM单元的制作。然而需注意，本发明实施例中的MRAM单元也可以制作在基底更上方其他不同的金属间介电层中，且MRAM单元只会形成在第二区域202以外的第一区域201中，不会与第二区域202中的ReRAM单元重叠。
复参照图10。首先在介电覆盖层230的上方形成一介电层232。介电层232的材质可为TEOS，其可通过化学气相沉积(CVD)方式形成。接着，在第一区域201的介电层232中形成导孔件234，其材质可为钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(CoWP)等所构成的群组，但不限于此。导孔件234将电连接下方的互连结构，如第二金属层M2。
请参照图11。导孔件234形成后，接下来在介电层232上依序形成下电极层236、磁隧穿结叠层238、以及上电极层240。下电极层236、磁隧穿结叠层238、以及上电极层240可以使用PVD制作工艺在同一腔体中临场(in-situ)形成。在本发明实施利中，下电极层236的材料较佳包含导电材料，例如氮化钽(TaN)，但不局限于此，依据本发明其他实施例下电极层236又可包含钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)或其组合。磁隧穿结叠层238为一多层结构，其可能包含晶种层、固定层(pinned layer)、参考层、穿隧阻障层、自由层、以及金属隔层等层结构。
概略言之，固定层可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。穿隧阻障层可由包含氧化物之绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。自由层可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(CoFeB)，但不限于此。其中，自由层的磁化方向会受外部磁场而「自由」改变。由于磁隧穿结叠层238的结构并非本发明重点，图中一律以磁隧穿结叠层238来概括上述该些多层结构。上电极层240的材料则较佳为氮化钛(TiN)
请参照图12。形成下电极层236、磁隧穿结叠层238以及上电极层240等层结构之后，接下来进行一光刻制作工艺图案化上电极层240，形成MRAM单元的上电极242图案。在此步骤中，除了第一区域201上所形成的上电极242以外，第一区域201与第二区域202上其余的上电极层240都被移除。
请参照图13。在上电极242形成后，接下来以上电极242为硬掩模进行一反应性离子蚀刻制作工艺，移除除了上电极242下方以外其他部位的磁隧穿结叠层238与下电极层236，如此形成个别具有下电极246、磁隧穿结叠层244以及上电极242的MRAM单元。由于离子束蚀刻制作工艺的特性，蚀刻后剩余的介电层232的上表面会略低于导孔件234的顶面且呈现一弧形或曲面。之后，在整个基底表面形成一层共形、保护性的覆盖层252。覆盖层252的材料可为氮化硅，但又可依据制作工艺需求选用其他介电材料，例如又可包含氧化硅、氮氧化硅或氮碳化硅，其可通过CVD制作工艺来形成。
请参照图14。在覆盖层252形成后，接下来进行一光刻制作工艺移除MRAM区域以外的覆盖层252与介电层232，仅留下MRAM单元的材料层侧壁上的覆盖层218，如此形成了MRAM单元的间隔壁220结构。在MRAM单元制作完成后，接下来在MRAM单元的周围形成金属间介电层248以及位于其中的导孔件V2与第三金属层M3等互连结构，并在整个表面上形成一层薄的介电覆盖层250来盖住MRAM单元与第三金属层M3。上述部件的材料以及制作工艺与前述实施例中的相同，此处不多加赘述。
须注意在其他实施例中，上述的MRAM单元可以形成在基底更上方的其他层级中，并不限于图中所示的导孔件V2与第三金属层M3层级。此外在MRAM单元完成后，接着还继续进行后续的后段制作工艺(BEOL)来在其上方的层级制作其他的部件，例如上层的互连结构以及顶部金属层与接触垫等。由于该些制作工艺与部件并非本案的重点，说明书与图示中将予以省略。
综合上述说明，本发明提出的混合式随机存取存储器的系统架构可整合利用ReRAM与MRAM两种不同类型的随机存取存储器，其可同时满足高速与低速存取以及数字与模拟电路的需求。再者，此ReRAM与MRAM两种不同的随机存取存储器是在相同的制作流程中制作在同一片基底或晶片上，使得此系统架构适合用于现今高效能的微控制器、单芯片系统以及人工智能应用。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (17)

1.一种用于单芯片系统上的混合式随机存取存储器的系统架构，其特征在于，包含：
运算单元；
混合式寄存器，耦接至该运算单元；
多个磁阻式随机存取存储器区块，每个该磁阻式随机存取存储器区块包含多个磁阻式随机存取存储器单元耦接至磁阻式随机存取存储器控制器，且该磁阻式随机存取存储器控制器耦接至该混合式寄存器；以及
多个可变电阻式随机存取存储器区块，每个该可变电阻式随机存取存储器区块包含多个可变电阻式随机存取存储器单元耦接至可变电阻式随机存取存储器控制器，且该可变电阻式随机存取存储器控制器耦接至该混合式寄存器；
其中该多个可变电阻式随机存取存储器单元与该多个磁阻式随机存取存储器单元位于同一半导体基底上。
2.根据权利要求1所述的用于单芯片系统上的混合式随机存取存储器的系统架构，其中该些磁阻式随机存取存储器区块耦接至该些可变电阻式随机存取存储器区块。
3.根据权利要求1所述的用于单芯片系统上的混合式随机存取存储器的系统架构，其中每个该磁阻式随机存取存储器区块还包含：
热备盘，耦接至该些磁阻式随机存取存储器单元；
数据备份单元，耦接至该磁阻式随机存取存储器控制器；以及
磁盘阵列失效部件，耦接至该磁阻式随机存取存储器控制器。
4.根据权利要求1所述的用于单芯片系统上的混合式随机存取存储器的系统架构，其中每个该可变电阻式随机存取存储器区块还包含：
热备盘，耦接至该些可变电阻式随机存取存储器单元；以及
磁盘阵列失效部件，耦接至该可变电阻式随机存取存储器控制器。
5.根据权利要求1所述的用于单芯片系统上的混合式随机存取存储器的系统架构，其中该混合式寄存器包含高速数据寄存器与低速数据寄存器。
6.根据权利要求1所述的用于单芯片系统上的混合式随机存取存储器的系统架构，其中该运算单元包括：
芯片；
高速数据运算控制器，耦接至该芯片；
低速数据运算控制器，耦接至该芯片；
处理器，耦接至该芯片；以及
高速缓存，耦接至该处理器。
7.一种用于单芯片系统的混合式随机存取存储器，其特征在于，包含：
半导体基底，具有磁阻式随机存取存储器区以及可变电阻式随机存取存储器区；
第一介电层，位于该半导体基底上；
多个可变电阻式随机存取存储器单元，位于该可变电阻式随机存取存储器区的该第一介电层中；
第二介电层，位于该第一介电层之上；以及
多个磁阻式随机存取存储器单元，位于该磁阻式随机存取存储器区的该第二介电层中。
8.根据权利要求7所述的用于单芯片系统的混合式随机存取存储器，其中每个该可变电阻式随机存取存储器单元包含：
下电极；
上电极，位于该下电极之上；
可变电阻层，位于该下电极与该上电极之间；以及
间隔壁，位于该下电极、该可变电阻层以及该上电极的侧壁上。
9.根据权利要求8所述的用于单芯片系统的混合式随机存取存储器，其中该可变电阻层包含氧化钽层、五氧化二钽层以及铱层的复层结构。
10.根据权利要求7所述的用于单芯片系统的混合式随机存取存储器，其中该第一介电层为第一金属层，该些可变电阻式随机存取存储器单元的该下电极通过接触结构连接至下方该半导体基底的主动区。
11.根据权利要求7所述的用于单芯片系统的混合式随机存取存储器，其中该些可变电阻式随机存取存储器单元的该上电极通过导孔件分别连接至上方的金属层。
12.根据权利要求7所述的用于单芯片系统的混合式随机存取存储器，其中每个该磁阻式随机存取存储器单元包含：
下电极；
磁性隧穿结叠层，位于该介层插塞上；
上电极，位于该磁性隧穿结层上；以及
覆盖层，覆盖该上电极与该磁性隧穿结层。
13.根据权利要求12所述的用于单芯片系统的混合式随机存取存储器，其中该磁性隧穿结叠层包含晶种层、固定层、参考层、穿隧阻障层以及自由层。
14.根据权利要求12所述的用于单芯片系统的混合式随机存取存储器，其中该磁阻式随机存取存储器单元的该下电极与该上电极通过导孔件分别连接至下方与上方的金属层。
15.一种制作用于单芯片系统上的混合式随机存取存储器的方法，其特征在于，包含：
提供半导体基底，该半导体基底具有磁阻式随机存取存储器区以及可变电阻式随机存取存储器区；
在该半导体基底的该可变电阻式随机存取存储器区上形成多个可变电阻式随机存取存储器单元；
在该半导体基底上形成第一介电层，使得该些可变电阻式随机存取存储器单元位于该第一介电层中；
在该第一介电层的该磁阻式随机存取存储器区之上形成多个磁阻式随机存取存储器单元；以及
在该第一介电层上形成第二介电层，使得该些磁阻式随机存取存储器单元位于该第二介电层中。
16.根据权利要求15所述的制作用于单芯片系统上的混合式随机存取存储器的方法，其中形成该可变电阻式随机存取存储器单元的步骤包含：
在该半导体基底上形成下电极；
在该下电极上依序形成可变电阻层与上电极层；
进行光刻制作工艺图案化该上电极层与该可变电阻层；
在该上电极层与该可变电阻层上覆盖一间隔层；以及
对该间隔层进行蚀刻制作工艺形成该间隔壁。
17.根据权利要求15所述的制作用于单芯片系统上的混合式随机存取存储器的方法，其中形成该磁阻式随机存取存储器单元的步骤包含：
依序形成下电极层、磁性隧穿结叠层以及上电极层；
进行光刻制作工艺图案化该下电极层、该磁性隧穿结叠层以及该上电极层；以及
形成覆盖层覆盖该些磁阻式随机存取存储器单元。
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