CN107706204B - 包含存储器区域及逻辑区域的集成电路ic - Google Patents
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Abstract
本揭露涉及一种包含存储器区域及逻辑区域的集成电路IC。所述IC包括存储器区域及逻辑区域。下金属层安置在衬底上方，且包括在所述存储器区域内的第一下金属线。上金属层覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线。存储器单元安置在所述第一下金属线与所述第一上金属线之间，且包括平坦底部电极。所述平坦底部电极邻接所述下金属层的第一下金属通路。通过形成所述平坦底部电极且透过所述下金属通路将所述平坦底部电极连接到所述下金属层，无需额外BEVA平坦化及/或图案化工艺。因此，减小损坏所述下金属线的风险，借此提供更可靠读取/写入操作及/或更佳性能。
Description
技术领域
本发明的实施例涉及一种非连续互连金属层之间的嵌入式存储器装置。
背景技术
许多现代电子装置含有经配置以存储数据的电子存储器。电子存储器可为易失性存储器或非易失性存储器。非易失性存储器能够在无电力的情况下存储数据，而易失性存储器不能。归因于相对简单结构及其与互补式金属氧化物半导体(CMOS)逻辑制程的兼容性，磁阻式随机存取存储器(MRAM)及电阻式随机存取存储器(RRAM)是下一代非易失性存储器技术的有前景的候选者。随着按比例调整(即，减小)芯片上组件的大小，装置“缩小”允许工程师将更多组件及更多对应功能集成到更新一代的IC上。在最近技术节点中，这已允许非易失性存储器与逻辑设备一起集成在一集成芯片上。
发明内容
根据本发明的一实施例，一种包含存储器区域及逻辑区域的集成电路(IC)包括：衬底；下金属层，其安置在所述衬底上方，且包括在所述存储器区域内的第一下金属线及在所述逻辑区域内的第二下金属线；上金属层，其覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线及在所述逻辑区域内的第二上金属线；及存储器单元，其安置在所述第一下金属线与所述第一上金属线之间，且包括平坦底部电极及顶部电极，所述顶部电极与所述底部电极通过电阻切换组件而分离；其中所述存储器单元分别透过邻接所述平坦顶部电极的第一下金属通路连接到所述第一下金属线，及透过邻接所述顶部电极的第一上金属通路连接到所述第一上金属线。
根据本发明的实施例，一种包含存储器区域及逻辑区域的集成电路(IC)包括：衬底；互连结构，其安置在所述衬底上方，所述互连结构包括堆栈在彼此上方且由层间介电(ILD)材料围绕的多个金属层，所述多个金属层包含由多个金属通路连接的多个金属线；多个存储器单元，其布置在所述存储器区域内且布置在彼此非连续的所述互连结构的下金属层与上金属层之间，存储器单元包括：底部电极，其安置在所述下金属层的下金属通路及围绕所述下金属通路的下ILD层上；电阻切换组件，其安置在所述底部电极上方；及顶部电极，其安置在所述电阻切换组件上方且邻接上金属通路；其中所述底部电极、所述电阻切换组件及所述顶部电极具有彼此对准的倾斜侧壁。
根据本发明的实施例，一种用于制造集成电路的方法包括：形成跨在衬底上方的下层间介电(ILD)层内的存储器区域及逻辑区域延伸的下金属层；在所述存储器区域内的所述下金属层的下金属在线形成下金属通路且形成围绕所述下金属通路的下低介电系数层；在所述下金属通路及所述下低介电系数层上方相继形成底部电极层、电阻切换层及顶部电极层；图案化所述底部电极层、所述电阻切换层及所述顶部电极层以形成存储器单元的底部电极、电阻切换组件及顶部电极且从所述逻辑区域移除；及在所述顶部电极上形成上金属通路且形成围绕所述上金属通路的上低介电系数层。
附图说明
当结合附图阅读时，自以下详细描述最佳理解本揭露的方面。注意，根据产业中的标准实践，各种构件未按比例绘制。事实上，为论述清楚起见，可任意增大或减小各种构件的尺寸。
图1A绘示具有嵌入在互连结构中的存储器单元的集成电路(IC)的一些实施例的剖面图。
图1B绘示具有嵌入在互连结构中的存储器单元的集成电路(IC)的一些替代实施例的剖面图。
图2绘示具有嵌入在互连结构中的存储器单元的集成电路(IC)的一些替代实施例的剖面图。
图3到13绘示展示制造集成电路(IC)的方法的一些实施例的剖面图。
图14绘示制造集成电路(IC)的方法的一些实施例的流程图。
具体实施方式
下列揭露提供用于实施所提供目标物的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不旨在限制。例如，在下列描述中的第一构件形成在第二构件上方或上可包含其中所述第一构件及所述第二构件经形成直接接触的实施例，且还可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各个实例中重复参考数字及/或字母。此重复是用于简化及清楚的目的且本身并不指示所论述的各种实施例及/或配置之间的关系。
此外，为便于描述，空间相对术语(诸如“底下”、“下方”、“下”、“上方”、“上”及类似者)在本文中可用以描述一个组件或构件与另一(些)组件或构件的关系，如图中所绘示。除图中描绘的定向之外，所述空间相对术语还意欲涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或成其它定向)且本文中使用的空间相对描述词同样可相应地解释。
半导体制造中的趋势是在单一衬底上集成不同类型的装置以达成更高集成。一个实例是衬底，其具有在其中形成逻辑设备的逻辑区域及在其中形成磁性随机存取存储器(MRAM)或电阻式随机存取存储器(RRAM)装置的存储器区域。为形成此类存储器单元(其在覆盖在所述衬底上的互连结构内形成)，可将底部电极层过量填充到所述互连结构的层间介电层的制备开口中及上方，且可使用化学机械抛光(CMP)及/或图案化工艺来平坦化所述底部电极层且形成底部电极通路(还称为BEVA)。然而，在此类制程中，化学机械抛光(CMP)无法产生在整个衬底上方的平坦表面。例如，当所述底部电极层(其具有相对较高结构完整性且趋于相对良好地“抵抗”CMP)存在于所述存储器区域上方但不在所述逻辑区域上方延伸时，金属互连线(其与所述底部电极层相比，具有相对较低结构完整性)可暴露在逻辑区域中的CMP。由于此金属互连线在结构上比所述底部电极弱，因此在所述底部电极上执行CMP可导致所述逻辑区域中的所述金属互连线的“凹陷”。因此，在针对存储器装置的底部电极平坦化之后，在所述逻辑区域中的所述金属互连线的部分最终可比在所述存储器区域中薄，甚至可能被移除。因此，此类受侵蚀金属线可劣化所得IC的可靠度。另外，随着按比例调整芯片上组件的大小，互连金属层的高度及金属间介电层的厚度也缩小。因此，将存储器装置放置在两个邻近金属层之间可为不适用的。
本揭露涉及一种具有放置在两个非连续金属层之间且邻接两个互连金属通路的嵌入式存储器装置的改良集成电路及相关联制造方法。在一些实施例中，所述集成电路包括存储器区域及逻辑区域。下金属层安置在衬底上方，且包括在所述存储器区域内的第一下金属线及在所述逻辑区域内的第二下金属线。上金属层覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线及在所述逻辑区域内的第二上金属线。存储器单元安置在所述第一下金属线与所述第一上金属线之间，且包括平坦底部电极及顶部电极，所述顶部电极与所述底部电极通过电阻切换组件而分离。所述存储器单元分别透过邻接所述平坦底部电极的第一下金属通路连接到所述第一下金属线且透过邻接所述顶部电极的第一上金属通路连接到所述第一上金属线。通过形成所述平坦底部电极且透过所述下金属通路将所述平坦底部电极连接到所述下金属层，无需额外BEVA平坦化及/或图案化工艺。因此，减小损坏所述下金属线的风险，借此提供更可靠读取/写入操作及/或更佳性能。
图1A及1B分别展示根据一些实施例的安置在衬底101上方的集成电路(IC)100a及100b的剖面图。如图1A及1B中所展示，互连结构105安置在衬底101上方且跨存储器区域124及逻辑区域126延伸。存储器区域124可对应于安置在互连结构105中的存储器单元(例如，存储器单元130)阵列，而逻辑区域126可耦合逻辑设备(诸如，所述衬底101中形成的晶体管)来支撑所述存储器单元的操作。
在一些实施例中，互连结构105包括由下层间介电(ILD)层104围绕的下金属层128及由上ILD层146围绕的上金属层152。下金属层128及上金属层152可包括铜。下金属层128包括彼此横向对准的多个下金属线，诸如在存储器区域124处的第一下金属线102a及在逻辑区域126处的第二下金属线102b。下金属层128进一步包括安置在所述下金属线上方的多个下金属通路，诸如耦合到第一下金属线102a的第一下金属通路112a及耦合到第二下金属线102b的第二下金属通路112b。在一些实施例中，直接沿下金属线102a、102b及下ILD层104的上表面安置下蚀刻停止层106及/或保护衬层108。在具有与下金属通路112a、112b的顶部表面对准的上表面的保护衬层108上方安置下低介电系数层110。下蚀刻停止层106可包括碳化硅、氮化硅或其组合。保护衬层108可包括诸如TEOS(原硅酸四乙酯)的介电材料。上金属层152覆盖在下金属层128及下ILD层104上。上金属层152可包括彼此横向对准的多个上金属线，诸如在存储器区域124处的第一上金属线150a及在逻辑区域126处的第二上金属线150b。多个上金属通路分别耦合到多个上金属线，包含第一上金属通路148a耦合到第一上金属线150a及第二上金属通路148b耦合到第二上金属线150b。在一些实施例中，围绕上金属通路148a、148b的下部分安置上蚀刻停止层142及/或保护衬层144。
在存储器区域124内，存储器单元130安置在第一下金属通路112a与第一上金属通路148a之间。在一些实施例中，存储器单元130包括邻接第一下金属通路112a的底部电极132、在底部电极132上方的电阻切换组件134及在电阻切换组件134上方的顶部电极136。底部电极132可具有平坦顶部表面及平坦底部表面及倾斜侧壁。底部电极132的所述侧壁可与电阻切换组件134及顶部电极136的侧壁共面。在一些实施例中，电阻切换组件134包括磁性穿隧结(MTJ)，所述磁性穿隧结(MTJ)包含底部铁磁性层134a、安置在底部铁磁性层134a上方的穿隧阻障层134b及安置在穿隧阻障层134b上方的顶部铁磁性层134c。在一些实施例中，底部电极132及顶部电极136可包括氮化钛(TiN)、氮化钽(TaN)、钽(Ta)及/或钛(Ti)，而下金属通路112a及上金属通路148a可包括铜。在一些实施例中，跨围绕存储器单元130的下部分的存储器区域124及逻辑区域126安置底部蚀刻停止层118。存储器单元130的剩余上部分是由间隔层120及/或存储器介电层122所围绕，而逻辑区域126的剩余上部分是由ILD层138所围绕。
在一些实施例中，参考图1A，在逻辑区域126内的上金属层152与下金属层128之间安置中间金属层140。中间金属层140包括邻接第二上金属通路148b及第二下金属通路112b，且具有实质上等于存储器单元130的高度的高度的中间金属线137。在一些实施例中，中间金属线137及第二上金属线150b可具有实质上相等高度a1。第二下金属线102可具有比中间金属线137及第二上金属线150b的高度a1小的高度a2。在一些实施例中，上金属通路148a、148b及下金属通路112a、112b可具有实质上相等高度b1。针对一些进一步按比例调整节点，诸如7nm节点及超过7nm节点，可将所述金属线(例如，137、150)的高度a1减小到实质上等于所述对应金属通路(例如，112、148)的高度b1，而在一些当前集成电路中，一金属线可具有大于对应金属通路的高度的高度。通过在非连续金属层(例如，金属层152及金属层128)之间且直接在两层金属通路(例如，金属通路148a及112a)之间形成存储器单元130，减小存储器单元尺寸限制且无需额外BEVA结构。
在一些替代实施例中，参考图1B，在上金属层152与下金属层128之间安置多个中间金属层140'。例如，第一中间金属线139及第二中间金属线143安置在第二上金属通路148b与第二下金属通路112b之间且通过中间金属通路141连接。在一些实施例中，中间金属线143、139可具有高度ax、ax+1。高度ax或ax+1可实质上等于第二上金属线150b的高度a1或第二下金属线102b的高度a2。上金属通路148a、148b及下金属通路112a、112b可具有实质上相等高度b1。中间金属通路141可具有高度bx。高度bx可实质上等于高度b1或金属通路在第二下金属线102b下方的高度。通过并入存储器单元130来横跨一个以上中间金属层，可进一步减小其之间的金属层及ILD层的尺寸而不受所述存储器单元限制影响。
图2绘示根据一些替代实施例的集成电路(IC)200的剖面图。如图2中所展示，IC200包括衬底101及安置在衬底101上方且跨存储器区域124及逻辑区域126延伸的互连结构105。互连结构105可包含多个金属层或其它导电层，诸如彼此堆栈且安置在衬底101上方的第一金属互连层202、第二金属互连层204、第三金属互连层206、第四金属互连层128、第五金属互连层140及第六金属互连层152。可通过层间介电(ILD)材料(例如，104、138、146)(诸如二氧化硅或一或多种种类的低介电系数材料)及蚀刻停止层及保护层(例如，118、142、144)(诸如碳化硅、氮化硅或其它介电层)将所述金属互连层中的金属彼此分离。在一些实施例中，在存储器区域124内的第四互连金属层128与第六互连金属层152之间安置存储器单元130。在一些实施例中，存储器单元130包括底部电极132及顶部电极136及将顶部电极136与底部电极132分离的电阻切换组件134。在一些实施例中，存储器单元130是磁阻式随机存取存储器(MRAM)单元及电阻切换组件134可包括具有由穿隧阻障层分离的底部铁磁性层及顶部铁磁性层的磁性穿隧结(MTJ)结构。在一些其它实施例中，存储器单元130是电阻式随机存取存储器(RRAM)单元且电阻切换组件134可包括RRAM介电层。在逻辑区域126内的第四互连金属层128与第六互连金属层152之间的第五金属互连层140内安置中间金属线137。在一些实施例中，跨围绕存储器单元130及中间金属线137的下部分的存储器区域124及逻辑区域126安置底部蚀刻停止层118。存储器单元130的剩余上部分是由间隔层120及/或存储器介电层122所围绕，而中间金属线137的剩余上部分是由具有不同于存储器介电层122的介电材料的ILD层138所围绕。间隔层120可包括诸如TEOS(原硅酸四乙酯)的介电材料。
在一些实施例中，在存储器区域124内，在衬底101上方及隔离区域203之间布置晶体管。所述晶体管包含源极区域221、漏极区域239、栅极电极233及栅极介电质237。透过安置在一或多个ILD层104内的接触插塞219、第一金属互连线217及第一金属通路215将源极线213(SL)连接到源极区域221。将用于寻址存储器单元130的字线(WL)235耦合到栅极电极233。透过接触插塞205、第一金属互连层202的金属线201A及金属通路222A、第二金属互连层204的金属线201B及金属通路222B及第三金属互连层206的金属线201C及金属通路222C及第四金属互连层128的第一下金属线102a及第一下金属通路112a将存储器单元130的底部电极132连接到漏极区域239。在一些实施例中，第一上金属通路148a将存储器单元130的顶部电极136连接到作为布置在第六金属互连层152内的位线(BL)的第一上金属线。
应了解，在此实例中，下金属线102a、102b及下金属通路112a、112b定位在第四金属互连层128中，且上金属线150a、150b定位在第六金属互连层152中。然而，此类金属层的位置适于任何下非连续金属互连层或上非连续金属互连层。
图3到13绘示展示形成集成电路装置的方法的剖面图的一些实施例。
如图3的剖面图300中所展示，低介电系数层110经形成而覆盖在下金属层128上且跨存储器区域124及逻辑区域126延伸。在一些实施例中，通过在衬底101上方形成下ILD层104(例如，氧化物、低系数介电质或超低系数介电质)，接着通过镶嵌工艺以形成下ILD层内的开口且将金属材料(例如，铜、铝等)填充到所述开口中而形成下金属层128。接着，可执行平坦化工艺以移除过量金属材料而形成下金属层128。下金属层128经形成以具有在存储器区域124处的第一下金属线102a及在逻辑区域126处的第二下金属线102b。在一些实施例中，下金属层128可安置在后端制程(BEOL)金属互连堆栈内。可在下金属层128与低介电系数层110之间形成底部蚀刻停止层106及保护层108。在一些实施例中，底部蚀刻停止层106可包括氮化硅(SiN)、碳化硅(SiC)或类似复合物介电膜。在一些实施例中，保护层108可包括氮化硅、原硅酸四乙酯(TEOS)、富硅氧化物(SRO)或类似复合物介电膜。在一些实施例中，可通过气相沉积技术(例如，物理气相沉积、化学气相沉积等)形成底部蚀刻停止层106及保护层108。
如图4的剖面图400中所展示，在低介电系数层110上方形成且图案化屏蔽层406。执行蚀刻工艺402以穿过低介电系数层、保护层108及底部蚀刻停止层106形成第一凹槽404a及第二凹槽404b，且到达下金属层128上。屏蔽层406可为具有对应于待形成的第一凹槽404a及第二凹槽404b的开口的光刻胶层。在一些实施例中，可透过诸如等离子蚀刻的干式蚀刻工艺形成第一凹槽404a及第二凹槽404b。第一凹槽404a形成在存储器区域124处而到达第一下金属线102a且第二凹槽404b形成在逻辑区域126处而到达第二下金属线102b。
如图5的剖面图500中所展示，将一金属材料(例如，铜、铝等)填充到所述开口(图4的404a、404b)中。接着，执行平坦化工艺以移除过量金属材料来形成第一下金属通路112a及第二下金属通路112b。
如图6的剖面图600中所展示，在下金属通路112a、112b及下低介电系数层110上方相继形成底部电极层602、电阻切换层604及顶部电极层606。可通过一系列气相沉积技术(例如，物理气相沉积、化学气相沉积等)形成此等层。尽管图式中未展示，但在一些实施例中，可在沉积底部电极层602之前沉积扩散阻障层。可在顶部电极层606上形成硬屏蔽层及/或光刻胶层(未展示)来促进存储器单元的图案化。在一些实施例中，电阻切换层604可包括RRAM介电层，诸如在其相对较高电阻状态下的金属氧化物复合物(诸如，氧化铪(HfOx)、氧化锆(ZrOx)、氧化铝(AlOx)、氧化镍(NiOx)、氧化钽(TaOx)或氧化钛(TiOx))及在其相对较低电阻状态下的金属(诸如，钛(Ti)、铪(Hf)、铂(Pt)、钌(Ru)及/或铝(Al))。在一些实施例中，电阻切换层604可包括具有由穿隧阻障层分离的底部铁磁性层及顶部铁磁性层的磁性穿隧结(MTJ)结构。在各种实施例中，底部电极层602及顶部电极层606可包括金属氮化物(例如，氮化钛(TiN)或氮化钽(TaN))及/或金属(例如，钛(Ti)或钽(Ta))。
如图7的剖面图700中所展示，顶部电极层606、电阻切换层604及底部电极层602(图6中所展示)经图案化以在存储器区域124处形成存储器单元130的顶部电极136、电阻切换组件134及底部电极132。在一些实施例中，顶部电极136、电阻切换组件134及底部电极132的侧壁可倾斜及对准(例如，共面)。在一些其它实施例中，底部电极层602(图6中展示)可根据顶部电极136及电阻切换组件134，且根据与顶部电极136及电阻切换组件134并排的额外间隔件(未展示)而图案化。在一些实施例中，所述图案化工艺可包括干式蚀刻工艺，所述干式蚀刻工艺可具有包含CF4、CH2F2、Cl2、BCl3及/或其它化学品的蚀刻剂化学物。
如图8的剖面图800中所展示，底部蚀刻停止层118沿存储器单元130的外侧壁形成在低介电系数层110上方，且可延伸以覆盖顶部电极136的顶部表面。在一些实施例中，底部蚀刻停止层118是保形介电衬层且可跨存储器区域124及逻辑区域126延伸。底部蚀刻停止层118可包括氮化硅(SiN)、碳化硅(SiC)或类似复合物介电膜。在一些实施例中，可通过气相沉积技术(例如，物理气相沉积、化学气相沉积等)形成底部蚀刻停止层118。如上文所描述，在一些替代实施例中，底部蚀刻停止层118可在形成底部电极层602(图6中所展示)之前沉积在低介电系数层110上，且在形成存储器单元130之后再次沉积。在此情况中，底部蚀刻停止层118可具有在底部电极132下方延伸的下部分，如由虚线所展示。
如图9的剖面图900中所展示，在底部蚀刻停止层118上方形成存储器介电层122。在一些实施例中，间隔层120可在形成存储器介电层122之前，沿底部蚀刻停止层118的上表面形成。在一些实施例中，间隔层120及存储器介电层122可分别包括氮化硅、原硅酸四乙酯(TEOS)、富硅氧化物(SRO)或一类似复合物介电膜。在一些实施例中，可通过气相沉积技术(例如，物理气相沉积、化学气相沉积等)分别形成间隔层120及存储器介电层122。
如图10的剖面图1000中所展示，存储器介电层122经图案化且从所述逻辑区域移除，且ILD层138形成在存储器区域124内的底部蚀刻停止层118上方。在一些实施例中，ILD层138可包括通过沉积工艺(例如，CVD、PECVD、PVD等)形成的氧化层、低介电系数层或超低介电系数层。
如图11的剖面图1100中所展示，接着执行平坦化工艺以移除过量ILD层138及/或存储器介电层122。在一些实施例中，还降低底部蚀刻停止层118及间隔层120，使得顶部电极136的顶部表面暴露。可在形成ILD层138之前，在相同平坦化工艺中或在个别平坦化工艺中降低存储器介电层122、底部蚀刻停止层118及间隔层120。
如图12的剖面图1200中所展示，穿过逻辑区域126内的ILD层138及底部蚀刻停止层118形成包含中间金属线140的中间金属层140。在一些实施例中，使用镶嵌工艺来形成ILD层138内的开口且将金属材料(例如，铜、铝等)填充到所述开口中。接着，可执行平坦化工艺以移除过量金属材料。
如图13的剖面图1300中所展示，在存储器单元130、中间金属层140及ILD层138上方形成上ILD层146及上金属层152。上金属层152可包括透过第一上金属通路148a在存储器区域124处耦合到存储器单元130的第一上金属线150a，及透过第二上金属通路148b在逻辑区域126处耦合到中间金属线140的第二上金属线150b。在一些实施例中，上蚀刻停止层142及/或保护衬层144围绕上金属通路148a、148b的下部分安置。在一些实施例中，使用镶嵌工艺(包含但不限于双镶嵌工艺)来形成中间金属层140的通路及上金属层152的金属线。沟槽及导孔穿过上ILD层146形成，且接着使用导电材料(例如，铜)填充。接着执行平坦化。
图14展示形成闪存装置的方法1400的流程图的一些实施例。尽管已相对于图3到13描述方法1400，然将了解，方法1400不限于图3到13中所揭示的此类结构，而可独立于图3到13中所揭示的所述结构。类似地，将了解，图3到13中所揭示的此类结构不限于方法1400，而可如独立于方法1400的结构一样独立。同样，尽管所揭示的方法(例如，方法1400)在下文经绘示且描述为一系列动作或事件，然将了解，不以限制意义解释此类动作或事件的所绘示顺序。例如，一些动作可以不同顺序发生及/或与除本文中所绘示及/或所描述的那些之外的其它动作或事件并行发生。此外，不需要所有所绘示的动作来实施本文的描述的一或多个方面或实施例。另外，本文中所描绘的所述动作的一或多者可依一或多个单独动作及/或阶段实施。
在1402处，在包含在存储器区域及逻辑区域内的多个下金属线的衬底上方形成下金属层。在一些实施例中，通过在所述衬底上方形成下ILD层，接着通过镶嵌工艺来形成在所述下ILD层内的开口且将金属材料(例如，铜、铝等)填充到所述开口中而形成所述下金属层。接着，低介电系数层经形成而覆盖在所述下金属层上。图3绘示对应于动作1402的剖面图300的一些实施例。
在1404处，在所述下金属层的所述下金属在线的所述低介电系数层内形成下金属通路。在一些实施例中，通过镶嵌工艺形成下金属通路。图4到5绘示对应于动作1404的剖面图400、500的一些实施例。
在1406处，在所述下金属通路及所述下低介电系数层上方相继形成包含底部电极层、电阻切换层及顶部电极层的存储器单元层。图6绘示对应于动作1406的剖面图600的一些实施例。
在1408处，图案化所述存储器单元层以在存储器区域内形成存储器单元的顶部电极、电阻切换组件及底部电极。图7绘示对应于动作1408的剖面图700的一些实施例。
在1410处，底部蚀刻停止层沿所述存储器单元的外侧壁形成在所述低介电系数层上方，且可延伸以覆盖所述顶部电极的顶部表面。存储器介电层形成在所述存储器区域内的所述底部蚀刻停止层上方。图8到9绘示对应于动作1410的剖面图800、900的一些实施例。
在1412处，ILD层形成在所述逻辑区域内的所述底部蚀刻停止层上方。在一些实施例中，执行平坦化工艺使得所述顶部电极、所述存储器介电层及所述ILD层的上表面对准。图10到11绘示对应于动作1412的剖面图1000、1100的一些实施例。
在1414处，中间金属线穿过所述逻辑区域内的所述ILD层形成以达到所述下金属线的一者上。图12绘示对应于动作1414的剖面图1200的一些实施例。
在1416处，第一上金属通路及第二上金属通路经形成直接邻接所述记忆单元的所述顶部电极或所述中间金属线。所述上金属通路将所述存储器单元及所述中间金属线分别连接到在所述上金属通路上方形成的上金属线。图13绘示对应于动作1416的剖面图1300的一些实施例。
将了解，尽管此文件通篇参考例示性结构来论述本文中所描述的方法的方面，然所述方法不受限于所呈现的对应结构。确切地说，所述方法(及结构)被视为彼此独立且能够独立且在无关于图式中所描绘的特定方面的任一者的情况下实践。另外，可依任何适合方式(诸如，用旋涂、溅镀、生长成长及/或沉积技术等)形成本文中所描述的层。
同样，基于说明书及所附图式的读取及/或理解，所属领域的技术人员可想到等效更改及/或修改。本文中的揭露包含此类修改及更改且通常不旨在限于此。例如，尽管本文中所提供的图经绘示及描述为具有特定掺杂类型，然将了解，如所属领域的技术人员将了解，可利用替代掺杂类型。
在一些实施例中，本揭露涉及一种包含存储器区域及逻辑区域的集成电路(IC)。所述IC包括衬底、安置在所述衬底上方的下金属层及覆盖在所述下金属层上的上金属层。所述下金属层包括在所述存储器区域内的第一下金属线及在所述逻辑区域内的第二下金属线。所述上金属层包括在所述存储器区域内的第一上金属线及在所述逻辑区域内的第二上金属线。所述IC进一步包括安置在所述第一下金属线与所述第一上金属线之间的存储器单元，且包括平坦底部电极及顶部电极，所述顶部电极与所述底部电极通过电阻切换组件而分离。所述存储器单元分别透过邻接所述平坦底部电极的第一下金属通路连接到所述第一下金属线，且透过邻接所述顶部电极的第一上金属通路连接到所述第一上金属线。
在另一实施例中，本揭露涉及一种包含存储器区域及逻辑区域的集成电路(IC)。所述IC包括衬底及安置在所述衬底上方的互连结构。所述互连结构包括安置在彼此上方且由层间介电(ILD)材料围绕的多个金属层。通过多个金属通路连接所述多个金属层。所述IC进一步包括布置在所述存储器区域内且布置在彼此非连续的所述互连结构的下金属层与上金属层之间的多个存储器单元。存储器单元包括：安置在所述下金属层的下金属通路及围绕的下ILD层上的底部电极；安置在所述底部电极上方的电阻切换组件；及安置在所述电阻切换组件上方且邻接顶部金属通路的顶部电极。所述底部电极、所述电阻切换组件及所述顶部电极具有彼此共面的倾斜侧壁。
在又一实施例中，本揭露涉及一种制造集成电路(IC)的方法。所述方法包括形成跨在衬底上方的下层间介电(ILD)层内的存储器区域及逻辑区域延伸的下金属层及在所述存储器区域内的所述下金属层的下金属在线形成下金属通路且形成围绕所述下金属通路的下低介电系数层。所述方法进一步包括在所述下金属通路及所述下低介电系数层上方相继形成底部电极层、电阻切换层及顶部电极层；及图案化所述底部电极层、所述电阻切换层及所述顶部电极层以形成存储器单元的底部电极、电阻切换组件及顶部电极且从所述逻辑区域移除。所述方法进一步包括在所述顶部电极上形成上金属通路且形成围绕所述上金属通路的上低介电系数层。
上文概括若干实施例的特征使得所属领域的技术人员可更佳理解本揭露的方面。所属领域的技术人员应了解，其可容易使用本揭露作为设计或修改用于实行本文中介绍的实施例的相同目的及/或达成相同优点的其它工艺及结构的基础。所属领域的技术人员还应认识到，此类等效构造并未脱离本揭露的精神及范围，且其可在不脱离本揭露的精神及范围的情况下作出各种改变、置换及更改。
符号说明
100a 集成电路(IC)
100b 集成电路(IC)
101 衬底
102a 第一下金属线/下金属线
102b 第二下金属线/下金属线
104 下层间介电(ILD)层/ILD层
105 互连结构
106 下蚀刻停止层/底部蚀刻停止层
108 保护衬层/保护层
110 下低介电系数层/低介电系数层
112a 第一下金属通路/下金属通路/金属通路
112b 第二下金属通路/下金属通路/金属通路
118 底部蚀刻停止层
120 间隔层
122 存储器介电层
124 存储器区域
126 逻辑区域
128 下金属层/第四金属互连层/第四互连金属层
130 存储器单元
132 底部电极
134 电阻切换组件
134a 底部铁磁性层
134b 穿隧阻障层
134c 顶部铁磁性层
136 顶部电极
137 中间金属线/金属线
138 层间介电(ILD)材料/ILD层
139 第一中间金属线/中间金属线
140 中间金属层/第五金属互连层/中间金属线
140' 中间金属层
141 中间金属通路
142 上蚀刻停止层
143 第二中间金属线/中间金属线
144 保护衬层/保护层
146 上ILD层/层间介电(ILD)材料
148a 第一上金属通路/上金属通路
148b 第二上金属通路/上金属通路
150a 第一上金属线/上金属线
150b 第二上金属线/上金属线
152 上金属层/第六金属互连层
200 集成电路(IC)
201A 金属线
201B 金属线
201C 金属线
202 第一金属互连层
203 隔离区域
204 第二金属互连层
205 接触插塞
206 第三金属互连层
213 源极线
215 第一金属通路
217 第一金属互连线
219 接触插塞
221 源极区域
222A 金属通路
222B 金属通路
222C 金属通路
233 栅极电极
235 字线
237 栅极介电质
239 漏极区域
300 剖面图
400 剖面图
402 蚀刻工艺
404a 第一凹槽/开口
404b 第二凹槽/开口
406 屏蔽层
500 剖面图
600 剖面图
602 底部电极层
604 电阻切换层
606 顶部电极层
700 剖面图
800 剖面图
900 剖面图
1000 剖面图
1100 剖面图
1200 剖面图
1300 剖面图
1400 方法
1402 动作
1404 动作
1406 动作
1408 动作
1410 动作
1412 动作
1414 动作
1416 动作
a1 高度
a2 高度
ax 高度
ax+1 高度
b1 高度
bx 高度
BL 位线
SL 源极线
WL 字线
Claims (20)
1.一种包含存储器区域及逻辑区域的集成电路IC，所述集成电路IC包括：
衬底；
下金属层，其安置在所述衬底上方，且包括在所述存储器区域内的第一下金属线和在所述逻辑区域内的第二下金属线；
上金属层，其覆盖在所述下金属层上，且包括在所述存储器区域内的第一上金属线和在所述逻辑区域内的第二上金属线；
存储器单元，其安置在所述第一下金属线与所述第一上金属线之间，且包括底部电极和顶部电极，所述顶部电极与所述底部电极通过电阻切换元件而分离，其中所述存储器单元分别透过邻接所述底部电极的第一下金属通路连接到所述第一下金属线，且透过邻接所述顶部电极的第一上金属通路连接到所述第一上金属线；以及
中间金属线，其安置在所述第二下金属线与所述第二上金属线之间，且透过第二下金属通路连接到所述第二下金属线并透过第二上金属通路连接到所述第二上金属线；
其中所述中间金属线的高度等于所述存储器单元的高度。
2.根据权利要求1所述的IC，其中所述第一下金属通路和所述第一上金属通路的高度分别等于所述存储器单元的高度。
3.根据权利要求1所述的IC，其进一步包括：
下层间介电层，其环绕所述下金属层；和
底部蚀刻终止层，其安置在所述下层间介电层和所述下金属层上方并沿着所述存储器单元的侧壁向上延伸。
4.根据权利要求3所述的IC，其进一步包括：
分隔层，其沿着所述存储器区域内的所述底部蚀刻终止层的上表面安置；和
存储器介电层，其安置在所述分隔层上方并具有与所述顶部电极的上表面横向对准的上表面。
5.根据权利要求4所述的IC，其进一步包括：
低k介电层，其安置在所述逻辑区域内的所述底部蚀刻终止层上方，并具有与所述顶部电极的上表面横向对准的上表面；
其中所述低k介电层的介电常数小于所述存储器介电层的介电常数。
6.根据权利要求4所述的IC，其中所述底部蚀刻终止层包括碳化硅。
7.根据权利要求4所述的IC，其中所述分隔层包括氮化硅。
8.根据权利要求4所述的IC，其中所述存储器介电层包括原硅酸四乙酯TEOS。
9.根据权利要求1所述的IC，
其中所述下金属层和所述上金属层由铜制成；
其中所述底部电极和所述顶部电极包括氮化钛(TiN)、氮化钽(TaN)、钽(Ta)和/或钛(Ti)。
10.根据权利要求1所述的IC，其中所述存储器单元是磁阻随机存取存储器MRAM单元，所述MRAM单元的所述电阻切换元件包括：
底部铁磁层，其安置在所述底部电极上方；
隧道势垒层，其安置在所述底部铁磁层上方；以及
顶部铁磁层，其安置在所述隧道势垒层上方。
11.根据权利要求1所述的IC，其中所述存储器单元是电阻式随机存取记忆体RRAM单元，所述RRAM单元包括通过RRAM介电层分隔开的底部电极和顶部电极。
12.根据权利要求1所述的IC，其中所述第一下金属通路的高度等于所述第二下金属通路的高度。
13.一种包含存储器区域和逻辑区域的集成电路IC，所述集成电路包括：
衬底；
互连结构，其安置在所述衬底上方，所述互连结构包括彼此堆叠并由层间介电ILD材料环绕的多个金属层，所述多个金属层包含通过多个金属通路连接的多个金属线；
多个存储器单元，其布置在所述存储器区域内并布置在所述互连结构彼此不连续的下金属层与上金属层之间，存储器单元包括：
底部电极，其安置在所述下金属层的下金属通路和环绕所述下金属通路的下ILD层上；
电阻切换元件，其安置在所述底部电极上方；和
顶部电极，其安置在所述电阻切换元件上方并邻接上金属通路；
底部蚀刻终止层，其安置在所述存储器区域和所述逻辑区域内的所述下ILD层上，并沿着所述存储器单元的侧壁向上延伸；以及
分隔层，其沿着所述存储器区域内所述底部蚀刻终止层的上表面安置。
14.根据权利要求13所述的IC，所述IC进一步包括：
存储器介电层，其安置在所述存储器区域内，覆盖在所述底部蚀刻终止层上并环绕所述底部蚀刻终止层；和
低k介电层，其安置在所述逻辑区域内，覆盖在所述底部蚀刻终止层上。
15.根据权利要求13所述的IC，其中所述下ILD层包括低k介电材料，并与安置在所述下金属通路下面的所述下金属层的金属线分离。
16.一种用于制造集成电路的方法，所述方法包括：
在衬底上方的下层间介电ILD层内形成延伸穿过存储器区域和逻辑区域的下金属层；
在所述存储器区域内所述下金属层的下金属线上形成下金属通路，并形成环绕所述下金属通路的下低k介电层；
依次在所述下金属通路和所述下低k介电层上方形成底部电极层、电阻切换层以及顶部电极层；
图案化所述底部电极层、所述电阻切换层以及所述顶部电极层，从而形成存储器单元的底部电极、电阻切换元件以及顶部电极，并从所述逻辑区域去除所述底部电极层、所述电阻切换层以及所述顶部电极层；
在所述下低k介电层上形成环绕所述存储器单元的底部蚀刻终止层；
在所述底部蚀刻终止层上方形成存储器介电层；
图案化所述存储器介电层以从所述逻辑区域去除所述存储器介电层；以及
在所述顶部电极上形成上金属通路，并形成环绕所述上金属通路的上低k介电层。
17.根据权利要求16所述的方法，其进一步包括：
形成低k介电层，其覆盖在所述存储器区域内的所述存储器介电层上并位于所述逻辑区域内的所述底部蚀刻终止层上；和
执行平坦化工艺以去除所述低k介电层和/或所述存储器介电层的多余部分，并形成横向对准的所述低k介电层和所述存储器介电层的上表面。
18.根据权利要求17所述的方法，其进一步包括：
形成穿过所述下低k介电层的中间金属线，到达所述逻辑区域内的所述下金属层；
其中所述中间金属线与所述存储器单元的高度相等。
19.根据权利要求17所述的方法，其进一步包括：
在所述底部蚀刻终止层与所述存储器介电层之间形成分隔层；
其中所述分隔层的外侧壁与所述存储器介电层的外侧壁垂直对准。
20.根据权利要求19所述的方法，其中所述存储器单元的所述顶部电极、所述分隔层以及所述存储器介电层形成为其顶部表面横向对准。
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