CN116761435A - 一种存储器及其制作方法 - Google Patents
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Abstract
本申请公开了一种存储器及其制作方法，包括在底电路层的上表面同时形成存储阵列区的底电极以及逻辑区的第一顶部接触体；在存储阵列区待处理存储单元层的上表面和逻辑区形成图形化介质层；在图形化介质层的通孔中同时形成硬掩膜层和第二顶部接触体；硬掩膜层对应底电极，第二顶部接触体与第一顶部接触体接触连接；刻蚀待处理存储单元层形成存储单元层，得到存储器。本申请在形成存储阵列区的底电极的同时形成逻辑区的第一顶部接触体，在形成存储阵列区的硬掩膜层的同时形成逻辑区的第二顶部接触体，即逻辑区的顶部接触体分两次制作，且每次制作与存储阵列区中的结构同时完成，简化存储器的制作工艺，同时减少光罩的使用，降低成本。
Description
技术领域
本申请涉及半导体领域，特别是涉及一种存储器及其制作方法。
背景技术
磁性随机存储器(Magnetic Random Access Memory，MRAM)、阻变式存储器(Resistive Random Access Memory，RRAM)等阻式存储器可以划分为用于实现存储功能的存储阵列区以及用于实现逻辑功能和其他功能的逻辑区。存储阵列区中的底电极需要具有较高的深宽比，以减小存储单元层刻蚀过程中引起的反溅和保证主刻蚀后清洗充分，以及过刻蚀存储单元层时造成的金属污染等。
目前形成逻辑区的顶部接触体时，在存储阵列区的存储单元层刻蚀完成后回填介质，需要至少采用单独的光罩对逻辑区的介质层进行一次光罩，并进行单独的刻蚀形成通孔，即逻辑区的顶部接触体需要对逻辑区单独进行操作制得，使得存储器的制作过程繁琐，成本高。
此外，随着技术节点持续微缩及存储密度持续增加，需要对存储单元主刻蚀后进行更多的清洗、过刻以保证器件性能不衰减，即底部电极需要更高，对应的顶部接触体也会变得更高；另外，顶部接触体也会随着技术节点的微缩而减小，这两方面都极大限制了在制作顶部接触体过程中通孔的填充问题，传统的铜电镀不能满足所述高深宽比顶部接触体的制备要求，存在电性及可靠性风险。
因此，如何解决上述技术问题应是本领域技术人员重点关注的。
发明内容
本申请的目的是提供一种存储器及其制作方法，以简化存储器的制作工艺，同时降低成本。
为解决上述技术问题，本申请提供一种存储器制作方法，包括：
在底电路层的上表面同时形成存储阵列区的底电极以及逻辑区的第一顶部接触体；
在所述存储阵列区待处理存储单元层的上表面和所述逻辑区形成图形化介质层；
在所述图形化介质层的通孔中同时形成硬掩膜层和第二顶部接触体；所述硬掩膜层对应所述底电极，所述第二顶部接触体与所述第一顶部接触体接触连接；
刻蚀所述待处理存储单元层形成存储单元层，得到存储器。
可选的，所述刻蚀所述待处理存储单元层形成存储单元层之前，去除所述存储阵列区和所述逻辑区中在所述待处理存储单元层上表面所在平面以上的所述图形化介质层之后，还包括：
在所述存储阵列区和所述逻辑区沉积介质层。
可选的，在形成所述图形化介质层时，与所述第二顶部接触体对应的所述通孔的宽度小于所述第一顶部接触体的宽度。
可选的，所述刻蚀所述待处理存储单元层形成存储单元层之后，还包括：
在所述存储阵列区和所述逻辑区沉积保护层。
可选的，所述存储阵列区中所述待处理存储单元层的形成过程包括：
在所述存储阵列区和所述逻辑区均形成依次层叠的所述待处理存储单元层、介质硬掩膜层和光刻胶层；
去除位于所述逻辑区的所述光刻胶层；
去除位于所述逻辑区的所述介质硬掩膜层，以及位于所述存储阵列区的所述光刻胶层；
去除位于所述逻辑区的所述待处理存储单元层，保留位于所述存储阵列区中的所述待处理存储单元层。
可选的，所述去除位于所述逻辑区的所述待处理存储单元层包括：
采用反应离子刻蚀和离子束刻蚀双刻蚀方式，去除位于所述逻辑区的所述待处理存储单元层。
可选的，所述去除位于所述逻辑区的所述待处理存储单元层包括：
采用反应离子刻蚀方式，去除位于所述逻辑区的所述待处理存储单元层。
可选的，所述底电极、所述第一顶部接触体、所述硬掩膜层和所述第二顶部接触体的材料均为钨或者钴。
可选的，所述在底电路层的上表面同时形成存储阵列区的底电极以及逻辑区的第一顶部接触体包括：
采用化学气相沉积方法在所述底电路层的上表面同时形成所述底电极以及所述第一顶部接触体。
本申请还提供一种存储器，所述存储器采用上述任一种所述的存储器制作方法制得。
本申请所提供的一种存储器制作方法，包括：在底电路层的上表面同时形成存储阵列区的底电极以及逻辑区的第一顶部接触体；在所述存储阵列区待处理存储单元层的上表面和所述逻辑区形成图形化介质层；在所述图形化介质层的通孔中同时形成硬掩膜层和第二顶部接触体；所述硬掩膜层对应所述底电极，所述第二顶部接触体与所述第一顶部接触体接触连接；刻蚀所述待处理存储单元层形成存储单元层，得到存储器。
可见，本申请中在制备存储器时，在形成存储阵列区的底电极的同时形成逻辑区的第一顶部接触体，在形成存储阵列区的硬掩膜层的同时形成逻辑区的第二顶部接触体，第二顶部接触体和第一顶部接触体接触连接，两者共同组成逻辑区的顶部接触体，即逻辑区的顶部接触体分两次制作，并且每次制作与存储阵列区中的结构同时完成，无需单独对逻辑区进行光照和刻蚀以形成通孔，简化存储器的制作工艺，同时减少光罩的使用，降低成本。
此外，本申请还提供一种具有上述优点的存储器。
附图说明
为了更清楚的说明本申请实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例所提供的一种存储器制作方法的流程图；
图2至图15为本申请实施例所提供的一种存储器制作方法的工艺流程图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，目前形成逻辑区的顶部接触体时需要对逻辑区单独进行操作，在存储阵列区的存储单元层刻蚀完成后回填介质，并进行光照、刻蚀以及电镀金属，使得存储器的制作过程繁琐，成本高。
有鉴于此，本申请提供了一种存储器制作方法，请参考图1，包括：
步骤S101：在底电路层的上表面同时形成存储阵列区的底电极以及逻辑区的第一顶部接触体。
底电极和第一顶部接触体的形成过程包括：
步骤S1011：在存储阵列区和逻辑区的底电路层1上依次形成氮化硅阻挡层2、氧化硅介质层3和光刻胶层，并对光刻胶进行图形化形成图形化光刻胶层4，如图2所示；
步骤S1012：以图形化光刻胶层4作为掩膜，刻蚀氧化硅介质层3和氮化硅阻挡层2形成底电极和第一顶部接触体的通孔，去除图形化光刻胶并清洗，如图3所示；
步骤S1013：同时在底电极和第一顶部接触体的通孔中填充金属，并进行平坦化处理，形成底电极5和第一顶部接触体6，如图4所示。其中，平坦化处理可以采用化学机械抛光方式。
需要说明的是，本申请中对底电极和第一顶部接触体的材料不做限定，只要为导电材料即可。例如，底电极和第一顶部接触体的材料可以为钽、氮化钽、钨或者钴等。优选地，所述底电极和所述第一顶部接触体的材料均为钨或者钴，以减轻刻蚀待处理存储单元层过程中造成的反溅，提高填充效果，且不存在电子迁移的风险，增加产品可靠性。
当底电极和第一顶部接触体的材料均为钨或者钴时，所述在底电路层的上表面同时形成存储阵列区的底电极以及逻辑区的第一顶部接触体包括：采用化学气相沉积方法在所述底电路层的上表面同时形成所述底电极以及所述第一顶部接触体。
由于存储阵列区中存储单元层和底电极的存在，逻辑区的顶部接触体深度(第一顶部接触体和第二顶部接触体的深度之和)较大，电镀的方式进行制作时难度较大，底电极增高的可能性受到限制，同时逻辑区连线尺寸的缩减也变得困难，而化学气相沉积方法可以降低逻辑区的顶部接触体的制作难度，同时可以进一步增高底电极的高度。
步骤S102：在所述存储阵列区待处理存储单元层的上表面和所述逻辑区形成图形化介质层。
需要指出的是，在实际制作过程中，在步骤S101之后和步骤S102之前，还包括：在存储阵列区形成待处理存储单元层，待处理存储单元层的形成过程包括：
步骤S201：在所述存储阵列区和所述逻辑区均形成依次层叠的所述待处理存储单元层7、介质硬掩膜层8和光刻胶层9，如图5所示。
步骤S202：去除位于所述逻辑区的所述光刻胶层9，如图6所示。
步骤S203：去除位于所述逻辑区的所述介质硬掩膜层8，以及位于所述存储阵列区的所述光刻胶层9，如图7所示。
本步骤中在去除逻辑区的介质硬掩膜层时，可以采用反应离子刻蚀方式将其刻蚀去除。
步骤S204：去除位于所述逻辑区的所述待处理存储单元层7，保留位于所述存储阵列区中的所述待处理存储单元层7，如图8所示。
可选的，作为一种可实施方式，所述去除位于所述逻辑区的所述待处理存储单元层包括：采用反应离子刻蚀和离子束刻蚀双刻蚀方式，去除位于所述逻辑区的所述待处理存储单元层。但是，本申请对此并不做具体限定，作为另一种可实施方式，还可以采用反应离子刻蚀方式，去除位于所述逻辑区的所述待处理存储单元层；或者采用离子束刻蚀方式，去除位于所述逻辑区的所述待处理存储单元层。
需要强调的是，本步骤中要保证逻辑区的待处理存储单元层完全去除，第一顶部接触体周围的氧化硅介质层也会被部分刻蚀，存储阵列区的介质硬掩膜层也会被刻蚀掉一部分。
上述过程中，刻蚀掉逻辑区待处理存储单元层时可以使用更低成本的光罩，从而进一步降低制作成本。
在所述存储阵列区待处理存储单元层的上表面和所述逻辑区形成图形化介质层的过程包括：
步骤S1021：在存储阵列区和逻辑区回填介质形成氧化硅介质层，并采用化学机械平坦化方式使逻辑区与存储阵列区高度相同，并在氧化硅介质层上形成图形化光刻胶层4，如图9所示；
需要指出的是，本步骤中所用光罩与步骤S1011中所用光罩可以为同一个，以降低制作成本。
步骤S1022：以图形化光刻胶层4作为掩膜，刻蚀存储阵列区和逻辑区的氧化硅介质层3形成图形化介质层，并去除图形化光刻胶层以及清洗，如图10所示。
优选地，在形成所述图形化介质层时，与所述第二顶部接触体对应的所述通孔的宽度D1小于所述第一顶部接触体的宽度D2，以便于控制刻蚀停止，避免因为嵌套精度偏差造成工艺波动。
步骤S103：在所述图形化介质层的通孔中同时形成硬掩膜层和第二顶部接触体；所述硬掩膜层对应所述底电极，所述第二顶部接触体与所述第一顶部接触体接触连接。
本步骤请参考图11，在图形化介质层的通孔中同时形成硬掩膜层10和第二顶部接触体11后，还需要进行化学机械平坦化处理。
需要说明的是，本申请中对硬掩膜层和第二顶部接触体的材料不做限定，只要为导电材料即可。例如，硬掩膜层和第二顶部接触体的材料可以为钽、氮化钽、钨或者钴等。优选地，所述硬掩膜层和所述第二顶部接触体的材料均为钨或者钴，以减轻刻蚀待处理存储单元层过程中造成的反溅，提高填充效果，且不存在电子迁移的风险，增加产品可靠性。
当硬掩膜层和第二顶部接触体的材料均为钨或者钴时，在所述图形化介质层的通孔中同时形成硬掩膜层和第二顶部接触体包括：
采用化学气相沉积方法在所述图形化介质层的通孔中同时形成硬掩膜层和第二顶部接触体。
进一步地，形成硬掩膜层和第二顶部接触体后还需要去除储阵列区和逻辑区中在待处理存储单元层上表面所在平面以上的图形化介质层，如图12所示。
步骤S104：刻蚀所述待处理存储单元层形成存储单元层，得到存储器。
在刻蚀待处理存储单元层时，逻辑区的第一顶部接触体和第二顶部接触体也会被刻蚀，第一顶部接触体形状为倒T字型，如图13所示。
优选地，在本申请的一个实施例中，所述刻蚀所述待处理存储单元层形成存储单元层之后，还包括：
在所述存储阵列区和所述逻辑区沉积保护层12，如图14所示。
在形成存储单元层或者沉积保护层之后，还需在存储阵列区和逻辑区回填介质，然后制作顶部电路层13，得到的存储器如图15所示。
本申请中在制备存储器时，在形成存储阵列区的底电极的同时形成逻辑区的第一顶部接触体，在形成存储阵列区的硬掩膜层的同时形成逻辑区的第二顶部接触体，第二顶部接触体和第一顶部接触体接触连接，两者共同组成逻辑区的顶部接触体，即逻辑区的顶部接触体分两次制作，并且每次制作与存储阵列区中的结构同时完成，无需单独对逻辑区进行光照和刻蚀以形成通孔，简化存储器的制作工艺，同时减少光罩的使用，降低成本。
在上述实施例的基础上，在本申请的一个实施例中，所述刻蚀所述待处理存储单元层形成存储单元层之前，去除所述存储阵列区和所述逻辑区中在所述待处理存储单元层上表面所在平面以上的所述图形化介质层之后，还包括：
在所述存储阵列区和所述逻辑区沉积介质层，以减少待处理存储单元层刻蚀过程中的反溅。
介质层的材料包括但不限于SiN，SiO2，SiON等。
本申请还提供一种存储器，所述存储器采用上述任一实施例所述的存储器制作方法制得。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
以上对本申请所提供的存储器及其制作方法进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
Claims (10)
1.一种存储器制作方法，其特征在于，包括：
在底电路层的上表面同时形成存储阵列区的底电极以及逻辑区的第一顶部接触体；
在所述存储阵列区待处理存储单元层的上表面和所述逻辑区形成图形化介质层；
在所述图形化介质层的通孔中同时形成硬掩膜层和第二顶部接触体；所述硬掩膜层对应所述底电极，所述第二顶部接触体与所述第一顶部接触体接触连接；
刻蚀所述待处理存储单元层形成存储单元层，得到存储器。
2.如权利要求1所述的存储器制作方法，其特征在于，所述刻蚀所述待处理存储单元层形成存储单元层之前，去除所述存储阵列区和所述逻辑区中在所述待处理存储单元层上表面所在平面以上的所述图形化介质层之后，还包括：
在所述存储阵列区和所述逻辑区沉积介质层。
3.如权利要求1所述的存储器制作方法，其特征在于，在形成所述图形化介质层时，与所述第二顶部接触体对应的所述通孔的宽度小于所述第一顶部接触体的宽度。
4.如权利要求1所述的存储器制作方法，其特征在于，所述刻蚀所述待处理存储单元层形成存储单元层之后，还包括：
在所述存储阵列区和所述逻辑区沉积保护层。
5.如权利要求1所述的存储器制作方法，其特征在于，所述存储阵列区中所述待处理存储单元层的形成过程包括：
在所述存储阵列区和所述逻辑区均形成依次层叠的所述待处理存储单元层、介质硬掩膜层和光刻胶层；
去除位于所述逻辑区的所述光刻胶层；
去除位于所述逻辑区的所述介质硬掩膜层，以及位于所述存储阵列区的所述光刻胶层；
去除位于所述逻辑区的所述待处理存储单元层，保留位于所述存储阵列区中的所述待处理存储单元层。
6.如权利要求5所述的存储器制作方法，其特征在于，所述去除位于所述逻辑区的所述待处理存储单元层包括：
采用反应离子刻蚀和离子束刻蚀双刻蚀方式，去除位于所述逻辑区的所述待处理存储单元层。
7.如权利要求5所述的存储器制作方法，其特征在于，所述去除位于所述逻辑区的所述待处理存储单元层包括：
采用反应离子刻蚀方式，去除位于所述逻辑区的所述待处理存储单元层。
8.如权利要求1至7任一项所述的存储器制作方法，其特征在于，所述底电极、所述第一顶部接触体、所述硬掩膜层和所述第二顶部接触体的材料均为钨或者钴。
9.如权利要求8所述的存储器制作方法，其特征在于，所述在底电路层的上表面同时形成存储阵列区的底电极以及逻辑区的第一顶部接触体包括：
采用化学气相沉积方法在所述底电路层的上表面同时形成所述底电极以及所述第一顶部接触体。
10.一种存储器，其特征在于，所述存储器采用如权利要求1至9任一项所述的存储器制作方法制得。
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