JP2005524238A - Ｍｒａｍ素子の製造方法 - Google Patents

Ｍｒａｍ素子の製造方法 Download PDF

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Abstract

メモリセル１０上の犠牲キャップ層２０を用いることにより、磁気ランダムアクセスメモリ（ＭＲＡＭ）を形成する方法及びその方法で形成される構造に関する。キャップを有する複数の個別の磁気メモリセル１０が、基板上に形成される。連続する第１絶縁層２２が基板及び磁気メモリセル１０上に成膜される。少なくとも磁気メモリセル１０上の第１絶縁層２２の一部が除去され、キャップ層２０が磁気メモリセル１０上から選択的に除去され、磁気メモリセル１０のアクティブなトップ面が露出される。磁気メモリセル１０のトップ面が、第１絶縁層２２のトップ面より下に位置する凹部が形成される。磁気メモリセル１０のアクティブなトップ面に接触して、トップ導体が形成される。図示した例では、第１絶縁層２２が成膜される前に、磁気メモリセル１０の側面に沿って、スペーサ３６も形成されている。

Description

本発明は、ディジタル情報を記憶する磁気メモリ素子に関し、さらに詳しくは、その素子への電気的なコンタクトを形成する方法及び構造に関する。
コンピュータやコンピュータシステムの構成要素としてもっとも一般的に用いられているディジタルメモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。ＤＲＡＭでは、キャパシタに蓄えられた電圧が、情報のディジタルビットに相当している。また、ＤＲＡＭでは、頻繁にリフレッシュが必要であり、リフレッシュが行われない場合には、キャパシタに蓄えられた電荷が放散し情報が消えてしまう。したがって、情報を維持するためには、メモリに電力を供給し続けなければならない。
不揮発性メモリは、記憶された情報を維持するのに必要な消費電力が揮発性メモリより少ないので、リフレッシュサイクルが不要であり、電力が常時供給されていない環境下でも動作することができる。そのため、不揮発性メモリには、携帯電話、自動車の制御システムをはじめ、不揮発性メモリが適している分野又は必要とされる分野など多くの応用分野がある。
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、不揮発性メモリである。情報のディジタルビットは、磁気記憶素子又はセルに、二者択一の磁化方向として記憶される。この記憶素子はシンプルであり、薄い強磁性膜構造、又はトンネル磁気抵抗（ＴＭＲ）素子、巨大磁気抵抗（ＧＭＲ）素子などのより複雑に積層された磁性薄膜構造で構成されている。
メモリセルアレイの構造は、通常、絶縁層によって覆われた第１セットの平行な導電ライン、第１のラインに対して直交するその上の第２セットの平行な導電ラインを含んでいる。これらのセットの一方がビットライン、もう一方がワードラインである。もっとも簡単な構造は、磁気メモリセルが、ビットラインとワードラインとが交差する位置で、２つのラインの間に挟まれているタイプである。また、トランジスタ又はダイオードラッチングを備えた、より複雑な構造を用いることもできる。電流がビットライン又はワードラインを流れると、ラインの周りに磁界が発生する。アレイは、それぞれの導電ラインが、メモリセルの磁化を反転するのに必要な磁界の部分だけを供給するように設定されている。１つの設定では、ビットラインとワードラインの両方に電流が流れる交差部でのみスイッチングが行われる。どちらのラインも一方のラインだけではビットをスイッチすることができない。すなわち、ビットラインとワードラインの両方によってアドレスされるセルだけがスイッチされる。
図１は、磁気メモリセルアレイの構造を示す断面図であり、基本的に、３つの機能層で構成されたＴＭＲ素子を示している。ＴＭＲ素子１０は、薄いバリア層１２を通って、１つの磁性層から別の磁性層へトンネリングする電子によって動作する。トンネリングの可能性は、バリア層１２のどちらか一方側の磁性層１４、１６が平行磁化にある時にもっとも高く、磁化が反平行である時にもっとも低い。素子が適切に機能するように、これらの層は、相互に電気的に絶縁されていなければならない。これらの層間に短絡ある限り、データが素子に記憶されることはない。
最近、ＭＲＡＭアレイに対しては銅の導電体が選ばれている。銅の導電体が用いられるのは、ビットライン及びワードラインに流される電流密度が高く、それによって生じるエレクトロマイグレーションに関する問題が起こる可能性を抑制することができるからである。銅の導電ラインは、通常ダマシン法によって形成されている。銅の導電ライン１８は、図１に示したように、ＴＭＲ素子１０の底面に接触している。ＴＭＲ素子１０上にも別の導電ラインを形成するために、はじめに厚い絶縁層をＭＲＡＭアレイ上に成膜する。その絶縁層にエッチングによってトレンチを形成し、ＴＭＲ素子１０のトップ面を露出させる。銅を成膜することによってトレンチを埋め込み、ＴＭＲ素子１０との電気的接触を図る。ＴＭＲ素子１０上のトップ電極（図１には示されていない）も、好ましくは、ダマシン法によって形成する。
通常、トレンチは、パターンが形成されたマスクを用いて非等方性エッチングによって形成されるが、トレンチの幅及び深さの両方に、オーバーエッチングが生じやすい。エッチングが深すぎると、メモリセルの側壁に沿って、ギャップが発生する。それに続く銅の成膜によって、それらのギャップが埋め込まれ、メモリセルの短絡が生じる。したがって、磁気メモリセル上に導電ラインを形成するために、さらに優れた方法が求められている。
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）の製造方法を提供することを目的としている。キャップ層を備えた複数の個別の磁気メモリセルを基板上に画定する。次に、連続した第１絶縁層を、前記基板及び前記磁気メモリセル上に形成する。前記第１絶縁層のうち、少なくとも前記磁気メモリセル上に位置する部分を除去した後、前記キャップ層を選択的に除去する。その結果、前記磁気メモリセルの活性なトップ面が露出する。さらに、前記磁気メモリセルの活性なトップ面と接触する、トップ導電体を形成する。
本発明に係る別の目的は、集積回路コンポーネントを備えた半導体基板上に、磁気抵抗メモリを形成する方法を提供することにある。最上層としてキャップ層を備えた、磁気抵抗メモリ層を構成する複数の突起を形成する。前記突起上に、共形のスペーサ材料層を成膜した後、スペーサを形成するためのエッチングを行う。その結果、突起の側面に沿ってスペーサが形成される。次に、前記突起、前記スペーサ及び前記基板上に、絶縁材料層を形成する。少なくとも前記突起上の絶縁材料を除去し、選択的なエッチングを行うことにより、前記キャップ層を除去する。次に、メタライゼーション処理を行い、前記磁気抵抗メモリ層とのコンタクトを形成する。
本発明に係る別の目的は、磁気メモリ構造体を提供することにある。構造体は複数の磁気メモリ積層体を含み、各積層体はスタッド構造となっている。前記磁気メモリ積層体の周りに第１絶縁層が形成されており、前記磁気メモリ積層体のトップ面は、前記第１絶縁層のトップ面より低く凹部が形成されている。また、前記磁気メモリ積層体のトップ面に接触する金属導電体を備えている。
前述の課題は、本発明に係る製造方法によって達成される。好ましい実施の形態では、活性なメモリセル上に犠牲キャップが用いられる。このキャップは、エッチングの際に、周囲の絶縁材料より容易に除去されるので、周囲の部分がオーバーエッチングを起こすことがほとんどない。そのために、トップ導電体用のトレンチをエッチングにより形成する際に、良好な制御を行うことができる。別の実施の形態では、活性なメモリセルの周囲に、エッチされる速度が遅いスペーサが用いられる。この場合には、たとえオーバーエッチングが起こったとしても、スペーサはその影響をほとんど受けないので、メモリセルの側面はスペーサによって保護された状態に維持される。
本発明に係る上記の事項、別の目的及び特長は、添付する図面を参照する以下の説明によって、さらに、十分に明らかになるであろう。なお、図面を参照して説明するが、全体を通して、同じ構成要素に対しては同じ数字を付すことにする。
図２は、本発明の実施の形態に係るメモリセル形成部を示す断面図であり、スタートポイントにおける状態を示している。以下の実施の形態に関しては、トップ面と側面を有するＴＭＲ磁気メモリセルを対象に説明するが、本発明に係る実施の形態は、他のタイプのメモリセルに対しても同様に適用することができる。金属の導電ライン１８は、材料としては銅又はアルミニウムが好ましく、基板（図示されていない）の上又は内部に形成されている。導電ライン１８は、紙面の右方向と左方向に延びている。磁性を有し、導電ラインに接触した全面を覆う層の第１スタック１４を成膜する。次に、ＴＭＲ磁気メモリセルの製造における技術分野ではよく知られているように、第１スタック１４上に、薄いトンネリングバリア層１２を成膜する。さらに、トンネリング層１２上に、磁性を有し、トンネリングバリア層１２に接触した全面を覆う層の第２ＴＭＲスタック１６を成膜する。その後、第２ＴＭＲスタック１６上の全面に、キャップ層２０を成膜する。キャップ層２０の材料は、第２ＴＭＲスタック１６のトップ部に対して選択的にエッチされる材料であることが好ましい。キャップ層２０の材料は、''ＢＬＯＫ''（登録商標）（ＡＭＡＴ）法によって成膜される非晶質炭素、ダイヤモンド構造の炭素、非晶質シリコン、シリコン炭化物、又はＤＡＲＣ(Dielectric Anti-Reflective Coating)などによるシリコンリッチなシリコン酸窒化物などの非金属であることが好ましい。
図３は、キャップ層２０を備えた１つのＴＭＲメモリセルスタッド１０を示す断面図であり、図２に示した全面を覆う層がパターニングされ、メモリセルのアレイにエッチされた後における状態を示している。キャップ層２０上にマスク層を成膜した後、マスク層のパターニング及びエッチングを行う。次に、マスク層内に露出した領域全体にわたって、キャップ層及び磁気メモリ層のエッチングを行う。シリコン酸化物のハードマスク材料は、マスク層に適した材料の１つである。
図４は、連続した第１絶縁層又は中間絶縁層(Inter-Level Dielectric layer :ＩＬＤ１)２２を成膜した後、好ましくは化学的機械研磨（ＣＭＰ）により平坦化することにより、キャップ層２０のトップ面を露出させた状態を示す断面図である。平坦化には化学的機械研磨が好ましいが、キャップ２０上からＩＬＤ１ ２２を除去するのに、エッチングなどの別の方法を用いることができる。１つの実施の形態では、ＩＬＤ１ ２２には、ＴＥＯＳ（tetraethylorthosilicate：テトラエチルオルソシリケート）の分解によって生成されるシリコン酸化物が用いられる。別の実施の形態では、ＩＬＤ１ ２２に、シリコン窒化物を用いる。実施の形態に係る方法の利点の１つは、このステップで明らかにされる。一般に、トップ磁気（第２ＴＭＲ）スタック１６のトップ部は、タンタルなどの金属で構成される。メモリセル１０のトップ部で、化学的機械研磨を正確に停止させることは難しい。メモリセル１０のトップ部、すなわち薄い金属層が、損傷を受けるか又は除去されると、メモリセル１０に対して良好な電気的接触を得ることが難しい。除去される金属があまりにも多すぎる場合には、メモリセル１０の全体的な動作が妨げられる。さらに、いくつかの金属は、化学的機械研磨の間に汚染(smear)される傾向があり、期待されるより広く汚染される結果となっている。キャップ層２０は、上記のような悪影響を受けることなく、化学的機械研磨に耐えるようにすることができる。キャップは、メモリセルの活性ではない、機能的な部分である。化学的機械研磨の間に、ある程度キャップ２０が除去されたとしても、下層のセル１０は元の状態に維持される。したがって、キャップ２０用に好ましい材料は、化学的機械研磨の間に、メモリセル１０が汚染(smear)される傾向がないものであり、メモリセル１０上に位置した状態に維持されるものである。
図５は、一般的なメタライゼーションに係る実施の形態を示す素子の断面図である。キャップ２０は、すでに除去されている。キャップ２０は、ＩＬＤ１ ２２に対して、キャップ材料の方が選択的にエッチされるエッチング法によって除去することが好ましい。そのような選択的なエッチング法によって、キャップ２０を除去する。キャップ２０が、非晶質炭素又はダイヤモンド構造の炭素で構成されている場合には、酸素プラズマを使用して、キャップ層２０を除去することが好ましい。キャップ２０が非晶質シリコンで構成されている場合には、塩素、ＨＢｒ、ＨＩ又はＮＦ３のプラズマを使用して、キャップ２０を除去することが好ましい。キャップ２０がシリコン炭化物又はシリコンリッチなシリコン酸窒化物で構成されている場合には、Ｃｌ２又はＮＦ３などの炭素を全く含まないハロゲン化合物を使用することによって除去することが好ましい。キャップ２０がＤＡＲＣ（Dielectric Anti-Reflective Coating comprising a silicon-rich silicon oxynitride:シリコンリッチなシリコン酸窒化物を含む絶縁体反射防止コーティング）で構成されている場合には、ＮＦ３／Ｃｌ２を用いてキャップ２０を除去することが好ましい。なお、ＮＦ３／Ｃｌ２によってキャップ２０を除去する場合には、エッチング速度の比、ＤＡＲＣ：ＴＥＯＳから形成されたシリコン酸化物は、２：１であることが好ましい。後に示す表１に、実施の形態に係る製造方法に用いられる材料及び化合物の組み合わせをまとめて示した。本明細書における説明として、キャップ２０のエッチング速度が、周囲の材料のエッチング速度に対して、少なくとも２倍、好ましくは５倍、さらに好ましくは１０倍である時に、材料が選択的にエッチされると定義する。
金属層は、アルミニウムで構成され、成膜、パターニング及びエッチングによって形成することが好ましい。金属２４を、以前キャップ２０によって占められていた領域に埋め込む。ＩＬＤ１ ２２のトップ面に一部重なるようにパターニングされた金属２４は、トップ導電体を構成し、図５の紙面に垂直方向に続いており、メモリセル１０の列に沿って、電気的な接続を形成している。その後、導電ライン（金属）２４上に、第２絶縁層（図示されていない）を成膜し、処理を続ける。
図５に示した実施の形態に係る構造は、多層の磁気メモリセル１０、好ましくはＴＭＲメモリセルで構成され、その底面は導電ライン１８と接触している。なお、導電ライン１８は、アルミニウム又は銅で構成されていることが好ましい。導電ライン１８の厚さは、約１００ｎｍ〜３５０ｎｍの範囲である。多層の磁気メモリセル１０の厚さは、約２０ｎｍ〜５０ｎｍの範囲である。メモリセル１０の幅は、約１５０ｎｍ〜５００ｎｍの範囲である。メモリセル１０は、好ましくはシリコン酸化物又はシリコン窒化物の絶縁層２２によって、側面が囲まれている。また、絶縁層２２の厚さは、約５０ｎｍ〜１００ｎｍの範囲であり、高さがメモリセル１０より高い。メモリセル１０のトップ面は、約２０ｎｍ〜５０ｎｍだけ、絶縁層２２のトップ面より低く、凹部が形成されている。凹部のトップ部における絶縁層２２の角部には、キャップ２０のエッチングによって、わずかに丸味が形成されている。金属２４は、好ましくはアルミニウムで構成され、メモリセル１０と絶縁層２２との間の凹部を埋めており、メモリセル１０との電気的な接続を形成している。また、金属２４は、凹部の両側において約１０ｎｍ〜５０ｎｍだけ絶縁層２２のトップ面に広がったラインを形成し、メモリセル１０の列を接続している。このように、メモリセル１０上の金属配線（導電ライン）２４の断面形状は、Ｔ字形となっている。Ｔ字形の金属配線２４のトップ部は、メモリセル１０の幅より広い。金属配線２４のメモリセルより幅の広い部分は、より薄い金属配線からの磁界よりも、ビット（メモリセル）１０への書き込みがより効果的に行われる磁界を発生させ、また、選択的なエッチングが可能なキャップ２０は、電極の幅が広いにもかかわらず、短絡を起こすリスクを減少させるという利点を有している。
本発明に係る別の実施の形態は、デュアルダマシン法を用いるメタライゼーションを含んでいる。このデュアルダマシン法を、図６Ａ及び図６Ｂを参照して以下に説明する。ＩＬＤ１ ２２は、図４を参照して既に説明したように、成膜され平坦化されている。図６Ａは、キャップ２０がまだ埋め込まれた状態を示している。全面を覆う第２絶縁層、ＩＬＤ２ ２６を、ＩＬＤ１ ２２上に成膜する。次に、エッチングによって、ＩＬＤ２ ２６内にトレンチ２８を形成する。このトレンチ２８は、底面がキャップ２０のトップ面及びＩＬＤ１ ２２のトップ面に位置し、紙面に垂直に、メモリセル１０の列に沿って形成されている。図６Ａに示したように、トレンチ２８の幅は、キャップ２０の幅より広いことが好ましい。
図６Ｂに示したように、金属層、好ましくは銅の層を成膜することにより、キャップ２０の除去によって残されたメモリセル１０上の開口部及びメモリセル１０の列を接続するトレンチ２８を埋め込む。別の方法として、開口部及びトレンチ２８を金属で埋める前に、バリア及び／又はシード層でトレンチ２８を内張りしてもよい。余剰の金属を除去し、平坦な面を残すために、ＩＬＤ２ ２６のトップ面を平坦化処理し、次の処理に進む。形成されたトップ導電ライン３０は、メモリセル１０上の断面形状がＴ字形である。この形状は、前述のように、ビット部に対してより効果的に磁界を発生させるように作用する。図６Ｂに示した構造は、多層の磁気メモリセル１０、好ましくはＴＭＲメモリセルを含み、そのボトム面は、好ましくは銅又はアルミニウムで構成された導電ライン１８と接触している。導電ライン１８の厚さは、約１００ｎｍ〜３５０ｎｍの範囲である。多層の磁気メモリセル１０の厚さは、約２０ｎｍ〜５０ｎｍの範囲である。また、メモリセル１０の幅は、約１５０ｎｍ〜５００ｎｍの範囲である。メモリセル１０の側面は、絶縁層２２で囲まれており、絶縁層２２は、シリコン酸化物又はシリコン窒化物で構成されていることが好ましい。絶縁層２２は、メモリセル１０より高く、絶縁層２２の厚さは、約５０ｎｍ〜１００ｎｍの範囲である。メモリセル１０のトップ面は、絶縁層２２トップ面より約２０ｎｍ〜５０ｎｍ低く、凹部の底面となっている。凹部のトップ部における絶縁層２２の角部は、わずかに丸味を帯びている。第２絶縁層２６は、好ましくはシリコン酸化物又はシリコン窒化物で構成され、その厚さは約１００ｎｍ〜３００ｎｍの範囲であり、第１絶縁層２２を覆っている。トレンチ２８は、第２絶縁層２６に直接形成されており、その幅は磁気メモリセル１０の幅より広いことが好ましい。トレンチ２８の幅は、約５０ｎｍ〜１５００ｎｍの範囲である。第２絶縁層２６内のトレンチ２８及び磁気メモリセル１０と第１絶縁層２２のトップ面との間の凹部を、導電材料３０、好ましくは銅によって連続的に埋め込む。別の方法として、金属を埋め込む前に、バリア及び／又はシード層で、トレンチ２８を内張りしてもよい。導電ライン３０の断面形状は、磁気メモリセル１０上の領域でＴ字形となっている。また、導電ライン３０のトップ面と第２絶縁層２６のトップ面とは、同じレベルである。
別の方法であるデュアルダマシン法の場合には、図７Ａに示したように、ＩＬＤ２ ２６を成膜する前に、ＩＬＤ１ ２２及びキャップ２０のトップ面上に、エッチング停止層３２を形成する。エッチング停止層３２は、シリコン炭化物又はいくつかのシリコン窒化物など、ＩＬＤ２ ２６よりエッチされる速度が遅い材料で構成されることが好ましい。もちろん、エッチング速度は、材料及びエッチャントの両方に依存する。エッチング停止層３２は、いくつかの組み合わせでは、キャップ２０と同じ材料で形成することができる。ＩＬＤ２ ２６の成膜後、メモリセル１０の列に沿って、エッチング停止層３２の深さまで、ＩＬＤ２ ２６に、エッチングによりトレンチ２８を形成する。図７Ｂに示したように、エッチング停止層３２を選択的に除去するために、さらにエッチングを行う。キャップ２０を選択的に除去するためには、別のエッチングを行う。もちろん、エッチング停止層３２及びキャップ２０が同じ材料で形成されている場合には、同じエッチング処理によって両方の層を除去することができる。最後に、金属層３０、好ましくは銅の層を成膜することにより、キャップ２０を除去することによって残されたメモリセル１０上の開口部及びトレンチ２８を埋め、磁気メモリセル１０の列を接続する。別の方法として、金属を埋める前に、キャップ２０の除去によって残された開口部及びトレンチ２８を、バリア及び／又はシード層で内張りしてもよい。後に続く処理に備えて、余剰の金属を除去し、平坦な面とするために、ＩＬＤ２ ２６のトップ面の平坦化処理を行う。
図７Ｂに示した実施の形態は、１つの変更点を除いて、図６Ｂに示した実施の形態と構成が同じである。エッチング停止層３２は、シリコン炭化物又はシリコン窒化物で構成することが好ましく、その厚さは、約１０ｎｍ〜３００ｎｍの範囲であり、第２絶縁層２６の底面と第１絶縁層２２のトップ面との間に位置する。エッチング停止層３２は、第２絶縁層２６に形成されたトレンチ領域には広がらず、第２絶縁層２６の下の領域だけに制限されている。
本発明に係る別の実施の形態では、磁気メモリセル１０の周囲にスペーサを形成する。この方法及び構造は、図８〜図１３を参照することによって理解される。図８は、図３に示したキャップ２０を備えたメモリセル１０に、メモリセル１０の形に沿って、メモリセル１０のアレイ上に、スペーサ材料層３４を成膜した後の状態を示す断面図である。スペーサ材料３４は、キャップ材料及びＩＬＤ１ ２２の両者よりエッチング速度が遅い材料であることが好ましい。もちろん、エッチ速度は材料及びエッチャントの両方に依存する。また、スペーサ材料は、成膜されるＩＬＤ１ ２２（図１０参照）より速くエッチされることが好ましい。例えば、スペーサ材料層３４は、シリコン炭化物又はシリコン窒化物とすることができる。
図９は、異方性エッチングによりスペーサが形成された後のメモリセル１０を示す断面図であり、キャップ２０を備えた状態を示している。スペーサ材料層３４の水平部分が除去されている。スペーサ材料層３４の垂直部を残し、垂直部によって、メモリセル１０及びキャップ２０の周囲に、スペーサ３６を形成する。図９は、メモリセル１０のほぼ中心部における断面図であり、メモリセル１０及びキャップ２０の２つの側面だけに沿って形成されたスペーサ３６を示している。実際に、スペーサ３６は、メモリセル１０及びキャップ２０の側面の周囲全体に、連続した被覆を形成している。
図１０は、第１絶縁層であるＩＬＤ１ ２２が成膜され、平坦化された状態を示す断面図である。なお、これらの処理に関しては、すでに図４を参照して説明した。ＩＬＤ１ ２２は、スペーサ３６よりエッチング速度が遅いことが好ましい。ＩＬＤ１ ２２は、ＴＥＯＳ（テトラエチルオルソシリケート）を基に形成された酸化物などのソフトで、リフロー可能な酸化物で構成されることが好ましい。キャップ２０を露出させるために、ＩＬＤ１ ２２に対して化学的機械研磨が施される間に、メモリセル１０のトップ面が汚染される危険性、又はメモリセル１０が損傷を受けるという危険性はない。すなわち、メモリセル１０は、その間、キャップ２０によって保護されている。
図１１は、スペーサ３６を備えたメモリセル１０を含むメモリ素子を示す断面図であり、通常のメタライゼーション処理後における状態を示している。なお、キャップ２０は、選択的なエッチングによって除去されている。エッチングによってキャップ２０を完全に除去する際に、スペーサ３６のトップ部の少しの部分及びＩＬＤ１ ２２のキャップ２０近傍の少しの部分も除去される。キャップ２０を除去するエッチングが選択的であっても、スペーサ３６及びＩＬＤ１ ２２などの周囲の材料が一部エッチされるという影響がある。スペーサ３６がエッチされる速度は、ＩＬＤ１ ２２より速いことが好ましい。エッチングの後に残る凹部を埋め込むために、金属層、好ましくはアルミニウムを成膜する。紙面に垂直な金属配線３０を形成するために、金属層をパターニングし、エッチング処理を施す。金属配線３０は、メモリセル１０に電気的に接続し、ＩＬＤ１ ２２上のトップ導電体として機能し、メモリセル１０の列を電気的に接続する。一方、電極（金属配線）３０の幅は、メモリセル１０より広い。このことは、ビット（メモリセル）１０をフリップする点で有利に作用する。選択的な処理によって、マスクの位置ずれによるメモリセル１０の短絡を起こさせることなく、より広い電極の形成が容易になる。その後、金属配線３０上に、第２絶縁層（図示されていない）を成膜する。
図１１に示した実施の形態に係る構造は、多層の磁気メモリセル１０、好ましくはＴＭＲメモリセルで構成され、メモリセル１０の底面が、好ましくはアルミニウム又は銅の導電ライン１８と接触している。導電ライン１８の厚さは、約１００ｎｍ〜３５０ｎｍの範囲である。多層の磁気メモリセル１０の厚さは、約２０ｎｍ〜５０ｎｍの範囲である。メモリセル１０の幅は、約１５０ｎｍ〜５００ｎｍの範囲である。メモリセル１０は、側面が絶縁層２２、好ましくはシリコン酸化物又はシリコン窒化物によって囲まれている。絶縁層２２は、メモリセル１０より高く、その厚さは、約５０ｎｍ〜１００ｎｍの範囲である。メモリセル１０のトップ面は、約２０ｎｍ〜５０ｎｍだけ、絶縁層２２のトップ面より低く、凹部の底面となっている。凹部のトップ部における絶縁層２２の角部は、わずかに丸味を帯びている。メモリセル１０と周囲の絶縁層２２との間には、好ましくはシリコン炭化物又はシリコン窒化物で構成されたスペーサ３６が設けられている。スペーサ３６の高さは、メモリセル１０の高さと絶縁層２２の高さとの間である。スペーサ３６厚さは、導電ライン１８に接するボトム部でもっとも厚く、上部になるに従って薄くなっている。また、スペーサ３６の厚さは、もっとも厚い部分で、約１０ｎｍ〜４０ｎｍの範囲である。金属配線２４、好ましくはアルミニウムで構成されている導電ラインによって、メモリセル１０と絶縁層２２との間の凹部が埋められ、メモリセル１０に対する電気的な接続が形成される。この金属配線２４は、凹部のエッジに沿って、スペーサ３６の内面及びトップ面に接触している。別の方法として、凹部を金属で埋める前に、バリア及びシード層で内張りしてもよい。金属配線２４は、凹部の両方の側に、約１０ｎｍ〜５０ｎｍの幅だけ、絶縁層２２のトップ面上に広がっている。この部分は、ビット（メモリセル）１０をよりよくフリップする磁界を生成させる作用を有している。
図１２は、デュアルダマシン法によるメタライゼーション部を含むメモリ素子の構成を示す断面図である。スペーサ３６の形成、ＩＬＤ１ ２２の成膜及び平坦化処理の後、図１０に示したように、第２絶縁層、ＩＬＤ２ ２６を形成する。次に、ＩＬＤ１ ２２及びキャップ２０の上面まで、ＩＬＤ２ ２６をエッチングすることにより、トレンチを形成する。さらに、選択的なエッチングによってキャップ２０を除去する。この際、キャップ２０の近傍におけるスペーサ３６及びＩＬＤ１ ２２のトップ面の少しの部分も除去される。エッチされる速度は、キャップ２０がもっとも速く、スペーサ３６の方が遅く、ＩＬＤ１ ２２がもっとも遅いことが好ましい。
図１２に示した実施の形態に係るメモリ素子の構造は、多層の磁気メモリセル１０、好ましくはＴＭＲメモリセルを含み、そのボトム面が、好ましくは銅又はアルミニウムで構成された導電ライン１８と接触している。導電ライン１８の厚さは、約１００ｎｍ〜３５０ｎｍの範囲である。多層の磁気メモリセル１０の厚さは、約２０ｎｍ〜５０ｎｍの範囲である。メモリセル１０の幅は、約１５０ｎｍ〜５００ｎｍの範囲である。また、メモリセル１０は、側面が絶縁層２２で囲まれており、絶縁層２２は、シリコン酸化物又はシリコン窒化物で構成されていることが好ましい。絶縁層２２の高さはメモリセル１０より高く、その厚さは約５００ｎｍ〜１０００ｎｍの範囲である。メモリセル１０のトップ面は、絶縁層２２のトップ面より約２０ｎｍ〜５０ｎｍだけ低く、凹部の底面となっている。凹部のトップ部における絶縁層２２の角部は、わずかに丸味を帯びている。メモリセル１０と周囲の絶縁層２２との間には、好ましくはシリコン炭化物又はシリコン窒化物で構成されたスペーサ３６が配置されている。スペーサ３６の高さは、メモリセル１０の高さと絶縁層２２の高さとの間である。スペーサ３６の厚さは、導電ライン１８に接するボトム部でもっとも厚く、トップ部に近いほど薄い。スペーサ３６のもっとも厚い部分の厚さは、約１０ｎｍ〜４０ｎｍの範囲である。第２絶縁層２６は、シリコン酸化物又はシリコン窒化物で構成されていることが好ましく、その厚さは、約１００ｎｍ〜３００ｎｍの範囲であり、第１絶縁層２２上に積層されている。メモリセル１０上に対応する第２絶縁層２６には、トレンチが形成されており、その幅は、磁気メモリセル１０の幅及びスペーサ３６の厚さを加え合わせた値より広いことが好ましい。そのようなトレンチの幅は、約３００ｎｍ〜１０００ｎｍの範囲である。第２絶縁層２６内のトレンチ及び磁気メモリセル１０と第１絶縁層２２のトップ部との間の凹部は、導電材料３０、好ましくは銅によって連続的に埋め込まれる。別の方法として、金属で埋める前に、バリア及びシード層で、トレンチ及び凹部を内張りしてもよい。
別の実施の形態としては、図７Ａ及７Ｂに、スペーサのない例として示したように、図１２に示した構造におけるＩＬＤ２ ２６の成膜の前に、ＩＬＤ１ ２２上に、エッチング停止層を形成してもよい。
図１３は、本発明の別の実施の形態に係るメモリ素子の構造を示す断面図である。この場合には、メモリ素子に用いられる材料及び／又はエッチャントが、図１２に示した場合とは異なるので、異なった構造となっている。ＩＬＤ２ ２６にトレンチを形成するのに使用されるエッチャントによって、ＩＬＤ１ ２２もエッチされ、ＩＬＤ１ ２２は、スペーサ３６より速くエッチされる。また、エッチされる速度は、キャップ層２０がもっとも速く、ＩＬＤ１ ２２の方が遅く、スペーサ３６がもっとも遅い。トレンチの幅がスペーサ３６の上部に広がっているために、エッチされた領域は、スペーサ３６の外面に沿って、ＩＬＤ１ ２２内に広がっている。このような形態となるのは、スペーサ３６の材料が、ＩＬＤ１ ２２よりエッチされにくいからである。金属層を成膜する際には、キャップ２０が除去されて残された凹部及びＩＬＤ２ ２６内に形成されたトレンチに加えて、オーバーエッチされた領域にも金属層が埋め込まれる。もちろん、金属層の成膜前に、トレンチ、凹部及びオーバーエッチされた領域すべてを、バリア及び／又はシード層で内張りしてもよい。図示したようなオーバーエッチングを伴う場合でも、メモリセル１０は、その周囲のスペーサ３６によって、絶縁され、保護されているために、損傷を受けることもなく、短絡を生じることもない。
表１に、上記の実施の形態に係る製造方法に用いられる材料及び化合物の様々な可能な組み合わせをまとめて示した。
Figure 2005524238
組み合わせ例１ａに関しては、キャップ２０の構成材料が、非晶質炭素又はダイヤモンド構造の炭素であり、ＩＬＤ１ ２２及びＩＬＤ２ ２６の構成材料が、ＴＥＯＳから形成されたシリコン酸化物となっている。キャップ２０は、酸素プラズマを用いるエッチングによって選択的に除去される。組み合わせ例１ｂに関しては、キャップ２０の構成材料が、非晶質炭素又はダイヤモンド構造の炭素であり、ＩＬＤ１ ２２及びＩＬＤ２ ２６の構成材料が、シリコン窒化物となっている。キャップ２０は、酸素プラズマを用いるエッチングによって選択的に除去される。組み合わせ例２ａに関しては、キャップ２０の構成材料が非晶質シリコンであり、ＩＬＤ１ ２２及びＩＬＤ２ ２６の構成材料が、ＴＥＯＳから形成されたシリコン酸化物となっている。キャップ２０は、ハロゲン化合物のプラズマを用いるエッチングによって選択的に除去される。組み合わせ例２ｂに関しては、キャップ２０の構成材料が非晶質炭素であり、ＩＬＤ１ ２２及びＩＬＤ２ ２６の構成材料がシリコン窒化物となっている。キャップ２０は、ハロゲン化合物のプラズマを用いるエッチングによって選択的に除去される。組み合わせ例３に関しては、キャップ２０の構成材料がシリコン炭化物であり、ＩＬＤ１ ２２及びＩＬＤ２ ２６の構成材料が、ＴＥＯＳから形成されたシリコン酸化物となっている。キャップ２０は、Ｃｌ２又はＮＦ３を用いるエッチングによって選択的に除去される。組み合わせ例４に関しては、キャップ２０の構成材料がＤＡＲＣであり、ＩＬＤ１ ２２及びＩＬＤ２ ２６の構成材料が、ＴＥＯＳから形成されたシリコン酸化物となっている。キャップ２０は、少なくともＮＦ３及びＣｌ３のうちの一方を用いるエッチングによって選択的に除去される。また、必要に応じて用いられるエッチング停止層３２の材料及びスペーサ３６の材料も、それぞれの組み合わせ例に対して、表１にまとめて示した。
選択的なエッチングは、材料とエッチャントの両方に依存していることが理解されるべきである。したがって、エッチングによる所定の相対的な除去速度を得るために、注意深く材料及びエッチャントを選ぶ必要がある。表１に示した各組み合わせにおけるエッチャントは、それらのエッチャントが、その組み合わせに含まれる絶縁層ＩＬＤ１ ２２及びＩＬＤ２ ２６の材料に比べて、その組み合わせのキャップ２０の材料を選択的に除去するように選ばれている。本発明の開示においては、材料のエッチング速度が、周囲の材料より約２倍、好ましくは約５倍速い場合に、その材料は選択的にエッチされるものと定義する。
本発明に係る好ましい実施の形態に関して、上記のように、本発明の基本的な新規性を提示し、説明し、指摘した。ただし、本発明が属する技術分野の専門家であれば、本発明に係る技術的思想を逸脱することなく、それらを用いるのと同じように、説明したような構成の詳細な形態に対して、様々な削除、置き換え及び変更を行い得ることが理解されるべきである。したがって、本発明の技術的範囲は、上記の説明に限定されるものではなく、特許請求の範囲に記載された事項によって定義されるものである。
従来の技術に係るスタッド構造を備えたＴＭＲ磁気メモリセルのアレイの一部を示す断面図である。 磁気メモリスタック及びキャップ材料が全面に被覆された状態を示す断面図であり、本発明の好ましい実施の形態に従って構成されている。 個別の磁気メモリセルが示されたメモリ素子の構成を示す断面図であり、図２に示した全面が被覆された層がエッチされ、スタッド構造のメモリセル上にキャップ層が形成された状態を示している。 図３に示したメモリ素子が第１絶縁層に囲まれた状態を示す断面図である。 図４に示したメモリ素子に対応する構成を示す断面図であり、１例として、キャップ層が除去され、通常のメタライゼーション法によって、メモリセルに接触する導電体が形成された状態を示している。 図４に示したメモリ素子に対応する構成を示す断面図であり、別の実施の形態に従って、第２絶縁層が成膜され、エッチングにより第２絶縁層内にトレンチが形成された状態を示している。 図６Ａに示したメモリ素子に対応する構成を示す断面図であり、図６Ａに示した状態からキャップが除去され、デュアルダマシン法によって、メモリセルに接触するトップ導電体が形成された状態を示している。 デュアルダマシン法に関する別の実施の形態に係るメモリ素子の構成を示す断面図であり、第１絶縁層と第２絶縁層との間にエッチング停止層が形成された状態を示している。 図７Ａに示した別の実施の形態に係るメモリ素子の構成を示す断面図であり、第２絶縁層内のトレンチの底部に位置するエッチング停止層が除去され、キャップが除去され、トップ導電体が形成された状態を示している。 図３に示したメモリ素子に対応する構成を示す断面図であり、上面にスペーサ材料が成膜された、別の実施の形態を示している。 図８に示したメモリ素子に対応する構成を示す断面図であり、エッチングによりスペーサが形成された状態を示している。 図９に示したメモリ素子に対応する構成を示す断面図であり、第１絶縁層によって囲まれた状態を示している。 図１０に示したメモリ素子に対応する構成を示す断面図であり、キャップ層が除去され、通常のメタライゼーション法によって、メモリセルに接触するトップ導電体が形成された状態を示している。 図１０に示したメモリ素子に対応する構成を示す断面図であり、キャップ層が除去され、デュアルダマシン法によって、好ましい実施の形態に係るメモリセルに接触するトップ導電体が形成された状態を示している。 図１０に示したメモリ素子に対応する構成を示す断面図であり、キャップ層が除去され、別の実施の形態に係るメモリセルに接触するトップ導電体が、デュアルダマシン法によって形成された状態を示している。なお、第２絶縁層がオーバーエッチされて、金属層（トップ導電体）が第１絶縁層の部分まで広がっている。

Claims (57)

  1. 基板上に磁気メモリ層としての積層構造を形成するステップと、
    前記磁気メモリ層上にキャップ層を成膜するステップと、
    前記キャップ層及び前記磁気メモリ層の領域を除去し、前記キャップ層を有する複数の個別の磁気メモリセルを画定するステップと、
    前記基板及び前記磁気メモリセル上に、連続する第１絶縁層を形成するステップと、
    前記第１絶縁層のうち、少なくとも前記磁気メモリセル上に位置する部分を除去するステップと、
    前記磁気メモリセル上の前記キャップ層を選択的に除去することにより、前記磁気メモリセルの活性な表面を露出させるステップと、
    前記磁気メモリセルの前記活性な表面と接触するトップ導電体を形成するステップとを含むことを特徴とする磁気ランダムアクセスメモリ（ＭＲＡＭ）の製造方法。
  2. 前記キャップ層を成膜するステップが、
    炭素、非晶質シリコン、ポリシリコン、シリコン炭化物及びシリコンリッチのシリコン酸窒化物からなるグループから選ばれた材料を成膜する処理を含むことを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
  3. 前記キャップ層及び前記磁気メモリ層の領域を除去するステップが、前記キャップ層上へのマスク層の成膜と、その後前記マスク層のパターニングと、マスク内に露出した領域全体への前記キャップ層及び磁気メモリ層のエッチングとを含むことを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
  4. 前記マスク層の成膜が、シリコン酸化物のハードマスク材料の成膜を含むことを特徴とする請求項３に記載の磁気ランダムアクセスメモリの製造方法。
  5. 前記第１絶縁層を形成するステップが、ＴＥＯＳ（テトラエチルオルソシリケート）を用いるシリコン酸化物の化学気相成長を含むことを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
  6. 前記第１絶縁層を形成するステップが、シリコン窒化物の成膜を含むことを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
  7. 前記第１絶縁層のうち、少なくとも前記磁気メモリセル上に位置する部分を除去するステップが、
    前記キャップ層が露出するまで行われる化学的機械研磨による平坦化処理を含むことを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
  8. 前記トップ導電体を形成するステップが、
    全面に金属層を形成する成膜と、前記導電体を画定するための全面に形成された前記金属層のエッチングと、前記導電体上への第２絶縁層の成膜とを含むことを特徴とする請求項７に記載の磁気ランダムアクセスメモリの製造方法。
  9. さらに、第２絶縁層の成膜及びその層におけるトレンチの形成を含み、前記トレンチが、前記キャップ層より広く、前記キャップ層を選択的に除去する前に、前記第２絶縁層を貫通するエッチングにより形成されることを特徴とする請求項７に記載の磁気ランダムアクセスメモリの製造方法。
  10. 前記トップ導電体を形成するステップが、
    前記キャップ層を選択的に除去した後、前記トレンチ内へ金属層を成膜する処理を含むことを特徴とする請求項９に記載の磁気ランダムアクセスメモリの製造方法。
  11. 前記第２絶縁層を成膜する前に、前記第１絶縁層及び前記キャップ層上に、エッチング停止層を成膜する処理を、さらに含むことを特徴とする請求項９に記載の磁気ランダムアクセスメモリの製造方法。
  12. 前記第１絶縁層のうち、少なくとも前記磁気メモリセル上に位置する部分を除去するステップが、
    前記第１絶縁層を貫通する開口部をエッチングにより形成し、前記キャップ層を露出させる処理を含むことを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
  13. 前記トップ導電体を形成するステップが、前記キャップ層を選択的に除去した後、前記開口部内に金属層を成膜する処理を含むことを特徴とする請求項１２に記載の磁気ランダムアクセスメモリの製造方法。
  14. 前記キャップ層が、炭素で構成され、酸素を用いるプラズマエッチングによって選択的に除去されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
  15. 前記キャップ層が、シリコンで構成され、ハロゲン化合物を用いるプラズマエッチングによって選択的に除去されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
  16. 前記キャップ層が、シリコン炭化物で構成され、Ｃｌ２及びＮＦ３のうちの少なくとも１つを用いるプラズマエッチングによって選択的に除去されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
  17. 前記キャップ層が、シリコンリッチのシリコン酸窒化物で構成され、Ｃｌ２及びＮＦ３のうちの少なくとも１つを用いるプラズマエッチングによって選択的に除去されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
  18. 前記複数の個別の磁気メモリセルの画定後、前記磁気メモリセル及び前記基板上にスペーサ材料層を成膜し、さらにエッチングによりスペーサを形成するステップを、さらに含むことを特徴とする請求項１に記載の磁気ランダムアクセスメモリの製造方法。
  19. 前記スペーサを形成するステップが、
    前記スペーサ材料層の水平部の選択的なエッチング及び前記第１絶縁層より速い前記スペーサ材料層のエッチングを含むことを特徴とする請求項１８に記載の磁気ランダムアクセスメモリの製造方法。
  20. 前記スペーサの材料が、シリコン炭化物及びシリコン窒化物からなるグループから選ばれることを特徴とする請求項１８に記載の磁気ランダムアクセスメモリの製造方法。
  21. 前記キャップ層を構成する材料が、炭素であることを特徴とする請求項１８に記載の磁気ランダムアクセスメモリの製造方法。
  22. 前記キャップ層を選択的に除去するステップが、
    前記第１絶縁層より速く前記キャップ層を除去するエッチング及び前記スペーサの材料より速く前記第１絶縁層を除去するエッチングを含むことを特徴とする請求項１８に記載の磁気ランダムアクセスメモリの製造方法。
  23. 前記キャップ層を選択的に除去するステップが、
    前記スペーサ材料より速く前記キャップ層を除去するエッチング及び前記第１絶縁層より速く前記スペーサ材料を除去するエッチングを含むことを特徴とする請求項１８に記載の磁気ランダムアクセスメモリの製造方法。
  24. 集積回路コンポーネントを含む半導体基板上に磁気抵抗メモリを形成する方法であって、順に、
    最上層としてキャップ層を備えた磁気抵抗メモリ層を構成する複数の突起を形成するステップと、
    前記複数の突起上に、共形のスペーサ材料層を成膜するステップと、
    該スペーサ材料層のエッチングを行うことにより、前記突起の側面に沿ってスペーサを形成するステップと、
    前記突起、前記スペーサ及び前記基板上に絶縁材料の層を形成するステップと、
    少なくとも前記突起上の前記絶縁材料を除去するステップと、
    前記キャップ層の選択的なエッチングを行うステップと、
    メタライゼーション処理を行い、前記磁気抵抗メモリ層とのコンタクトを形成するステップとを含むことを特徴とする磁気抵抗メモリの製造方法。
  25. 前記キャップ層が、非金属で構成されていることを特徴とする請求項２４に記載の磁気抵抗メモリの製造方法。
  26. 前記キャップ層を構成する材料が、炭素、シリコン、シリコン炭化物及びシリコンリッチのシリコン酸窒化物からなるグループから選ばれることを特徴とする請求項２４に記載の磁気抵抗メモリの製造方法。
  27. 前記スペーサの材料が、シリコン炭化物及びシリコン窒化物からなるグループから選ばれることを特徴とする請求項２４に記載の磁気抵抗メモリの製造方法。
  28. 前記絶縁材料層が、ＴＥＯＳから生成されたシリコン酸化物で構成されていることを特徴とする請求項２４に記載の磁気抵抗メモリの製造方法。
  29. 前記キャップ層の選択的なエッチングを行うステップが、
    前記スペーサより速い前記キャップ層のエッチング及び前記絶縁材料より速い前記スペーサのエッチングを用いる処理を含むことを特徴とする請求項２４に記載の磁気抵抗メモリの製造方法。
  30. 前記キャップ層の選択的なエッチングを行うステップが、
    前記絶縁層より速い前記キャップ層のエッチング及び前記スペーサより速い前記絶縁層のエッチングを用いる処理を含むことを特徴とする請求項２４に記載の磁気抵抗メモリの製造方法。
  31. 犠牲キャップを構成する最上層を有し、スタッド構造を備えた磁気メモリ層の積層体を形成するステップと、
    前記スタッド構造の上及び周囲に、連続した第１絶縁層を形成するステップと、
    少なくとも前記スタッド構造上の前記第１絶縁層を除去することにより、前記犠牲キャップを露出させるステップと、
    露出した前記犠牲キャップを除去するステップと、
    前記磁気メモリ層への電気的な接続を構成するステップとを含むことを特徴とする磁気メモリセルの製造方法。
  32. 少なくとも前記スタッド構造上の前記絶縁層を除去するステップが、
    前記絶縁層を化学的機械研磨によって平坦化し、前記犠牲キャップを露出させる処理を含むことを特徴とする請求項３１に記載の磁気メモリセルの製造方法。
  33. 前記電気的な接続を構成するステップが、
    前記犠牲キャップを除去した後、全面を覆う金属層の成膜、パターニング及び前記金属層のエッチングを行うことにより、導電ラインを形成する処理を含むことを特徴とする請求項３２に記載の磁気メモリセルの製造方法。
  34. 少なくとも前記スタッド構造上の第１絶縁層を除去するステップが、
    前記犠牲キャップを選択的にエッチしないエッチング方法を使用し、前記第１絶縁層に開口部を形成するエッチングを含むことを特徴とする請求項３１に記載の磁気メモリセルの製造方法。
  35. 前記電気的な接続を構成するステップが、
    前記犠牲キャップを除去した後、前記開口部を金属で埋める処理を含むことを特徴とする請求項３４に記載の磁気メモリセルの製造方法。
  36. 前記第１絶縁層を形成する前に、前記スタッド構造の周りにスペーサを形成するステップを、さらに含むことを特徴とする請求項３１に記載の磁気メモリセルの製造方法。
  37. スタッドとして基板から突出し、トップ面にキャップ層を備えたトンネル磁気抵抗（ＴＭＲ）構造を形成するステップと、
    前記スタッドの上及び周囲に、第１絶縁層を成膜するステップと、
    前記第１絶縁層及び前記スタッドのトップ面を平坦化するステップと、
    前記第１絶縁層及び前記スタッド上に、第２絶縁層を成膜するステップと、
    エッチングにより前記第２絶縁層を貫通するトレンチを形成するステップと、
    前記キャップ層を除去するステップと、
    金属を成膜することにより、前記キャップ層の除去を行った後に残っている前記トレンチ及び開口部を埋めるステップとを含むことを特徴とするトンネル磁気抵抗メモリセルの製造方法。
  38. 各積層体がスタッド構造であり、トップ面を有する複数の磁気メモリ積層体と、
    前記磁気メモリ積層体の周囲に第１絶縁層を備え、前記磁気メモリ積層体のトップ面が、前記第１絶縁層のトップ面の高さより低く凹部が形成された磁気メモリ積層体と、
    前記磁気メモリ積層体の前記トップ面に接触する金属導電体とを備えていることを特徴とする磁気メモリ構造。
  39. 前記磁気メモリ積層体のトップ層が、タンタルで構成されていることを特徴とする請求項３８に記載の磁気メモリ構造。
  40. 前記第１絶縁層が、ＴＥＯＳ（テトラエチルオルソシリケート）の成膜によって形成されたシリコン酸化物で構成されていることを特徴とする請求項３８に記載の磁気メモリ構造。
  41. 前記第１絶縁層が、シリコン窒化物で構成されていることを特徴とする請求項３８に記載の磁気メモリ構造。
  42. 前記金属導電体が、銅で構成されていることを特徴とする請求項３８に記載の磁気メモリ構造。
  43. さらに、前記磁気メモリ積層体の周囲に、スペーサを備えていることを特徴とする請求項３８に記載の磁気メモリ構造。
  44. 前記スペーサが、シリコン炭化物及びシリコン窒化物からなるグループから選ばれた材料で構成されていることを特徴とする請求項４３に記載の磁気メモリ構造。
  45. 前記スペーサの高さが、前記磁気メモリ積層体のトップ面の高さと、前記第１絶縁層のトップ面の高さとの間であることを特徴とする請求項４３に記載の磁気メモリ構造。
  46. さらに、前記第１絶縁層上に、第２絶縁層を備えていることを特徴とする請求項４３に記載の磁気メモリ構造。
  47. さらに、前記第１絶縁層と前記第２絶縁層との間に、エッチング停止層を備えていることを特徴とする請求項４６に記載の磁気メモリ構造。
  48. さらに、前記第２絶縁層内に金属導電体材料が埋め込まれたトレンチを備え、前記トレンチが、前記磁気メモリ積層体上に直接形成されていることを特徴とする請求項４６に記載の磁気メモリ構造。
  49. 前記第２絶縁層における前記金属導電体材料で埋め込まれたトレンチが、前記磁気メモリ積層体の幅より広いことを特徴とする請求項４８に記載の磁気メモリ構造。
  50. メモリセル上にＴ形の断面形状を有する銅のラインを含むトンネル磁気抵抗（ＴＭＲ）ＭＲＡＭに対するメタライゼーションであって、
    前記ラインの側面が絶縁材料に接触し、各ラインの少なくとも最底面部が、前記メモリセルのトップ面に接触していることを特徴とするトンネル磁気抵抗ＭＲＡＭに対するメタライゼーション。
  51. 前記絶縁材料が、ＴＥＯＳから生成されたシリコン酸化物を含むことを特徴とする請求項５０に記載のトンネル磁気抵抗ＭＲＡＭ用メタライゼーション。
  52. さらに、前記メモリセルの周囲に絶縁用のスペーサが形成され、前記スペーサが、前記メモリセルより高く、前記銅のラインの側面の少なくとも一部と接触していることを特徴とする請求項５０に記載のトンネル磁気抵抗ＭＲＡＭ用メタライゼーション。
  53. 前記スペーサが、シリコン炭化物及びシリコン窒化物からなるグループから選ばれた材料で構成されていることを特徴とする請求項５０に記載のトンネル磁気抵抗ＭＲＡＭ用メタライゼーション。
  54. 基板からの突起として構成され、トップ面及び側面を備えた磁気メモリセルと、
    前記磁気メモリセルの外側面に接触する部分及び前記磁気メモリセルのトップ面の上方に延びる部分を備えた、前記磁気メモリセルの周りのスペーサと、
    前記スペーサの内面間に位置する前記磁気メモリセルのトップ面に接触し、前記スペーサのトップ面上に広がり、前記スペーサの内面によって画定された幅を越えて広がる上部領域を有する電極とを備えていることを特徴とする磁気ランダムアクセスメモリアレイ素子。
  55. 前記磁気メモリセルが、ＴＭＲ構造であることを特徴とする請求項５４に記載の磁気ランダムアクセスメモリアレイ素子。
  56. 前記スペーサが、シリコン炭化物及びシリコン窒化物からなるグループから選ばれた材料で構成されていることを特徴とする請求項５４に記載の磁気ランダムアクセスメモリアレイ素子。
  57. 前記電極が、銅及びアルミニウムからなるグループから選ばれた材料で構成されていることを特徴とする請求項５４に記載の磁気ランダムアクセスメモリアレイ素子。
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