TW202201651A - 記憶體陣列裝置及其製造方法 - Google Patents

記憶體陣列裝置及其製造方法 Download PDF

Info

Publication number
TW202201651A
TW202201651A TW110121844A TW110121844A TW202201651A TW 202201651 A TW202201651 A TW 202201651A TW 110121844 A TW110121844 A TW 110121844A TW 110121844 A TW110121844 A TW 110121844A TW 202201651 A TW202201651 A TW 202201651A
Authority
TW
Taiwan
Prior art keywords
memory
level
dielectric layer
layer
dielectric
Prior art date
Application number
TW110121844A
Other languages
English (en)
Other versions
TWI792352B (zh
Inventor
尹煜峰
彭泰彥
張安勝
蔡瀚霆
強 傅
林仲德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202201651A publication Critical patent/TW202201651A/zh
Application granted granted Critical
Publication of TWI792352B publication Critical patent/TWI792352B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種記憶體陣列裝置，包括：記憶單元陣列，位於基板上方，記憶層級介電層(memory-level dielectric layer)，橫向地包圍上述記憶單元陣列，以及多個上互連金屬線，橫向地沿水平方向延伸，並且在記憶單元內接觸各別的頂電極行。將記憶單元的頂電極平坦化，以提供與記憶層級介電層的上表面共面的上表面。上互連金屬線不延伸至包含記憶層級介電層的上表面的水平面下，並且防止上互連金屬線及記憶單元構件之間的電短路。

Description

記憶體陣列裝置及其製造方法
本揭露實施例是關於用於記憶體陣列裝置的上互連金屬線，特別是關於記憶體陣列裝置及其製造方法。
某些記憶體類型包含不同材料的圖案化堆疊層。圖案化堆疊層的材料之間的電性短路應得到緩解，以提供功能性的記憶體裝置。
本揭露實施例提供一種記憶體陣列裝置，包括：記憶單元陣列，位於基板上方，其中記憶單元陣列具有多個記憶單元，每個記憶單元由下至上包含底電極、記憶元件，以及頂電極；記憶層級介電層(memory-level dielectric layer)，橫向地包圍記憶單元陣列，其中頂電極的上表面位於水平面內，此水平面包含記憶層級介電層的上表面；以及多個上互連金屬線，橫向地沿水平方向延伸，其中每個上互連金屬線接觸、或納入各別的頂電極行(row of top electrodes)。
本揭露實施例提供一種記憶體陣列裝置，包括：記憶單元陣列，位於基板上，其中記憶單元陣列具有多個記憶單元，每個記憶單元由下至上包括底電極、記憶元件，以及頂電極；介電間隔物陣列，其中每個介電間隔物橫向地包圍各別的記憶單元；記憶層級介電層，橫向地包圍介電間隔物陣列，以及多個上互連金屬線，橫向地沿水平方向延伸，其中每個上互連金屬線接觸、或納入各別的頂電極行，其中介電間隔物的上表面位於水平面內，水平面包含記憶層級介電層的上表面。
本揭露實施例提供一種記憶體陣列裝置的製造方法，包括：在基板上形成記憶單元陣列，記憶單元陣列具有多個記憶單元，其藉由沉積及圖案化記憶材料堆疊層(memory material layer stack)，其中每個記憶單元由下至上包含底電極、記憶元件，以及頂電極；在記憶體陣列周圍形成記憶層級介電層；平坦化記憶單元陣列的頂電極，其藉由從位於頂電極的下表面上的水平面上移除部分的頂電極；以及形成多個上互連金屬線，其藉由在記憶層級介電層上沉積及圖案化導電金屬，其中多個上互連金屬線形成在多個記憶單元內的各別的頂電極行上、或取代多個記憶單元內的各別的頂電極行。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在…之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作程序中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。諸如「附接」、「固定」、「連接」和「互連」之類的術語是指一種關係，結構透過中間結構直接或間接地彼此固定或附接，以及可移動的或固定的附件或關係，除非另有明示。
一般來說，本揭露的結構和方法可用於形成記憶單元及/或記憶單元陣列。 具體而言，本揭露的結構和方法可用於形成磁穿隧接面記憶單元及/或磁穿隧接面記憶單元陣列。 雖然使用包含磁穿隧接面記憶單元的示例性結構來描述本揭露內容，但本揭露的方法可用於形成任何記憶單元或任何記憶單元陣列，包括構成記憶單元並含有頂電極的圖案化材料部分的垂直堆疊。
積體電路和分立裝置(discrete)設計尋求最小化尺寸、功耗，同時最大化速度和性能。 隨著裝置尺寸越來越小，在沒有電性短路（即結構和節點的非預期電連接(unintended electrical connection)）的情況下，在記憶單元上形成接觸導孔結構變得困難。 例如，隨著裝置尺寸縮小，記憶體裝置的頂電極變得比著陸導孔(landing via)更小。 隨著頂電極漸漸地比著陸導孔越來越小，記憶裝置則受到因著陸導孔衝穿(punch through)而損壞的風險。 本發明提供一種磁穿隧接面陣列裝置，其採用化學機械平坦化製程，將頂電極平坦化，並形成上互連金屬線，與各別的頂電極行接觸。 上互連金屬線可以形成在記憶單元的各別的頂電極行正上方，並且不延伸到頂電極下。 因此，各實施例提供的頂電極接觸結構可防止透過衝穿著陸，並可保護下方結構在製造過程期間免受並行的結構損壞。 具體來說，上接觸結構形成為頂電極的頂部的上互連金屬線。 因此，與頂電極的電接觸可在不引起磁穿隧接面的各材料層之間的電短路的情況下形成，並且可以實現磁穿隧接面裝置的更高產量。
第1圖是根據本揭露一實施例，在形成互補金屬氧化物半導體電晶體、嵌入於介電材料層的金屬互連結構、以及連接導孔層級介電層之後的示例性結構之垂直剖面圖。參照第1圖，說明了本揭露一實施例的示例性結構。 此示例性結構包含互補金屬氧化物半導體(CMOS)電晶體和形成於介電材料層的金屬互連結構。 具體來說，此示例性結構包含基板9，其可以是半導體基板，如市售的矽晶圓。 包含介電材料（如氧化矽）的淺溝槽隔離結構720可以在基板9的上部形成。 適當的摻雜半導體井(doped semiconductor)，例如p型井和n型井，可以在每個區域內形成，此區域可以被淺溝槽隔離結構720的一部分橫向地包圍。 場效電晶體可以在基板9的上表面上形成。 例如，每個場效電晶體可包含源極區域732、汲極區域738、包含在源極區域732和汲極區域738之間延伸的基板9的表面部分的半導體通道735，以及閘極結構750。 每個閘極結構750可包含閘極介電質752、閘極754、閘極蓋介電質758，以及介電閘極間隔物756。 在每個源極區域732上可形成源極側金屬半導體合金區域742，以及在每個汲極區域738上可形成汲極側金屬半導體合金區域748。 雖然圖式中說明了平面場效電晶體，但在此明確設想的實施例中，場效電晶體可以另外或替代性地包含鰭式場效電晶體(fin field effect transistors; FinFET)、全繞式閘極場效(gate-all-around field effect; GAA FET)電晶體，或任何其他類型的場效電晶體(field effect transistors; FET)。
示例性結構可以包含記憶體陣列區域100，其中可以隨後形成記憶體元件陣列，以及周邊區域200，其中可以形成支援記憶體元件陣列的作業的邏輯裝置。 在一實施例中，記憶體陣列區域100中的裝置（如場效電晶體）可包含底電極存取電晶體，其提供存取至將隨後形成的記憶單元的底電極。 在此處理步驟中，可以在周邊區域200中形成提供記憶單元的頂電極，其提供存取至將隨後形成的記憶單元的頂電極。 周邊區域200中的裝置（如場效電晶體）可提供可能需要用來操作將隨後形成的記憶單元陣列的功能。 具體來說，周邊區域中的裝置可用於控制記憶單元陣列的程式設計作業、抹除作業和感應（讀取）作業。 例如，周邊區域中的裝置可以包含感測電路及/或頂電極偏壓電路。形成在基板9的上表面的裝置可以包括互補金屬氧化物半導體(CMOS)電晶體和可選的附加半導體裝置（如電阻、二極體、電容器等），並被統稱為CMOS電路700。
嵌入介電材料層的各種金屬互連結構可以隨後在基板9和裝置（例如場效電晶體）上形成。 介電材料層可以包含例如接觸層級介電材料層601、第一金屬線層級介電材料層(first metal-line-level dielectric material layer)610、第二線及導孔層級介電材料層(second line-and via level dielectric material layer)620、第三線及導孔層級介電材料層(third line-and-via level dielectric material layer)630、和第四線及導孔層級介電材料層(fourth line-and-via level dielectric material layer)640。 金屬互連結構可以包含形成在接觸層級介電材料層601中並與CMOS電路700的各別構件接觸的裝置接觸導孔結構612、形成在第一金屬線層級介電材料層610中的第一金屬線結構618、形成在第二線及導孔層級介電材料層620下部中的第一金屬導孔結構622、形成在第二線及導孔層級介電材料層620上部的第二金屬線結構628、形成於第三線及導孔層級介電材料層630下部第二金屬導孔結構632、形成於第三線及導孔層級介電材料層630上部第三金屬線結構638、形成於第四線及導孔層級介電材料層640下部的第三金屬導孔結構642，以及形成於第四線及導孔層級介電材料層640上部的第四金屬線結構648。 在一實施例中，第二金屬線結構628可以包含源極線，此源極線連接到用於記憶體元件陣列的源極側電源。 由源極線提供的電壓可以藉由記憶體陣列區域100中提供的存取電晶體施加到底電極。
每個介電材料層(601、610、620、630、640)可以包含介電材料，例如未摻雜的矽玻璃、摻雜的矽玻璃、有機矽玻璃、非晶形氟化碳、其多孔變體或其組合。 每個金屬互連結構 (612、618、622、628、632、638、642、648)可以包含至少一種導電材料，其可以是金屬襯層（如金屬氮化物或金屬碳化物）和金屬填充材料的組合。 每個金屬襯層可以包含TiN、TaN、WN、TiC、TaC和WC，而每個金屬填充材料部分可以包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。 也可以使用在揭露範圍設想內的其他合適材料。 在一實施例中，第一金屬導孔結構622和第二金屬線結構628可藉由雙鑲嵌製程(dual damascene process)形成為積體線和導孔結構，第二金屬導孔結構632和第三金屬線結構638可形成為積體線和導孔結構，及/或第三金屬導孔結構642和第四金屬線結構648可形成為積體線和導孔結構。 雖然本揭露的內容是用一實施例來描述的，其中記憶單元陣列形成在第四線及導孔層級的介電材料層640上，但在此明確設想的實施例中，記憶單元陣列可以在不同的金屬互連層上形成。
相對於將要隨後形成的記憶單元陣列，介電材料層(601、610、620、630、640)可位於較低的層級。 因此，介電材料層(601、610、620、630、640)在此被稱為下層級介電層，即，相對於將要隨後形成的記憶單元陣列，位於較下層級的介電材料層。 金屬互連結構(612、618、622、628、632、638、642、648)在此被稱為下層級金屬互連結構。金屬互連結構(612、618、622、628、632、638、642、648)的子集包含下層級金屬線(如第四金屬線結構648)，此金屬線嵌入下層級介電層中，並具有位於水平面內的上表面，此水平面包含下層級介電層的最上表面。 一般來說，下層級介電層(601、610、620、630、640)內的金屬線層的總數可以在1到10的範圍內。
可以在金屬互連結構和介電材料層上依次形成介電蓋層108和連接導孔層級介電層110。 例如，介電蓋層108可以形成在第四金屬線結構648和第四線及導孔層級介電材料層640的上表面。 介電蓋層108包含可保護下方金屬互連結構（如第四金屬線結構648）的介電蓋材料。 在一實施例中，介電蓋層108可包含可提供高耐蝕性的材料，即介電材料，並且還可在隨後的異向性蝕刻製程期間作為蝕刻停止材料，此蝕刻停止材料蝕刻連接導孔層級介電層110。 例如，介電蓋層108可以包含碳化矽或氮化矽，其厚度可以在5奈米至30奈米之間，儘管也可以使用更小或更大的厚度。
連接導孔層級介電層110可包含可用於介電材料層(601、610、620、630、640)的任何材料。 例如，連接導孔層級介電層110可以包含未摻雜的矽玻璃或透過四乙基正矽酸鹽(tetraethylorthosilicate; TEOS)的分解而沉積的摻雜矽玻璃。 連接導孔層級介電層110的厚度可以在50奈米到200奈米的範圍內，儘管也可以使用較小或較大的厚度。 介電蓋層108和連接導孔層級介電層110可以形成為平面毯覆(未圖案化)層，具有各別的平坦上表面和各別的平坦下表面，延伸到整個記憶體陣列區域100和周邊區域200。
第2圖是根據本揭露的一實施例，形成連接導孔結構陣列之後的示例性結構之垂直剖面圖。 參照第2圖，可藉由連接導孔層級介電層110和介電蓋層108來形成導孔空腔。 例如，可在連接導孔層級介電層110上施加光阻層（未示出），並可圖案化以在記憶體陣列區域100的區域內形成開口，此開口位於各別的第四金屬線結構648上方。 可以進行異向性蝕刻，以通過連接導孔層級介電層110和介電蓋層108來轉移光阻層中的圖案。 由異向性蝕刻製程形成的導孔空腔在此稱為下電極接觸導孔空腔，因為底電極連接導孔結構隨後在下電極接觸導孔空腔(lower-electrode-contact via cavities)中形成。 下電極接觸導孔空腔可具有錐形側壁，其錐角（在各別的垂直方向上）在1度到10度的範圍內。 第四金屬線結構648的上表面可物理性地露出於每個下層電極接觸導孔的底部。 可隨後將此光阻層移除，例如透過灰化。
金屬阻障層可以形成為材料層。 金屬阻障層可以覆蓋第四金屬線結構648的物理性露出的上表面、下電極接觸孔腔的錐形側壁以及連接導孔層級介電層110的上表面，而沒有任何孔洞貫穿其中。 金屬阻障層可以包含導電金屬氮化物，如TiN、TaN及/或WN。 也可以使用在揭露範圍設想內的其他合適材料。 金屬阻障層的厚度可以在3奈米到20奈米的範圍內，儘管也可以使用較小或較大的厚度。
金屬填充材料（如鎢或銅）可以沉積在下電極接觸導孔空腔的剩餘體積中。 位於水平面上方的金屬填充材料和金屬阻障層的部分的形成可以透過如化學機械平坦化的平坦化製程來移除，此水平面包含連接導孔層級介電層110的最上表面。 位於各別的導孔空腔中的金屬填充材料的每個剩餘部分包含金屬導孔填充材料部分124。 位於各別的導孔空腔中的金屬阻障層的每個剩餘部分包含金屬阻障層122。 填充導孔空腔的金屬阻障層122和金屬導孔填充材料部分124的每個組合構成連接導孔結構(122、124)。 連接導孔結構(122、124)陣列可以在下方的金屬互連結構上的連接導孔層級介電層110中形成。 連接導孔結構(122、124)陣列可以與第四金屬線結構648的子集的上表面接觸。 一般來說，連接導孔結構陣列(122、124)與下層金屬線的子集的上表面接觸，下層金屬線的子集位於下層級介電層(601、610、620、630、640)的最頂層。
第3圖是根據本揭露的一實施例，形成底電極材料層、記憶材料堆疊層、以及頂電極材料層之後的示例性結構之垂直剖面圖。 參照第3圖，可在連接導孔層級介電層110和連接導孔結構陣列(122、124)上形成底電極材料層126L、記憶材料堆疊層(130L、140L、146L、148L)和頂電極材料層158L。
底電極材料層126L包含至少一種非磁性金屬材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其組合。 也可以使用在揭露範圍設想內的其他合適材料。 例如，底電極材料層126L可包含及/或基本上由如W、Cu、Ti、Ta、Ru、Co、Mo或Pt的元素金屬組成。 底電極材料層126L的厚度可以在10奈米到100奈米的範圍內，儘管也可以使用較小和較大的厚度。
在一實施例中，記憶材料堆疊層(130L、140L、146L、148L)可由下至上包含可選的非磁性金屬緩衝材料層130L、合成反鐵磁層140L、非磁穿隧阻障材料層146L、以及自由磁化材料層148L。 記憶材料堆疊層內的各層(130L、140L、146L、148L)可以透過各別的化學氣相沉積製程或各別的物理氣相沉積製程進行沉積。 可將記憶材料堆疊層(130L、140L、146L、148L)內的每個層沉積為平面毯覆材料層，其整體上具有各別均勻的厚度。 一般來說，記憶材料堆疊層(130L、140L、146L、148L)形成於底電極材料層126L和頂電極材料層158L之間。
非磁性金屬緩衝材料層130L包含可作為晶種層的非磁性材料。 具體而言，非磁性金屬緩衝材料層130L可以提供一種示例晶體結構，此結構將合成反鐵磁層140L的材料的多晶晶粒沿著最大化合成反鐵磁層140L內的參考層的磁化的方向排列。 非磁性金屬緩衝材料層130L可以包含Ti、CoFeB合金、NiFe合金，釕，或其組合。 其他合適的材料也在設想的揭露範圍內。 非磁性金屬緩衝材料層130L的厚度可以在3奈米到30奈米的範圍內，儘管也可以使用較小或較大的厚度。
合成反鐵磁(synthetic antiferromagnet; SAF)層140L可以包含鐵磁硬層141、反鐵磁耦合層142和參考磁化層143的堆疊層。 每個鐵磁硬層141和參考磁化層143中都可以有各別的固定磁化方向。 反鐵磁耦合層142在鐵磁硬層141的磁化和參考磁化層143的磁化之間提供反鐵磁耦合，以便鐵磁硬層141的磁化方向和參考磁化層143的磁化方向在隨後形成的記憶單元作業期間保持固定。 鐵磁硬層141可以包含硬鐵磁材料，如PtMn、IrMn、RhMn、FeMn、OsMn等。 參考磁化層143可以包含硬鐵磁材料，如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。 也可以使用在揭露範圍設想內的其他合適材料。 反鐵磁耦合層142可以包含釕或銥。 可以選擇反鐵磁耦合層142的厚度，使得由反鐵磁耦合層142引起的交互作用將鐵磁硬層141和參考磁化層143的相對磁化方向穩定在相反的方向上（即，於反平行對準(antiparallel alignment)）。 在一實施例中，SAF層140L的淨磁化可透過將鐵磁硬層141的磁化大小與參考磁化層143的磁化大小匹配來決定。 SAF層140L的厚度可以在5奈米到30奈米的範圍內，儘管也可以使用較小和較大的厚度。
非磁穿隧阻障材料層146L可以包含穿隧阻障材料，其可以是具有允許電子穿隧的厚度的電絕緣材料。 例如，非磁穿隧阻障材料層146L可以包含氧化鎂(MgO)、氧化鋁(Al2 O3 )、氮化鋁(AlN)、氮氧化鋁(AlON)、氧化鉿(HfO2 )或氧化鋯(ZrO2 )。 也可以使用在揭露範圍設想內的其他合適材料。非磁穿隧阻障材料層146L的厚度可以是0.7奈米到1.3奈米，儘管也可以使用較小或較大的厚度。
自由磁化材料層148L包含具有兩個穩定磁化方向的鐵磁材料，此磁化方向與參考磁化層143的磁化方向平行或反平行。 自由磁化材料層148L包含硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。 在設想的揭露範圍內，也可以使用其他合適的材料。 自由磁化材料層148L的厚度可以在1奈米到6奈米的範圍內，儘管也可以使用較小或較大的厚度。
頂電極材料層158L包含頂電極材料，其可包含可用於底電極材料層126L的任何非磁性材料。 可用於頂電極材料層158L的示例性金屬材料包含但不限於TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金以及/或者其組合。也可以使用在揭露範圍設想內的其他合適材料。例如，頂電極材料層158L可以包含，及/或可以基本上由如W、Cu、Ti、Ta、Ru、Co、Mo或Pt的元素金屬組成。 頂電極材料層158L的厚度可以在8奈米至80奈米的範圍內，例如16奈米至40奈米，儘管也可以使用更小或更大的厚度。 在一實施例中，頂電極材料層158L整體上可具有均勻的材料組成。
雖然本揭露內容使用一實施例進行描述，其中記憶材料層包含非磁性金屬緩衝材料層130L、合成反鐵磁層140L、非磁穿隧阻障材料層146L和自由磁化材料層148L，但是本揭露內容的方法和結構可以應用於任何結構，其中記憶材料層包含在底電極材料層126L和頂電極材料層158L之間提供的不同堆疊層，並且包含可以用任何方式儲存資訊的材料層。 這裡明確設想了本揭露的修改，其中記憶材料層包含相變記憶材料、鐵電記憶材料或空位調製導電氧化物材料(vacancy-modulated conductive oxide material)。
第4圖是根據本揭露的一實施例，圖案化頂電極材料層到頂電極中之後的示例性結構之垂直剖面圖。 參照第4圖，可在頂電極材料層158L上施加光阻層177，並可微影圖案化以形成在記憶體陣列區域100中的離散光阻材料部分的陣列(array of discrete photoresist material portions)。光阻層177每個圖案化部分可以在各別的連接導孔結構(122、124)上方。光阻層177的每個圖案化部分的側壁可以與下方連接導孔結構(122、124)的上表面的周邊吻合、也可以橫向地向外偏移，或從橫向地向內偏移。 光阻層177的每個圖案化部分的側壁可以具有水平剖面形狀，其可以是圓形、橢圓形、矩形、圓角矩形或任何一般曲線封閉的二維形狀。
可以執行第一異向性蝕刻製程，以蝕刻頂電極材料層158L的未遮罩部分。 在一實施例中，記憶材料堆疊層的最頂層(130L、140L、146L、148L)可作為蝕刻停止層。 頂電極材料層158L的每個圖案化部分包含頂電極158。 可以透過異向性蝕刻製程形成二維的頂電極158陣列。 在一實施例中，頂電極158的二維陣列可以形成為二維週期性陣列。 在一實施例中，頂電極158的二維週期性陣列可以形成為矩形週期性陣列，其沿第一水平方向具有第一間距，並且沿著與第一水平方向垂直的第二水平方向具有第二間距。可以在第一異向性蝕刻製程後將光阻層177移除，或者在隨後的第二異向性蝕刻製程中保留在二維陣列的頂電極158上。
第5圖是根據本揭露的一實施例，形成記憶單元陣列之後的示例性結構之垂直剖面圖。 參照第5圖，可以執行第二異向性蝕刻製程，以通過記憶材料堆疊層(130L、140L、146L、148L)和底電極材料層126L來轉移頂電極158的二維陣列的圖案(或圖案化光阻材料部分的二維陣列的圖案)。 在第二異向性蝕刻製程期間，將記憶材料堆疊層(130L、140L、146L、148L)和底電極材料層126L未被二維頂電極158陣列遮罩的部分進行蝕刻。 光阻層177在第二異向性蝕刻製程開始存在的實施例中，在第二異向性蝕刻製程中光阻層177可並行地消耗，並且至少在底電極材料層126L的圖案化過程中二維頂電極陣列158可用作蝕刻遮罩。 或者，在第二異向性蝕刻製程之前將光阻層177移除的實施例中，頂電極的二維陣列158可在整個第二異向性蝕刻製程期間作為蝕刻遮罩。
第二異向性蝕刻製程可包含一系列的異向性蝕刻步驟，此步驟依次蝕刻下方堆疊層的各材料層。 在一實施例中，堆疊層的圖案化部分可以包含具有非零錐角(non-zero taper angle)的側壁，即具有非垂直的表面。錐角可因層而異，一般可在3度至30度的範圍內，如6度至20度，但也可使用較小和較大的錐角。 連接導孔層級介電層110的未遮罩部分可透過第二異向性蝕刻製程進行垂直凹陷(recess)。 在另一實施例中，可以用離子研磨製程代替第二異向性蝕刻製程。
一般來說，頂電極材料層158L、記憶材料堆疊層(130L、140L、146L、148L)和底電極材料層126L可以圖案化為記憶單元堆疊層(126、101、158)的二維週期性陣列。 每個記憶單元(126、101、158)可以包含垂直堆疊，其包含頂電極158、記憶單元101和底電極126。
在一實施例中，每個記憶單元(126、101、158)可以是磁穿隧接面(magnetic tunnel junction; MTJ)記憶單元。 每個MTJ記憶單元可以包含底電極126、磁穿隧接面結構(140、146、148)和頂電極158。 每個記憶單元101可以包含可選的非磁性金屬緩衝層和磁穿隧接面結構(140、146、148)。
每個磁穿隧接面(140、146、148)可以包含合成反鐵磁(SAF)結構140、非磁穿隧阻障層146和自由磁化層148。 在底電極126和磁穿隧接面(140、146、148)之間可以提供非磁性金屬緩衝材料層130。 每個底電極126是底電極材料層126L的圖案化部分。 每個SAF結構140是SAF層140L的圖案化部分。 每個非磁穿隧阻障層146是非磁穿隧阻障材料層146L的圖案化部分。 每個自由磁化層148是自由磁化材料層148L的圖案化部分。 合成反鐵磁結構140可以包含鐵磁硬層141、反鐵磁耦合層142和參考磁化層143的堆疊層。 一般來說，在每個記憶單元101包含磁穿隧接面記憶元件的實施例中，每個記憶單元101可以包含參考磁化層143、與參考磁化層143接觸的非磁穿隧阻障層146，以及與非磁穿隧阻障層146接觸的自由磁化層148。
每個頂電極158可以是頂電極材料層158L的圖案化部分。 在一實施例中，頂電極158包含、及/或基本上由導電金屬氮化物材料(例如TiN、TaN或WN)組成，並且每個記憶體元件101包含垂直堆疊，此垂直堆疊包含合成反鐵磁結構140、非磁穿隧阻障層146和自由磁化層148。
連接導孔結構陣列(122、124)可以位於記憶單元陣列(126、101、158)下方，並且可以與各別的頂電極158的下表面接觸。 沒有被二維記憶單元 (126、101、158) 陣列覆蓋的部分連接導孔層級介電層110可以垂直地凹陷水平面以下，包含連接導孔結構陣列(122、124)和記憶單元陣列(126、101、158)之間的介面。 連接導孔層級介電層110的剩餘部分可以包含凹陷的水平上表面，此上表面與部分的連接導孔層級介電層110的錐形側壁的底部周邊鄰接，此錐形側壁位於記憶單元陣列(126、101、158)的下方。
第6圖是根據本揭露的一實施例，形成內介電間隔物部分陣列之後的示例性結構之垂直剖面圖。 參照第6圖，第一介電材料（如氮化矽）可被共形地沉積在記憶單元陣列(126、101、158)上。 例如，第一介電材料可以透過化學氣相沉積製程來沉積。 水平面上的第一介電材料的厚度可以在2奈米到20奈米的範圍內，例如4奈米到10奈米，儘管也可以使用更小或更大的厚度。 可以進行異向性的蝕刻製程，以移除第一介電材料的水平部分。 第一介電材料的剩餘部分包含內介電間隔部分162的陣列， 此陣列橫向環繞著記憶單元(126、101、158)陣列。 在一實施例中，可以選擇異向性蝕刻製程的持續時間，使頂電極158的側壁部分地或完全地物理性露出。 每個內介電間隔部分162的最大厚度可以在2奈米到20奈米的範圍內，例如4奈米到10奈米，儘管也可以使用較小或較大的厚度。
第7圖是根據本揭露的一實施例，形成外介電間隔物部分陣列之後的示例性結構之垂直剖面圖。 參照第7圖，可將第二介電材料（如介電金屬氧化物）共形地沉積在內介電間隔部分162的陣列上。 例如，第二介電材料可包含氧化鋁、氧化鉿、氧化鑭或氧化釔，並可透過化學氣相沉積製程來沉積。 第二介電材料在水平表面上的厚度可以在2奈米到20奈米的範圍內，例如4奈米到10奈米，儘管也可以使用更小或更大的厚度。 可以進行異向性的蝕刻製程，以移除第二介電材料的水平部分。 第二介電材料的剩餘部分包含外介電間隔物164的陣列，此陣列橫向地圍繞內介電間隔物162的陣列。 在一實施例中，外介電間隔物164可以沉積在頂電極158的側壁正上方。 在一實施例中，頂電極158的每個側壁可以與各別的外介電間隔物 164接觸。 每個外介電間隔物 164的最大厚度可以在2奈米到20奈米的範圍內，例如4奈米到10奈米，儘管也可以使用更小或更大的厚度。
內介電間隔物部分162和外介電間隔物 164的每個組合構成介電間隔物(162、164)。 介電間隔物(162、164)的陣列橫向地圍繞記憶單元(126、101、158)的陣列。 雖然本揭露的內容是用一實施例來描述，其中介電隔板(162、164)包含內介電間隔物部分162和外介電間隔物 164，但在此明確考慮了介電隔板由內介電間隔物部分162或由外介電間隔物 164組成的實施例。 一般來說，可以在記憶單元陣列(126、101、158)周圍形成介電間隔物(162、164)陣列。 每個介電隔板(162, 164)可以形成在各別的記憶單元(126, 101, 158)的側壁正上方，並圍繞此側壁。
第8圖是根據本揭露的一實施例，形成介電封裝結構之後的示例性結構之垂直剖面圖。參照第8圖，可透過共形沉積製程，例如原子層沉積製程或化學氣相沉積製程，沉積如氧化矽、氮化矽或介電金屬氧化物的介電封裝材料，並可隨後進行異向性蝕刻以形成介電封裝結構166。 在一實施例中，介電封裝結構166可以包含氧化矽。 在一實施例中，可以選擇介電封裝材料的厚度，以便在記憶體陣列區域100中以介電封裝材料填充相鄰的一對記憶單元(126、101、158)之間的體積。 在一實施例中，介電封裝結構166的上表面可位於水平面上，此水平面包含在每個相鄰的一對記憶單元(126、101、158)之間的介電間隔物(162、164)的最上表面。 在一實施例中，移除介電封裝材料的水平延伸部分的異向性蝕刻製程可以在不在記憶單元陣列(126、101、158)或介電封裝結構166下方的區域中，蝕刻連接導孔層級介電層110的部分。 在本實施例中，位於周邊區域200中的連接導孔層級介電層110的部分可以透過異向性蝕刻製程移除。
第9圖是根據本揭露的一實施例，形成記憶層級介電層之後的示例性結構之垂直剖面圖。 參照第9圖，記憶層級介電層170可以在介電間隔物陣列(162、164)和介電封裝結構166周圍、介電封裝結構166上，以及在介電蓋層108上形成。 記憶層級介電層170包含可平坦化的介電材料，如未摻雜的矽玻璃或摻雜的矽玻璃。 記憶層級介電層170的介電材料可以透過共形沉積製程（如化學氣相沉積製程）或自平坦化沉積製程（如旋塗）進行沉積。
第10圖是根據本揭露的一實施例，藉由記憶層級介電層形成積體線及導孔空腔之後的示例性結構之垂直剖面圖。 參照第10圖，至少一個微影圖案化步驟和至少一個異向性蝕刻製程可用於在記憶層級介電層170中形成互連空腔179。 例如，可施加第一光阻層（未示出）在記憶層級介電層170上，並可將其微影圖案化，以在周邊區域200的第一光阻層中形成離散開口陣列(array of discrete openings)。 可進行第一異向性蝕刻製程，以在記憶層級介電層170中形成導孔空腔。 在移除第一光阻層後，可施加第二光阻層(未示出)在記憶層級介電層170上，並將其微影圖案化，以在周邊區域200內的第二光阻層中形成線狀的開口。 可執行第二異向性蝕刻製程，以在記憶層級介電層170中形成線狀空腔。 第二光阻層可隨後被移除。 在一實施例中，互連空腔179可以形成為積體線和導孔空腔。 在此實施例中，每個積體線和導孔空腔可以包含位於記憶層級介電層170上部的線狀空腔，以及至少一個與線狀空腔的底部鄰接的導孔空腔，並垂直地延伸穿過記憶層級介電層170的下部且穿過介電蓋層108。
下方金屬互連結構的上表面，例如嵌入於第四線及導孔層級介電材料層640的上部的第四金屬線結構648，可以物理性地露出於記憶層級介電層170中互連空腔179的至少一個子集的底部。 一般來說，在記憶層級介電層170的上表面和下方金屬線結構的上表面之間垂直地延伸的互連空腔179的至少一個子集可以藉由記憶層級介電層170形成。
第11圖是根據本揭露的一實施例，形成記憶層級金屬互連結構及平坦化頂電極之後的示例性結構之垂直剖面圖。 參照第11圖，至少一種金屬材料可以沉積在互連空腔179中。 上述至少一種金屬材料在此稱為至少一種記憶層級金屬材料。 在一實施例中，金屬阻障材料層（如TiN、層、TaN層及/或WN層）和金屬填充材料（如W、Cu、Co、Ru、Mo或介金屬合金）可以沉積在互連空腔179中並在記憶層級介電層170上。
可以執行如化學機械平坦化製程的平坦化製程，以從記憶層級介電層170上方移除至少一種記憶層級金屬材料。 化學機械平坦化製程可以從水平面上方移除材料部分，包含頂電極158的上表面。 此外，可透過繼續化學機械平坦化製程，將頂電極158的凸面部分拋光，從而使頂電極158的剩餘部分具有水平的上表面。 因此，至少一種記憶層級金屬材料、記憶層級介電層170、介電封裝結構166和介電間隔物(162、164)中突出於水平面上方的部分可以透過化學機械平坦化製程移除，此水平面包含平坦化頂電極158的平坦化上表面的部分。
填充互連空腔179的至少一種記憶層級金屬材料的剩餘部分包含記憶層級金屬互連結構656。 在一實施例中，記憶層級金屬互連結構656可以包含積體線和導孔結構，其包含各別的金屬線和各別的一組至少一種金屬導孔結構。 記憶層級金屬互連結構656的金屬線可具有位於水平面內的上表面，此水平面包含記憶層級介電層170的平坦化上表面。 記憶層級金屬互連結構656的金屬導孔結構可具有與各別的下方金屬線結構(例如各別的第四金屬線結構648)的上表面接觸的下表面。 在一實施例中，記憶層級金屬互連結構656的下表面可位於水平面內，此水平面包含連接導孔結構陣列(122、124)的下表面。
一般來說，記憶單元101陣列的頂電極158可透過從水平面上方移除頂電極158的部分而被平坦化，此水平面包含記憶層級介電層170的平坦化上表面。 經過平坦化製程後的頂電極158厚度可在4奈米至60奈米的範圍內，例如從8奈米至30奈米，儘管也可使用更小和更大的厚度。 頂電極158的上表面可位於水平面內，此水平面包含記憶層級介電層170上表面。
介電封裝結構166的上表面可以在與記憶層級介電層170上表面相同的水平面上。在記憶單元陣列101的頂電極158的平坦化期間，將位於水平面上的介電間隔物陣列(162、164)的部分移除，此水平面包含記憶層級介電層170的平坦化上表面。 在本實施例中，介電間隔物(162、164)可具有位於水平面內的上表面，此水平面包含記憶層級介電層170的上表面。  例如，外側介電間隔物部分164的上表面可以位在水平面上， 此水平面與記憶層級介電層170上表面相同。
第12圖是根據本揭露的一實施例，沈積及圖案化上層級蝕刻停止介電層及至少一介電基質層之後的示例性結構之垂直剖面圖。 參照第12圖，在記憶層級介電層170上可以沉積上層級蝕刻停止介電層208的堆疊層和至少一個介電基質層(212、214)。 上層級蝕刻停止介電層208包含蝕刻停止材料，如氮化矽、碳化矽、氮化矽碳化物，或介電金屬氧化物（如氧化鋁、氧化鈦、氧化鉭等）。 上層級蝕刻停止介電層208可以與記憶層級介電層170的上表面接觸。 上層級蝕刻停止介電層208的厚度可以在4奈米到20奈米的範圍內，例如從6奈米到10奈米，儘管也可以使用較小或較大的厚度。
至少一個介電基質層(212、214)包含可嵌入金屬結構的層間介電(interlayer dielectric; ILD)材料。 在一實施例中，至少一個介電基質層(212、214)可以包含第一介電基質層212和第二介電基質層214。 每個第一介電基質層212和第二介電基質層214都可以包含，例如，未摻雜的矽玻璃、摻雜的矽玻璃、有機矽玻璃、氧氮化矽或碳氮化矽。 其他介電材料也在設想的揭露範圍內。 至少一個介電基質層(212、214)的總厚度可以在15奈米至60奈米的範圍內，例如20奈米至40奈米，儘管也可以使用更小或更大的厚度。
可在至少一個介電基質層(212、214)上施加光阻層270，並且可透過微影圖案化形成伸長開口的陣列。 伸長的開口可以是矩形開口，沿著記憶單元101行的水平方向橫向地延伸。 光阻層270中的每個伸長開口可以覆蓋在各別的記憶單元101行上。 可以藉由至少一個介電基質層(212、214)以及上層級蝕刻停止介電層208來執行異向性蝕刻製程，以轉移光阻層270中的伸長開口的圖案。 異向性蝕刻製程可包含第一蝕刻步驟以及第二蝕刻步驟，第一蝕刻步驟蝕刻至少一個介電基質層(212、214) 的材料，此材料對上層級蝕刻停止介電層208的材料有選擇性，而第二蝕刻步驟蝕刻上層級蝕刻停止介電層208的材料，此材料對外介電間隔物 164和介電封裝結構166的材料有選擇性。 可在光阻層270中的伸長開口下方形成線狀空腔219。 頂電極158行的上表面可以物理性地暴露於每個線狀空腔219的底部。 光阻層270可以隨後被移除，例如，透過灰化。
第13圖是根據本揭露的一實施例，形成上互連金屬線之後的示例性結構之垂直剖面圖。 參照第13圖，至少一種金屬材料沉積在線狀空腔219中和至少一種介電基質層(212、214)上。 上述至少一種金屬材料可包含金屬阻障材料（如TiN、TaN及/或WN）或金屬填充材料（如Cu、Co、Ru、Mo、W或介金屬合金）。 其他合適的金屬材料也在設想的揭露範圍內。 在一實施例中，至少一種金屬材料可以基本上由TiN、TaN或WN組成。 至少一種金屬材料的多餘部分可以從水平面上移除，此水平面包含至少一種介電基質層(212、214)的上表面。至少一種連接層級金屬材料的每個剩餘部分構成了上互連金屬線220，連接層級金屬材料填充各別的線狀空腔219， 上互連金屬線220為在各別的頂電極158行內的頂電極158之間提供電互連的金屬線。 上互連金屬線220的高度可以在20奈米至80奈米的範圍內，例如30奈米至60奈米，儘管也可以使用更小或更大的高度。
一般來說，可以透過在記憶層級介電層170上方沉積和圖案化導電材料，而在記憶單元101內的各別的頂電極158行上形成上互連金屬線220。 上互連金屬線220沿水平方向橫向地延伸，並在水平面內與記憶單元101內的各別的頂電極158行接觸，此水平面包含記憶層級介電層170的上表面。 每條上互連金屬線220嵌入上層級蝕刻停止介電層208和至少一個介電基質層(212、214)的堆疊中。 在一實施例中，介電間隔物(162、164)的上表面位於水平面內，此水平面包含記憶層級介電層170的上表面。
第14圖是根據本揭露的一實施例，沈積及圖案化蓋層級蝕刻停止介電層之後的示例性結構之垂直剖面圖。 參照第14圖，可在介電基質層(212、214)和上互連金屬線220上施加蓋層級蝕刻停止介電層222。 蓋層級蝕刻停止介電層222包含蝕刻停止材料，如氮化矽、碳化矽、氮化矽碳化物或介電金屬氧化物（如氧化鋁、氧化鈦、氧化鉭等）。 蓋層級蝕刻停止介電層222可以與至少一個介電基質層(212、214)的上表面接觸。 蓋層級蝕刻停止介電層222的厚度可以在4奈米至40奈米的範圍內，例如8奈米至20奈米，儘管也可以使用更小或更大的厚度。
可以在蓋層級蝕刻停止介電層222上施加光阻層227，並且可以將其微影圖案化來移除位於周邊區域內的部分。 因此，光阻層227覆蓋記憶體陣列區域100中的蓋層級蝕刻停止介電層222的部分，而不覆蓋位於周邊區域200中的蓋層級蝕刻停止介電層222的部分。 可以執行蝕刻製程，以從周邊區域200中移除蓋層級蝕刻停止介電層222的未遮罩部分和至少一個介電基質層(212、214)。 蝕刻製程可以使用異向性的蝕刻製程(例如反應性離子蝕刻製程)及/或等向性蝕刻製程(例如濕式蝕刻製程或化學乾式蝕刻製程)。 在一實施例中，至少一個介電基質層(212、214)和蓋層級蝕刻停止介電層222可以位於包含記憶單元陣列101的記憶體陣列區域100中，並且可不存在於位於鄰近記憶體陣列區域100的周邊區域200中。 光阻層227可以隨後被移除，例如，透過灰化。
第15圖是根據本揭露的一實施例，沈積及圖案化至少一上層級介電層之後的示例性結構之垂直剖面圖。 參照第15圖，至少一個上層級介電層(224、226)可以隨後形成在蓋層級蝕刻停止介電層222和上層級蝕刻停止介電層208上。 至少一個上層介電層(224、226)可以包含，例如，第一上層級介電層224和第二上層級介電層226。 第一上層級介電層224包含第一介電材料，而第二上層級介電層226包含第二介電材料。 每種第一介電材料和第二介電材料都可包含未摻雜的矽玻璃、摻雜的矽玻璃、旋塗式玻璃、多孔或無孔的有機矽玻璃、氮化矽、氧氮化矽、碳化矽、氮化矽或其組合。 第二上層級介電層226的介電材料可以是自平坦化(self-planarizing)的，或者可以透過平坦化製程(如化學機械平坦化製程)來進行平坦化。 在一說明性的例子中，第一上層級介電層224可以包含氮化矽，而第二上層級介電層226可以包含氧化矽。 蓋層級蝕刻停止介電層222上方的至少一個上層級介電層(224、226)的厚度可以在40奈米至500奈米的範圍內，例如80奈米至300奈米，儘管也可以使用更小或更大的厚度。
第16圖是根據本揭露的一實施例，藉由至少一上層級介電層、帽蓋層級蝕刻停止介電層、以及上層級蝕刻停止介電層，以形成積體線及導孔空腔之後的示例性結構之垂直剖面圖。 參照第16圖，可透過至少一個微影圖案化步驟和至少一個異向性蝕刻製程，以在至少一個上層級介電層(224、226)中形成上層級互連空腔(663、665)。 例如，可在至少一個上層介電層(224、226)上施加第一光阻層(未示出)，並可進行微影圖案化，以在第一光阻層中形成離散開口陣列(an array of discrete openings)。 可以進行第一異向性蝕刻製程，以在至少一個上層級介電層(224、226)中形成空腔。 在移除第一光阻層後，第二光阻層(未示出)可施加在至少一個上層級介電層(224、226)上，並可進行微影圖案化，以在第二光阻層中形成線狀的開口。 可以進行第二異向性蝕刻製程，以在至少一個上層級介電層(224、226)中形成線狀空腔。 第二光阻層可以隨後被移除。
第一上層級互連空腔663可以在記憶體陣列區域100中形成，而第二上層級互連空腔665可以在周邊區域200中形成。 在一實施例中，上層級互連空腔(663、665)可以形成為積體線和導孔空腔。 在本實施例中，每個積體線和導孔空腔可以包含一個線狀空腔，此線狀空腔位於至少一個上層級介電層(224、226)的上部內，以及至少一個導孔空腔，此導孔空腔與線狀空腔的底部鄰接並垂直地延伸穿過至少一個上層級介電層(224、226)的上部，且穿過上層級蝕刻停止介電層208或蓋層級蝕刻停止介電層222。 具體來說，在記憶體陣列區域100中形成的導線和導孔空腔垂直地延伸穿過蓋層級蝕刻停止介電層222，而在周邊區域200中形成的導線和導孔空腔垂直地延伸穿過上層級蝕刻停止介電層208。 上互連金屬線220的上表面可在記憶體陣列區域100中的每個導線和導孔空腔(其為第一上層級互連空腔663)的下方物理性地露出，並且記憶層級金屬互連結構656的上表面可在周邊區域200中的每個導線和導孔空腔(其為第二上層級互連空腔665)的下方物理性地露出。 一般來說，第一上層級互連空腔663可在至少一個上層級介電層(224、226)的上表面和各別的上互連金屬線220的上表面之間垂直地延伸，而第二上層級互連空腔665可在至少一個上層級介電層(224、226)的上表面和各別的記憶層級金屬互連結構656的上表面之間垂直地延伸。
第17A圖是根據本揭露的一實施例，形成上金屬互連結構之後的示例性結構之垂直剖面圖。  第17B圖是第17A圖的示例性結構之另一沿垂直方向的垂直剖面圖，此垂直方向與第17A圖的垂直剖面圖的平面垂直。參照第17A圖和第17B圖，至少一種金屬材料可以沉積在上層級互連空腔(663、665)中。 上述至少一種金屬材料在此稱為至少一種上層級金屬材料。 在一實施例中，金屬阻障材料層（如TiN層、TaN層及/或WN層）和金屬填充材料（如W、Cu、Co、Ru、Mo或介金屬合金）可沉積在上層級互連空腔(663、665)中，並在至少一個上層級介電層(224、226)上。
可以執行如化學機械平坦化製程的平坦化製程，以從至少一個上層級介電層(224、226)上移除至少一個上層級金屬材料。 化學機械平坦化製程可以從包含至少一個上層級介電層(224、226)的上表面的水平面上移除至少一個上層金屬材料。 填充上層級互連空腔(663、665)的至少一個上層級金屬材料的剩餘部分包含上層金屬互連結構(664、666)。 在一實施例中，上層級金屬互連結構(664、666)可包含積體線和導孔結構，此結構包含各別的金屬線和各別的一組至少一個金屬導孔結構。 上層級金屬互連結構(664、666)的金屬線可在水平面內具有上表面，此水平面包含至少一個上層級介電層(224、226)的上表面。
上層級金屬互連結構(664、666)包含第一上層級金屬互連結構664和第二上層級金屬互連結構666。 第一上層級金屬互連結構664可以垂直地延伸穿過至少一個上層級介電層(224、226)，並且可以包含與各別的上互連金屬線220接觸的各別的導孔部分。 第二上層級金屬互連結構666可垂直地延伸穿過至少一個上層級介電層(224、226)，並可包含與各別的記憶層級金屬互連結構656接觸的各別的導孔部分。
參照第18圖，在形成線狀空腔219的蝕刻製程並行地蝕刻介電封裝結構166的實施例中，可以從第12圖中示出的示例性結構衍生出示例性結構的第一替代配置。 在形成線狀空腔219期間，介電封裝結構166的並行凹陷可能發生在這樣的情況下，即蝕刻上層級蝕刻停止介電層208材料的異向性蝕刻製程也蝕刻了介電封裝結構166的材料，儘管蝕刻率較低。 在一實施例中，介電封裝結構166的材料的並行垂直蝕刻距離可以小於頂電極158的厚度。 在一實施例中，蝕刻線狀空腔219的蝕刻製程的蝕刻化學成分可對外介電間隔物 164的材料有選擇性。 第13-17B圖的製程步驟可以隨後執行，以提供第18圖中所示的示例性結構的第一替代配置。 在這樣的實施例中，每個上連接金屬線220可具有向下突出的部分，這些部分垂直地延伸到水平面下，此水平面包含頂電極158上表面。 每個上連接金屬線220的下表面的凸起部分可與各別的頂電極158行接觸，這些頂電極可位於水平面內，此水平面包含記憶層級介電層170和上層級蝕刻停止介電層208之間的介面。 每個上連接金屬線220的向下突出部分垂直地延伸到水平面下的垂直突出距離可以在0.1奈米到80奈米的範圍內，例如從2奈米到40奈米，儘管也可以採用較小和較大的垂直突出距離，此水平面包含記憶層級介電層170和上層級蝕刻停止介電層208之間的介面。
參照第19圖，可以從第18圖示出的示例性結構的第一替代配置中衍生出示例性結構的第二替代配置，透過在形成線狀空腔219期間，將介電封裝結構166的並行凹陷增加到大於頂電極158厚度的距離。 每個上連接金屬線220的下表面的凸起部分可以與各別的頂電極158行接觸，這些頂電極可以位於水平面內，此水平面包含記憶層級介電層170和上層級蝕刻停止介電層208之間的介面。 每個上連接金屬線220的向下突出部分垂直地延伸到水平面以下的垂直突出距離可以在20奈米到100奈米的範圍內，例如30奈米到60奈米，儘管也可以採用較小和較大的垂直突出距離，此水平面包含記憶層級介電層170和上層級蝕刻停止介電層208之間的介面。
參照第20圖，可以從第12圖的示例性結構衍生出示例性結構的第三替代配置，透過執行蝕刻製程，移除對介電封裝結構166的材料、介電間隔物(162、164)和記憶單元101的最頂層（如自由磁化層148）有選擇性的頂電極158。 例如，可以執行濕式蝕刻製程，此濕式蝕刻製程蝕刻對自由磁化層148的材料有選擇性的頂電極158的金屬材料，並對介電材料有選擇性。 在這種配置中，在第4-11圖的製程步驟中形成的頂電極158在此稱為犧牲頂電極。
參考第21圖，隨後可以執行第13-17B圖的製程步驟。 上互連金屬線220納入填充因移除犧牲頂電極所形成的體積的部分。 在這樣的實施例中，填充犧牲頂電極體積的每個上互連金屬線220的部分作為頂電極158。 因此，每個上互連金屬線220在其中納入頂電極158行。 在示例性結構的第三配置中，每個上互連金屬線220包含頂電極158行，其具有與上互連金屬線220的上方金屬線部分相同的材料組成。 在一實施例中，上互連金屬線220可以包含具有比犧牲頂電極的金屬材料的導電性的更高的金屬。 例如，頂電極可以包含氮化鈦，而上互連金屬線220可以包含銅或鎢。 在這樣的實施例中，上互連金屬線220可以向記憶單元101的頂節點提供低電阻的導電接觸。
第22圖是根據本揭露的一實施例，示例性結構的第二替代配置的掃描式電子顯微照片(SEM)。 介電間隔物(162、164)存在於頂電極158周圍，並在記憶單元101和上互連金屬線220之間提供電隔離。 因此，記憶單元101的構件層透過介電間隔物(162，164)與上互連金屬線220電隔離。
第23圖是根據本揭露的一實施例，示例性結構的第三替代配置的示例的掃描電子顯微照片(SEM)。 頂電極158可形成為每個上互連金屬線220的整體部分，並與各別的記憶單元101的上表面接觸。 這種配置可以向記憶單元101的頂節點提供低電阻電接觸。
共同參考第1-23圖並根據本揭露的各實施例，提供一種記憶體陣列裝置，其可以是，例如，磁穿隧接面記憶體裝置。 此記憶體陣列裝置包含位於基板9上的記憶單元(126、101、158)陣列，其中每個記憶單元(126、101、158)由下至上包含底電極126、記憶體元件101和頂電極158；橫向地圍繞記憶單元101陣列的記憶層級介電層170，其中頂電極158的上表面位於水平面內，此水平面包含記憶層級介電層170上表面；以及沿水平方向橫向地延伸的上互連金屬線220，其中每個上互連金屬線220接觸或納入各別的頂電極158行。 頂電極158的每個下表面可以與記憶體元件陣列101內各別的記憶體元件101的上表面接觸。
在一些實施例中，每個上互連金屬線220在水平面內接觸各別的頂電極158行的上表面，此水平面包含記憶層級介電層170上表面。 在一實施例中，如第17A圖和第17B圖所示，介電封裝結構166橫向地圍繞記憶單元101陣列；以及上互連金屬線220在水平面內與介電封裝結構166接觸，此水平面包含記憶層級介電層170的上表面。 在一實施例中，如第18圖和第19圖中所示，介電封裝結構166橫向地圍繞記憶單元101陣列；並且上互連金屬線220在水平面內與介電封裝結構166接觸，此水平面位於包含記憶層級介電層170上表面下。
在一實施例中，如第21圖中所示，每個上互連金屬線220納入各別的上電極158行；介電封裝結構166橫向地圍繞記憶單元10陣列；以及各別的頂電極158行向下突出於水平面下，此水平面包含與介電封裝結構166接觸的上互連金屬線220的平坦下表面。
在一實施例中，記憶體陣列裝置包括嵌入記憶層級介電層170內的記憶層級金屬互連結構656，以及包括在水平面內具有上表面的金屬線，此水平面包含記憶層級介電層170上表面。 在一實施例中，記憶體陣列裝置包括位於記憶單元陣列(126、101、158)下方的連接導孔結構(122、124)陣列，並與各別的底電極126的下表面接觸。
在一實施例中，記憶體陣列裝置包括位於基板9和記憶層級介電層170之間的下層級介電層（例如第四金屬線與導孔層級介電材料層640）；以及嵌入於下層級介電層中的下層級金屬線(如第四金屬線結構648)，並且具有在水平面內的上表面，此水平面包含下層級介電層的上表面，其中連接導孔結構陣列(122、124)和記憶層級金屬互連結構656的導孔部分接觸下層級金屬線。
在一實施例中，記憶體陣列裝置包括：位於記憶層級介電層170上的至少一個上層級介電層(224、226)；以及垂直地延伸穿過至少一個上層級介電層(224、226)，並包含與各別的上互連金屬線220接觸的各別的導孔部分的第一上層級金屬互連結構664。 在一實施例中，記憶體陣列裝置可包括垂直地延伸穿過至少一個上層級介電層(224、226)，並包含與各別的記憶層級金屬互連結構656接觸的各別的導孔部分的第二上層級金屬互連結構666。
在一實施例中，記憶體陣列裝置包括：與記憶層級介電層170的上表面接觸的上層級蝕刻停止介電層208；以及在上層級蝕刻停止介電層208上方並在至少一個上層級介電層 (224、226)下方的至少一個介電基質層(212、214)，其中每個上互連金屬線220嵌入上層級蝕刻停止介電層208和至少一個介電基質層(212、214)中。
在一實施例中，記憶體陣列裝置可以是磁穿隧接面(MTJ)記憶體陣列裝置，並且每個記憶體元件101包含：參考磁化層143；與參考磁化層143接觸的非磁穿隧阻障層146；以及與非磁穿隧阻障層146接觸的自由磁化層148。
根據本揭露的一實施例，提供了一種記憶體陣列裝置，其包括：位於基板9上的記憶單元101陣列，其中每個記憶單元101由下至上包含底電極126、記憶單元101和頂電極158；介電間隔物陣列(162、164)，其中每個介電間隔物(162、164)橫向地圍繞各別的記憶單元101；橫向地圍繞介電間隔物陣列(162、164)的記憶層級介電層170；以及沿水平方向橫向地延伸的上互連金屬線220，其中每個上互連金屬線220接觸或納入各別的頂電極158行，其中介電間隔物(162、164)的上表面位於包含記憶層級介電層170上表面的水平面內。頂電極158的每個下表面可與記憶體元件陣列101內各別的記憶體元件101的上表面接觸。
在一實施例中，介電間隔物陣列(162、164)內的每個介電間隔物(162、164)橫向地圍繞並接觸各別的頂電極158。 在一實施例中，每個上互連金屬線220嵌入上層級蝕刻停止介電層208和至少一個介電基質層(212、214)的堆疊內，此介電基質層在記憶層級介電層170上方。
在一實施例中，記憶體陣列裝置包括：位於記憶單元陣列(126、101、158)下方並與各別的底電極126的下表面接觸的連接導孔結構陣列(122、124)；以及嵌入記憶層級介電層170內的記憶層級金屬互連結構656，其包含具有在水平面內的上表面的金屬線，此水平面包含記憶層級介電層170上表面，以及包含具有在水平面內的下表面的金屬導孔結構，此水平面包含連接導孔結構陣列(122、124)的底部表面。
在一實施例中，記憶體陣列裝置包括：至少一個上層級介電層(224、226)，位於至少一個介電基質層(212、214)上；第一上層級金屬互連結構664垂直地延伸穿過至少一個上層級介電層(224、226)，並且包含各別的導孔部分，其與各別的上互連金屬線220接觸；以及第二上層級金屬互連結構666垂直地延伸穿過至少一個上層級介電層(224、226)，並包含各別的導孔部分，此導孔部分與各別的記憶層級金屬互連結構656接觸。
在一實施例中，至少一個介電基質層(212、214)位於包括記憶單元陣列(126、101、158)的記憶體陣列區域100中，並且不存在於位於與記憶體陣列區域100相鄰的周邊區域200中；並且每個第一上層級金屬互連結構664和第二上層級金屬互連結構666包含各別的金屬線，其具有位於水平面內的上表面，此水平面包含至少一個上層級介電層(224、226)的最上表面。
參照第24圖，是本揭露記憶體陣列裝置的製造方法的一般製程步驟之流程圖。參照步驟2410和第1-5圖，透過沉積及圖案化記憶材料堆疊層(130L、140L、146L、148L)，在基板9上形成記憶單元(126、101、158)陣列，其中每個記憶單元(126、101、158)由下至上包含底電極126、記憶體元件101和頂電極158。 參照步驟2420和第6-9圖，可在記憶單元(126、101、158)陣列的周圍形成記憶層級介電層170。 參照步驟2430和第10圖和第11圖，可以透過從位於頂電極158下表面上的水平面上移除頂電極158的部分，將記憶單元陣列(126、101、158)的頂電極158平坦化。 參照步驟2440和第12、13圖和第18-21圖，可透過在記憶層級介電層170上方沉積和圖案化導電材料，在記憶單元(126、101、158)內的各別的頂電極158行上形成上互連金屬線220。 隨後可以執行第14-19圖和第21圖的其他處理步驟。
本揭露的各種實施例可用於向記憶單元 (126、101、158)的頂電極提供電連接，同時消除或減少記憶單元(126、101、158)的各種構件與用於向頂電極提供電連接的金屬互連結構之間的電短路。 上互連金屬線220的形成方式可以消除或減少位於水平面下的向下突起，此水平面包含記憶層級介電層170的上表面，並提高本揭露的記憶體陣列裝置的接觸結構，即上互連金屬線220的製程產率和可靠性。
在一些實施例中，揭露了一種記憶體陣列裝置，包括：記憶單元陣列，位於基板上方，其中記憶單元陣列具有多個記憶單元，每個記憶單元由下至上包含底電極、記憶元件，以及頂電極；記憶層級介電層，橫向地包圍記憶單元陣列，其中頂電極的上表面位於水平面內，水平面包含記憶層級介電層的上表面；以及多個上互連金屬線，橫向地沿水平方向延伸，其中每個上互連金屬線接觸、或納入各別的頂電極行。
在一實施例中， 其中每個上互連金屬線於水平表面內接觸各別的頂電極行的上表面，水平面包含記憶層級介電層的上表面。在一實施例中，介電封裝結構橫向地包圍記憶單元陣列；以及多個上互連金屬線於水平面內接觸介電封裝結構，水平面包含記憶層級介電層的上表面。在一實施例中，介電封裝結構橫向地包圍記憶單元陣列；以及多個上互連金屬線於水平面下接觸介電封裝結構，水平面包含記憶層級介電層的上表面。在一實施例中，每個上互連金屬線併入各別的頂電極行；介電封裝結構橫向地包圍記憶單元陣列；以及各別的頂電極行向下突出於水平面下，水平面包含接觸介電封裝結構的多個上互連金屬線的平坦下表面。
在一實施例中，記憶體陣列裝置更包括：多個記憶層級金屬互連結構，嵌入於記憶層級介電層內，並且包含具有位於水平面內的上表面的多個金屬線，水平面包含記憶層級介電層的上表面；以及連接導孔結構陣列，位於記憶單元陣列下方，並且接觸各別的底電極的下表面。在一實施例中，記憶體陣列裝置更包括：下層級介電層，位於基板及記憶層級介電層之間；以及多個下層級金屬線，嵌入在多個下層級介電層中，並且具有位於水平面內的上表面，水平面包含下層級介電層的上表面，其中連接導孔結構陣列及多個記憶層級金屬互連結構的導孔部分接觸多個下層級金屬線。在一實施例中，記憶體陣列裝置更包括：至少上層級介電層，位於記憶層級介電層上方；多個第一上層級金屬互連結構，垂直地延伸穿過至少一上層級介電層，並且包含各別的導孔部分與各別的上互連金屬線接觸；多個第二上層級金屬互連結構，垂直地延伸穿過至少一上層級介電層，並且包含各別的導孔部分與各別的記憶層級金屬互連結構接觸；上層級蝕刻停止介電層，接觸記憶層級介電層的上表面；以及至少一介電基質層，位於上層級蝕刻停止介電層上方以及至少一上層級介電層下方，其中每個上互連金屬線嵌入於上層級蝕刻停止介電層以及至少一介電基質層內。
在一些實施例中，揭露了一種記憶體陣列裝置，包括：記憶單元陣列，位於基板上，其中記憶單元陣列具有多個記憶單元，每個記憶單元由下至上包括底電極、記憶元件，以及頂電極；介電間隔物陣列，其中每個介電間隔物橫向地包圍各別的記憶單元；記憶層級介電層，橫向地包圍介電間隔物陣列，以及多個上互連金屬線，橫向地沿水平方向延伸，其中每個上互連金屬線接觸、或納入各別的頂電極行，其中介電間隔物的上表面位於水平面內，水平面包含記憶層級介電層的上表面。
在一實施例中，其中每個上互連金屬線接觸位於水平面內的各別的頂電極行的上表面，水平面包含記憶層級介電層的上表面。在一實施例中，每個上互連金屬線併入各別的頂電極行；介電封裝結構橫向地包圍介電間隔物陣列；以及各別的頂電極行向下突出於水平面下，此水平面包含與介電封裝結構接觸的多個上互連金屬線的平坦下表面。在一實施例中，位於介電間隔物內的每個介電間隔物橫向地包圍、以及接觸各別的頂電極；以及每個上互連金屬線嵌入上層級蝕刻停止介電層的堆疊以及位於記憶層級介電層上方的至少一介電基質層內。在一實施例中，記憶體陣列裝置更包括：連接導孔結構陣列，位於記憶單元陣列的下方，並且接觸各別的底電極的下表面；以及多個記憶層級金屬互連結構，嵌入於記憶層級介電層內，並且包含具有位於水平面內的上表面的金屬線，此水平面包含記憶層級介電層的上表面，並且包含具有位於水平面內的下表面的金屬導孔結構，此水平面包含連接導孔結構陣列的下表面。在一實施例中，記憶體陣列裝置更包括至少上層級介電層，位於至少一介電基質層上；多個第一上層級金屬互連結構，垂直地延伸穿過至少一上層級介電層，並且包含各別的導孔部分，其接觸各別的多個上互連金屬線；以及多個第二上層級金屬互連結構，垂直地延伸穿過至少一上層級介電層，並且包含各別的導孔部分，其接觸一各別的記憶層級金屬互連結構；其中：至少一介電基質層位於包含記憶單元陣列的記憶體陣列區域中，並且其不存在於相鄰記憶體陣列區域的周邊區域中；以及每個第一上層級金屬互連結構及每個第二上層級金屬互連結構包含具有位於水平面內的上表面的各別金屬線，此水平面包含至少一上層級介電層的最上表面。
在一些實施例中，揭露了一種記憶體陣列裝置的製造方法，包括：在基板上形成記憶單元陣列，記憶單元陣列具有多個記憶單元，其藉由沉積及圖案化記憶材料堆疊層，其中每個記憶單元由下至上包含底電極、記憶元件，以及頂電極；在記憶體陣列周圍形成記憶層級介電層；平坦化記憶單元陣列的頂電極，其藉由從位於頂電極的下表面上的水平面上移除部分的頂電極；以及形成多個上互連金屬線，其藉由在記憶層級介電層上沉積及圖案化導電金屬，其中多個上互連金屬線形成在多個記憶單元內的各別的頂電極行上、或取代多個記憶單元內的各別的頂電極行。
在一實施例中，記憶體陣列裝置的製造方法更包括：在記憶層級介電層中形成多個互連空腔；在多個互連空腔中及記憶層級介電層上沉積至少一記憶層級金屬材料；以及在記憶層級介電層上移除部分的至少一記憶層級金屬材料，其中填入多個互連空腔的至少一記憶層級金屬材料的剩餘部分包含多個記憶層級金屬互連結構。在一實施例中，記憶體陣列裝置的製造方法更包括：在記憶層級介電層上沉積上層級蝕刻停止介電層及至少一介電基質層的堆疊層(layer stack)；穿過堆疊層以形成多個導線空腔，其中各別的頂電極行的上表面物理性地露出於每個導線空腔的底部；以及其中藉由在多個導線空腔中沉積至少一連接層級金屬材料以形成多個上互連金屬線。在一實施例中，記憶體陣列裝置的製造方法更包括：在多個上互連金屬線及記憶層級介電層上沉積至少一上層級介電層；以及穿過至少一上層級介電層以形成多個上層級金屬互連結構，其中多個上層級金屬互連結構包含：多個第一上層級金屬互連結構接觸各別的多個上互連金屬線；以及多個第二上層級金屬互連結構接觸一各別的多個記憶層級金屬互連結構。在一實施例中，記憶體陣列裝置的製造方法更包括：在記憶單元陣列周圍形成介電間隔物陣列，其中記憶層級介電層形成於介電間隔物陣列周圍，以及其中在記憶單元陣列的頂電極的平坦化期間，將部分的介電間隔物陣列移除，介電間隔物陣列位於包含記憶層級介電層的平坦化的上表面的水平面上。在一實施例中，記憶體陣列裝置的製造方法更包括：在頂電極及記憶層級介電層上沉積至少一介電基質層；穿過至少一介電基質層以形成多個導線空腔，其中各別的頂電極行物理性地露出於每個導線空腔下方；從多個導電空腔下方移除頂電極；以及在多個導線空腔中以頂電極被移除的體積沉積導電材料，其中每個上互連金屬線包含填入頂電極體積及接觸各別的記憶元件行的各別的向下突出部分行。
以上概述數個實施例之特徵，以使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。本揭露所屬技術領域中具有通常知識者應理解，可輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且可在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。因此，本揭露之保護範圍當視後附之申請專利範圍所界定為準。
9:基板 100:記憶體陣列區域 101:記憶單元 108:介電蓋層 110:連接導孔層級介電層 122:金屬阻障層 124:金屬導孔填充材料部分 126:底電極 126L:底電極材料層 130L:非磁性金屬緩衝材料層 130:非磁性金屬緩衝層 140L:合成反鐵磁層 140:合成反鐵磁結構 141:鐵磁硬層 142:反鐵磁耦合層 143:參考磁化層 146L:非磁穿隧阻障材料層 146:非磁穿隧阻障層 148L:自由磁化材料層 148:自由磁化層 158L:頂電極材料層 158:頂電極 162:內介電間隔部分 164:外介電間隔物 166:介電封裝結構 170:記憶層級介電層 177:光阻層 179:互連空腔 200:周邊區域 208:上層級蝕刻停止介電層 212:介電基質層 214:介電基質層 219:線狀空腔 220:上互連金屬線 222:蓋層級蝕刻停止介電層 224:第一上層級介電層 226:第二上層級介電層 227:光阻層 270:光阻層 601:接觸層級介電材料層 610:第一金屬線層級介電材料層 612:接觸導孔結構 618:第一金屬線結構 620:第二線及導孔層級介電材料層 622:第一金屬導孔結構 628:第二金屬線結構 630:第三線及導孔層級介電材料層 632:第二金屬導孔結構 638:第三金屬線結構 640:第四線及導孔層級介電材料層 642:第三金屬導孔結構 648:第四金屬線結構 656:記憶層級金屬互連結構 663:第一上層級互連空腔 664:第一上層級金屬互連結構 665:第二上層級互連空腔 666:第二上層級金屬互連結構 700:CMOS電路 720:淺溝槽隔離結構 732:源極區域 735:半導體通道 738:汲極區域 742:源極側金屬半導體合金區域 748:汲極側金屬半導體合金區域 750:閘極結構 752:閘極介電質 754:閘極 756:介電閘極間隔物 758:閘極蓋介電質
由以下的詳細敘述配合所附圖式，可最好地理解本揭露實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本揭露實施例之特徵。 第1圖是根據本揭露的一實施例，繪示出在形成互補金屬氧化物半導體(complementary metal-oxide-semiconductor; CMOS)電晶體、嵌入於介電材料層的金屬互連結構、以及連接導孔層級(connection導孔level dielectric layer)介電層之後的示例性結構之垂直剖面圖。 第2圖是根據本揭露的一實施例，繪示出形成連接導孔結構陣列之後的示例性結構之垂直剖面圖。 第3圖是根據本揭露的一實施例，繪示出形成底電極材料層、記憶材料堆疊層、以及頂電極材料層之後的示例性結構之垂直剖面圖。 第4圖是根據本揭露的一實施例，繪示出圖案化頂電極材料層到頂電極中之後的示例性結構之垂直剖面圖。 第5圖是根據本揭露的一實施例，繪示出形成記憶單元陣列之後的示例性結構之垂直剖面圖。 第6圖是根據本揭露的一實施例，繪示出形成內介電間隔物部分陣列之後的示例性結構之垂直剖面圖。 第7圖是根據本揭露的一實施例，繪示出形成外介電間隔物部分陣列之後的示例性結構之垂直剖面圖。 第8圖是根據本揭露的一實施例，繪示出形成介電封裝結構之後的示例性結構之垂直剖面圖。 第9圖是根據本揭露的一實施例，繪示出形成記憶層級介電層之後的示例性結構之垂直剖面圖。 第10圖是根據本揭露的一實施例，繪示出藉由記憶層級介電層形成積體線及導孔空腔之後的示例性結構之垂直剖面圖。 第11圖是根據本揭露的一實施例，繪示出形成記憶層級金屬互連結構及平坦化頂電極之後的示例性結構之垂直剖面圖。 第12圖是根據本揭露的一實施例，繪示出沈積及圖案化上層級蝕刻停止介電層及至少一介電基質層之後的示例性結構之垂直剖面圖。 第13圖是根據本揭露的一實施例，繪示出形成上互連金屬線之後的示例性結構之垂直剖面圖。 第14圖是根據本揭露的一實施例，繪示出沈積及圖案化蓋層級蝕刻停止介電層(cap-level etch stop dielectric layer)之後的示例性結構之垂直剖面圖。 第15圖是根據本揭露的一實施例，繪示出沈積及圖案化至少一上層級介電層之後的示例性結構之垂直剖面圖。 第16圖是根據本揭露的一實施例，繪示出藉由至少一上層級介電層、蓋層級蝕刻停止介電層、以及上層級蝕刻停止介電層，以形成積體線及導孔空腔之後的示例性結構之垂直剖面圖。 第17A圖是根據本揭露的一實施例，繪示出形成上金屬互連結構之後的示例性結構之垂直剖面圖。 第17B圖是第17A圖的示例性結構之另一沿垂直方向的垂直剖面圖，此垂直方向與圖17A的垂直剖面圖的平面垂直。 第18圖是根據本揭露的一實施例，繪示出形成上金屬互連結構之後的第一替代配置之垂直剖面圖。 第19圖是根據本揭露的一實施例，繪示出形成上金屬互連結構之後的第二替代配置之垂直剖面圖。 第20圖是根據本揭露的一實施例，繪示出移除犧牲頂電極(sacrificial top electrodes)之後的示例性結構的第三替代配置之垂直剖面圖。 第21圖是根據本揭露的一實施例，繪示出形成上金屬互連結構之後的示例性結構的第三替代配置之垂直剖面圖。 第22圖是根據本揭露的一實施例，繪示出示例性結構的第二替代配置的掃描式電子顯微照片(SEM：scanning electron micrograph)。 第23圖是根據本揭露的一實施例，繪示出示例性結構的第三替代配置的掃描式電子顯微照片(SEM)。 第24圖是繪示出本揭露記憶體陣列裝置的製造方法的一般製程步驟之流程圖。
9:基板
100:記憶體陣列區域
108:介電蓋層
110:連接導孔層級介電層
601:接觸層級介電材料層
610:第一金屬線層級介電材料層
612:接觸導孔結構
618:第一金屬線結構
620:第二線及導孔層級介電材料層
622:第一金屬導孔結構
628:第二金屬線結構
630:第三線及導孔層級介電材料層
632:第二金屬導孔結構
638:第三金屬線結構
640:第四線及導孔層級介電材料層
642:第三金屬導孔結構
648:第四金屬線結構
700:CMOS電路
720:淺溝槽隔離結構
732:源極區域
735:半導體通道
738:汲極區域
742:源極側金屬半導體合金區域
748:汲極側金屬半導體合金區域
750:閘極結構
752:閘極介電質
754:閘極
756:介電閘極間隔物
758:閘極蓋介電質

Claims (20)

  1. 一種記憶體陣列裝置，包括： 一記憶單元陣列，位於一基板上方，其中該記憶單元陣列具有多個記憶單元，每個記憶單元由下至上包含一底電極、一記憶元件，以及一頂電極； 一記憶層級介電層(memory-level dielectric layer)，橫向地包圍該記憶單元陣列，其中該頂電極的上表面位於一水平面內，該水平面包含該記憶層級介電層的一上表面；以及 多個上互連金屬線，橫向地沿一水平方向延伸，其中每個上互連金屬線接觸、或納入各別的頂電極行(row of top electrodes)。
  2. 如請求項1之記憶體陣列裝置，其中每個上互連金屬線於一水平表面內接觸該各別的頂電極行的上表面，該水平面包含該記憶層級介電層的一上表面。
  3. 如請求項2之記憶體陣列裝置，其中： 一介電封裝結構橫向地包圍該記憶單元陣列；以及 該些上互連金屬線於該水平面內接觸該介電封裝結構，該水平面包含該記憶層級介電層的該上表面。
  4. 如請求項2之記憶體陣列裝置，其中： 一介電封裝結構橫向地包圍該記憶單元陣列；以及 該些上互連金屬線於一水平面下接觸該介電封裝結構，該水平面包含該記憶層級介電層的該上表面。
  5. 如請求項1之記憶體陣列裝置，其中： 每個上互連金屬線納入該各別的頂電極行； 一介電封裝結構橫向地包圍該記憶單元陣列；以及 該各別的頂電極行向下突出於一水平面下，該水平面包含接觸該介電封裝結構的該些上互連金屬線的平坦下表面。
  6. 如請求項1之記憶體陣列裝置，更包括： 多個記憶層級金屬互連結構(memory-level metal interconnect structures)，嵌入於該記憶層級介電層內，並且包含具有位於該水平面內的上表面的多個金屬線，該水平面包含該記憶層級介電層的上表面；以及 一連接導孔結構陣列，位於該記憶單元陣列下方，並且接觸一各別的底電極的一下表面。
  7. 如請求項6之記憶體陣列裝置，更包括： 一下層級介電層，位於該基板及該記憶層級介電層之間；以及 多個下層級金屬線，嵌入在該些下層級介電層中，並且具有位於一水平面內的上表面，該水平面包含該下層級介電層的一上表面， 其中該連接導孔結構陣列及該些記憶層級金屬互連結構的導孔部分接觸該些下層級金屬線。
  8. 如請求項6之記憶體陣列裝置，更包括： 至少一上層級介電層，位於該記憶層級介電層上方； 多個第一上層級金屬互連結構，垂直地延伸穿過該至少一上層級介電層，並且包含一各別的導孔部分與一各別的上互連金屬線接觸； 多個第二上層級金屬互連結構，垂直地延伸穿過該至少一上層級介電層，並且包含一各別的導孔部分與一各別的記憶層級金屬互連結構接觸； 一上層級蝕刻停止介電層，接觸該記憶層級介電層的一上表面；以及 至少一介電基質層，位於該上層級蝕刻停止介電層上方以及該至少一上層級介電層下方， 其中每個上互連金屬線嵌入於該上層級蝕刻停止介電層以及該至少一介電基質層內。
  9. 一種記憶體陣列裝置，包括： 一記憶單元陣列，位於一基板上，其中該記憶單元陣列具有多個記憶單元，每個記憶單元由下至上包括一底電極、一記憶元件，以及一頂電極； 一介電間隔物陣列，其中每個介電間隔物橫向地包圍一各別的該記憶單元； 一記憶層級介電層，橫向地包圍該介電間隔物陣列，以及 多個上互連金屬線，橫向地沿一水平方向延伸，其中每個上互連金屬線接觸、或納入各別的頂電極行，其中該介電間隔物的上表面位於一水平面內，該水平面包含該記憶層級介電層的一上表面。
  10. 如請求項9之記憶體陣列裝置，其中每個上互連金屬線接觸位於一水平面內的該各別的頂電極行的上表面，該水平面包含該記憶層級介電層的一上表面。
  11. 如請求項9之記憶體陣列裝置，其中： 每個上互連金屬線納入該各別的頂電極行； 一介電封裝結構橫向地包圍該介電間隔物陣列；以及 該各別的頂電極行向下突出於一水平面下，該水平面包含與該介電封裝結構接觸的該些上互連金屬線的平坦下表面。
  12. 如請求項9之記憶體陣列裝置，其中： 位於該介電間隔物內的每個介電間隔物橫向地包圍、以及接觸一各別的該頂電極；以及 每個上互連金屬線嵌入一上層級蝕刻停止介電層的一堆疊以及位於該記憶層級介電層上方的至少一介電基質層內。
  13. 如請求項12之記憶體陣列裝置，更包括： 一連接導孔結構陣列，位於該記憶單元陣列的下方，並且接觸一各別的該底電極的一下表面；以及 多個記憶層級金屬互連結構，嵌入於該記憶層級介電層內，並且包含具有位於該水平面內的上表面的金屬線，該水平面包含該記憶層級介電層的該上表面，並且包含具有位於一水平面內的下表面的金屬導孔結構，該水平面包含該連接導孔結構陣列的下表面。
  14. 如請求項13之記憶體陣列裝置，更包括： 至少一上層級介電層，位於該至少一介電基質層上； 多個第一上層級金屬互連結構，垂直地延伸穿過該至少一上層級介電層，並且包含各別的導孔部分，其接觸一各別的該些上互連金屬線；以及 多個第二上層級金屬互連結構，垂直地延伸穿過該至少一上層級介電層，並且包含各別的導孔部分，其接觸一各別的該記憶層級金屬互連結構；其中： 至少一介電基質層位於包含該記憶單元陣列的一記憶體陣列區域中，並且其不存在於相鄰該記憶體陣列區域的一周邊區域中；以及 每個第一上層級金屬互連結構及每個第二上層級金屬互連結構包含具有位於一水平面內的一上表面的各別金屬線，該水平面包含該至少一上層級介電層的一最上表面。
  15. 一種記憶體陣列裝置的製造方法，包括： 在一基板上形成一記憶單元陣列，該記憶單元陣列具有多個記憶單元，其藉由沉積及圖案化一記憶材料堆疊層(memory material layer stack)，其中每個記憶單元由下至上包含一底電極、一記憶元件，以及一頂電極； 在該記憶體陣列周圍形成一記憶層級介電層； 平坦化該記憶單元陣列的頂電極，其藉由從位於該頂電極的下表面上的一水平面上移除部分的該頂電極；以及 形成多個上互連金屬線，其藉由在該記憶層級介電層上沉積及圖案化一導電金屬，其中該些上互連金屬線形成在該些記憶單元內的各別的頂電極行上、或取代該些記憶單元內的各別的頂電極行。
  16. 如請求項15之記憶體陣列裝置的製造方法，更包括： 在該記憶層級介電層中形成多個互連空腔； 在該些互連空腔中及該記憶層級介電層上沉積至少一記憶層級金屬材料；以及 在該記憶層級介電層上移除部分的該至少一記憶層級金屬材料，其中填入該些互連空腔的該至少一記憶層級金屬材料的剩餘部分包含多個記憶層級金屬互連結構。
  17. 如請求項16之記憶體陣列裝置的製造方法，更包括： 在該記憶層級介電層上沉積一上層級蝕刻停止介電層及至少一介電基質層的一堆疊層(layer stack)； 穿過該堆疊層以形成多個導線空腔，其中各別的頂電極行的上表面物理性地露出於每個導線空腔的一底部；以及 其中藉由在該些導線空腔中沉積至少一連接層級金屬材料以形成該些上互連金屬線。
  18. 如請求項16之記憶體陣列裝置的製造方法，更包括： 在該些上互連金屬線及該記憶層級介電層上沉積至少一上層級介電層；以及 穿過該至少一上層級介電層以形成多個上層級金屬互連結構，其中該些上層級金屬互連結構包含： 多個第一上層級金屬互連結構接觸一各別的該些上互連金屬線；以及 多個第二上層級金屬互連結構接觸一各別的該些記憶層級金屬互連結構。
  19. 如請求項15之記憶體陣列裝置的製造方法，更包括在該記憶單元陣列周圍形成一介電間隔物陣列，其中該記憶層級介電層形成於該介電間隔物陣列周圍，以及其中在該記憶單元陣列的該頂電極的平坦化期間，將部分的該介電間隔物陣列移除，該介電間隔物陣列位於包含該記憶層級介電層的一平坦化的上表面的該水平面上。
  20. 如請求項15之記憶體陣列裝置的製造方法，更包括： 在該頂電極及該記憶層級介電層上沉積至少一介電基質層；穿過該至少一介電基質層以形成多個導線空腔，其中各別的頂電極行物理性地露出於每個導線空腔下方； 從該些導電空腔下方移除該頂電極；以及 在該些導線空腔中以該頂電極被移除的體積沉積該導電材料，其中每個上互連金屬線包含填入該頂電極體積及接觸各別的記憶元件行的各別的向下突出部分行(row of downward-protruding portions)。
TW110121844A 2020-06-16 2021-06-16 記憶體陣列裝置及其製造方法 TWI792352B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063039529P 2020-06-16 2020-06-16
US63/039,529 2020-06-16
US17/224,309 US11723284B2 (en) 2020-06-16 2021-04-07 Top-interconnection metal lines for a memory array device and methods for forming the same
US17/224,309 2021-04-07

Publications (2)

Publication Number Publication Date
TW202201651A true TW202201651A (zh) 2022-01-01
TWI792352B TWI792352B (zh) 2023-02-11

Family

ID=77869940

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110121844A TWI792352B (zh) 2020-06-16 2021-06-16 記憶體陣列裝置及其製造方法

Country Status (5)

Country Link
US (2) US11723284B2 (zh)
KR (1) KR102576500B1 (zh)
CN (1) CN113471357A (zh)
DE (1) DE102021112546A1 (zh)
TW (1) TWI792352B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230017813A1 (en) * 2021-07-19 2023-01-19 Micron Technology, Inc. Conductive layers in memory array region and methods for forming the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257641B2 (en) * 2013-11-08 2016-02-09 Industrial Technology Research Institute Via structure, memory array structure, three-dimensional resistance memory and method of forming the same
KR102264601B1 (ko) * 2014-07-21 2021-06-14 삼성전자주식회사 자기 메모리 소자 및 이의 제조 방법
KR102651851B1 (ko) 2016-12-06 2024-04-01 삼성전자주식회사 반도체 소자
US10290645B2 (en) * 2017-06-30 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for CMOS under array architecture and method of making thereof
US10644231B2 (en) * 2017-11-30 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10522740B2 (en) 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
US11075335B2 (en) * 2018-09-26 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode connection
US11101429B2 (en) 2018-09-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Metal etching stop layer in magnetic tunnel junction memory cells
US11043251B2 (en) 2018-11-30 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction device and method of forming same

Also Published As

Publication number Publication date
KR102576500B1 (ko) 2023-09-07
CN113471357A (zh) 2021-10-01
DE102021112546A1 (de) 2021-12-16
US20230329123A1 (en) 2023-10-12
US11723284B2 (en) 2023-08-08
TWI792352B (zh) 2023-02-11
US20210391532A1 (en) 2021-12-16
KR20210156215A (ko) 2021-12-24

Similar Documents

Publication Publication Date Title
CN110875352B (zh) 集成电路、mram单元和用于制造存储器件的方法
TW202005128A (zh) 針對磁阻式隨機存取記憶體磁性穿隧接面中頂部電極與金屬層之間包含間隔件的介面的技術
TWI781406B (zh) 記憶體裝置、磁性穿隧接面記憶體裝置及其形成方法
US11665911B2 (en) Method of forming memory cell
US20230329123A1 (en) Top-interconnection metal lines for a memory array device and methods for forming the same
US20200020849A1 (en) Methods of fabricating magneto-resistive random-access memory (mram) devices to avoid damaging magnetic tunnel junction (mtj) structure
TWI748605B (zh) 記憶體裝置及其製造方法
CN108376690B (zh) 一种用于制造高密度mram的自对准互联方法
TWI779656B (zh) 記憶體裝置、記憶體裝置結構及其形成方法
TW202145554A (zh) 記憶體元件、磁性隧道接面記憶體元件及其形成方法
TWI793612B (zh) 磁穿隧接面記憶裝置及其形成方法、記憶裝置的形成方法
US11985906B2 (en) Low-resistance contact to top electrodes for memory cells and methods for forming the same
US11925032B2 (en) Memory device with flat-top bottom electrodes and methods for forming the same
TWI778495B (zh) 具有緩衝層的磁性穿隧接面記憶體單元及其形成方法
US20220336733A1 (en) Interconnection For A Memory Array And Methods For Forming The Same
TWI760119B (zh) 積體電路與其形成方法