TWI781406B - 記憶體裝置、磁性穿隧接面記憶體裝置及其形成方法 - Google Patents

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Abstract

陣列中的每一記憶體單元包括垂直堆疊，所述垂直堆疊 包括底部電極、記憶體元件及頂部電極。在由記憶體單元形成的陣列之上形成蝕刻終止介電層。在蝕刻終止介電層之上形成第一介電基質層。由於形貌，第一介電基質層的頂表面在記憶體陣列區中相對於邏輯區中凸起。通過使用蝕刻終止介電層的頂部分執行化學機械平坦化製程來對第一介電基質層進行平坦化。在第一介電基質層之上形成第二介電基質層。穿過第二介電基質層在頂部電極的相應子集上、在蝕刻終止介電層的橫向環繞由垂直堆疊形成的陣列的垂直突出部分之上形成金屬單元接觸結構。

Description

記憶體裝置、磁性穿隧接面記憶體裝置及其形 成方法
本發明實施例關於半導體裝置，且具體來說關於一種對接觸通孔結構使用蝕刻終止硬罩幕層的半導體記憶體裝置及其形成方法。
半導體記憶體裝置廣泛用於現代電子裝置中。一些半導體記憶體裝置採用分別包括由底部電極、記憶體元件及頂部電極形成的垂直堆疊的記憶體單元。例如，磁性穿隧接面記憶體裝置可採用此種垂直堆疊，其中記憶體元件包括磁性穿隧接面。可採用接觸通孔結構來提供與頂部電極的電接觸。
根據本發明的方面，提供一種記憶體裝置，其包括：由記憶體單元形成的陣列，上覆在基底上且位於記憶體陣列區中，所述記憶體單元中的每一者包括包含底部電極、記憶體元件及頂部電極的垂直堆疊；邏輯區，位於所述記憶體陣列區之外且沒有記憶體單元；蝕刻終止介電層，包括遍及所述記憶體陣列區及所 述邏輯區連續地延伸的水平延伸部分，且包括由垂直突出部分形成的陣列，所述垂直突出部分橫向環繞所述由記憶體單元形成的陣列中的每一記憶體單元，其中所述垂直突出部分中的每一者包括位於最頂區處的相應開口及位於包括所述頂部電極的頂表面的水平平面內的相應環形最頂表面；以及金屬單元接觸結構，接觸所述頂部電極的相應子集(sublet)及所述蝕刻終止介電層的所述垂直突出部分的相應子集。
根據本發明的另一方面，提供一種磁性穿隧接面(MTJ)記憶體裝置，其包括：由記憶體單元形成的陣列，上覆在基底上且位於記憶體陣列區中，所述記憶體單元中的每一者包括包含底部電極、記憶體元件及頂部電極的垂直堆疊，所述記憶體元件包含磁性穿隧接面；邏輯區，位於所述記憶體陣列區之外且沒有記憶體單元；蝕刻終止介電層，橫向環繞所述由記憶體單元形成的陣列中的每一記憶體單元且延伸到所述邏輯區中，其中所述蝕刻終止介電層的垂直突出部分包括具有內周邊及外周邊的相應環形最頂表面，所述環形最頂表面位於包括所述頂部電極的頂表面的水平平面內；以及金屬單元接觸結構，接觸所述頂部電極的相應子集及所述蝕刻終止介電層的所述垂直突出部分的相應子集。
根據本發明的又一方面，提供一種形成記憶體裝置的方法，其包括：在基底之上記憶體陣列區中形成由記憶體單元形成的陣列，所述記憶體單元中的每一者包括垂直堆疊，所述垂直堆疊包括底部電極、記憶體元件及頂部電極；在所述由記憶體單元形成的陣列之上形成蝕刻終止介電層，其中所述蝕刻終止介電層包括水平延伸部分，所述水平延伸部分遍及所述記憶體陣列區連 續地延伸且延伸到邏輯區中；在所述蝕刻終止介電層之上形成第一介電基質層，其中所述第一介電基質層的頂表面的在所述記憶體陣列區中的第一部分與所述第一介電基質層的所述頂表面的在所述邏輯區中形成的第二部分相比具有與所述基底更大的垂直分隔距離；通過使用所述蝕刻終止介電層的上覆在所述由記憶體單元形成的陣列上的頂部分作為平坦化終止結構而執行化學機械平坦化製程來對所述第一介電基質層進行平坦化；在所述第一介電基質層之上形成第二介電基質層；以及穿過所述第二介電基質層在所述頂部電極的相應子集上、在所述蝕刻終止介電層的橫向環繞所述由記憶體單元形成的陣列的垂直突出部分之上形成金屬單元接觸結構。
9:基底
100:記憶體陣列區
101:記憶體單元
108:介電頂蓋層
110:通孔級介電層
121:下部電極接觸通孔腔
122:金屬阻擋層
122L:連續金屬阻擋層
124:金屬通孔填充材料部分
126:底部電極
126L:連續底部電極材料層
128:非磁性金屬緩衝層
128L:連續非磁性金屬緩衝層
130:選擇器元件
130L:連續選擇器材料層
140:合成反鐵磁體(SAF)結構
140L:連續合成反鐵磁體(SAF)層
141:鐵磁硬層
142:反鐵磁耦合層
143:參考磁化層
146:非磁性穿隧阻擋層
146L:連續非磁性穿隧阻擋層
148:自由磁化層
148L:連續自由磁化層
158:頂蓋層
158L:連續頂蓋層
160:頂部電極
160L:連續頂部電極材料層
162:第一介電間隔件
164:第二介電間隔件
170:蝕刻終止介電層
172:氧化矽襯層
176:第一介電基質層
178:第二介電基質層
180:犧牲平坦化終止材料層
181:通孔腔
183:集成式線與通孔腔
184:集成式線與通孔結構
187:單元接觸腔
188:金屬單元接觸結構
200:邏輯區
601:接觸級介電材料層
610:第一金屬線級介電材料層
612:裝置接觸通孔結構
618:第一金屬線結構
620:第二線與通孔級介電材料層
622:第一金屬通孔結構
628:第二金屬線結構
630:第三線與通孔級介電材料層
632:第二金屬通孔結構
638:第三金屬線結構
640:第四線與通孔級介電材料層
642:第三金屬通孔結構
648:第四金屬線結構
660:第六線與通孔級介電材料層
662:第五金屬通孔結構
668:第六金屬線結構
700:互補金屬氧化物半導體(CMOS)電路系統
720:淺溝渠隔離結構
732:源極區
735:半導體通道
738:汲極區
742:源極側金屬-半導體合金區
748:汲極側金屬-半導體合金區
750:閘極結構
752:閘極電介質
754:閘極電極
756:介電閘極間隔件
758:閘極頂蓋電介質
1810、1820、1830、1840、1850、1860:步驟
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各方面。應注意，根據業界標準慣例，各種特徵並非是按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本發明實施例在形成互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)電晶體及在介電材料層中形成的金屬內連結構之後的示例性結構的垂直剖視圖。
圖2是根據本發明實施例在形成介電頂蓋層及通孔級介電層之後的示例性結構的垂直剖視圖。
圖3是根據本發明實施例在形成下部電極接觸通孔腔之後的示例性結構的垂直剖視圖。
圖4是根據本發明實施例在形成連續金屬阻擋層及金屬通孔填充材料部分之後的示例性結構的垂直剖視圖。
圖5是根據本發明實施例在形成連續底部電極材料層、連續非磁性金屬緩衝層、連續選擇器材料層、連續合成反鐵磁體層、連續非磁性穿隧阻擋層、連續自由磁化層、至少一個連續頂蓋層及連續頂部電極材料層之後的示例性結構的垂直剖視圖。
圖6是根據本發明實施例在形成由離散(discrete)垂直堆疊形成的陣列之後的示例性結構的垂直剖視圖，所述離散垂直堆疊各自包括選擇器元件、合成反鐵磁體結構、非磁性穿隧阻擋層、自由磁化層、至少一個頂蓋層及頂部電極。
圖7是根據本發明實施例在離散垂直堆疊周圍形成由介電間隔件形成的陣列之後的示例性結構的垂直剖視圖。
圖8是根據本發明實施例在形成非磁性金屬緩衝層、底部電極及底部電極連接通孔結構之後的示例性結構的垂直剖視圖。
圖9是根據本發明實施例在形成蝕刻終止介電層及氧化矽襯層之後的示例性結構的垂直剖視圖。
圖10是根據本發明實施例在形成第一介電基質層及犧牲平坦化終止材料層之後的示例性結構的垂直剖視圖。
圖11是根據本發明實施例在化學機械平坦化製程之後的示例性結構的垂直剖視圖，所述化學機械平坦化製程使用蝕刻終止介電層的在記憶體陣列區中的部分及犧牲平坦化終止材料層的在邏輯區中的部分作為終止結構。
圖12是根據本發明實施例在修整平坦化製程(touch-up planarization process)之後的示例性結構的垂直剖視圖，所述修整 平坦化製程移除蝕刻終止介電層的在記憶體陣列區中的部分及犧牲平坦化終止材料層的在邏輯區中的部分。
圖13是根據本發明實施例在形成第二介電基質層之後的示例性結構的垂直剖視圖。
圖14是根據本發明實施例在邏輯區中形成通孔腔之後的示例性結構的垂直剖視圖。
圖15是根據本發明實施例在邏輯區中形成集成式線與通孔腔(integrated line and via cavity)並在記憶體陣列區中形成單元接觸腔之後的示例性結構的垂直剖視圖。
圖16是根據本發明實施例在邏輯區中形成集成式線與通孔結構(integrated line and via structure)並在記憶體陣列區中形成金屬單元接觸結構之後的示例性結構的垂直剖視圖。
圖17是根據本發明實施例在形成在額外介電材料層中形成的額外金屬內連結構之後的示例性結構的垂直剖視圖。
圖18是示出本發明方法的一般處理步驟的流程圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及構造的具體實例以簡化本發明。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有額外特徵、從而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可 能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...下方(beneath)”、“在...下麵(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(些)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
一般來說，本發明的結構及方法可用於記憶體裝置，所述記憶體裝置包括：由記憶體單元形成的陣列，上覆在基底上且位於記憶體陣列區中；以及邏輯區，位於記憶體陣列區之外且沒有記憶體單元。所述記憶體單元中的每一者可包括包含底部電極、記憶體元件及頂部電極的垂直堆疊。垂直堆疊可以足夠為隨後將形成的介電基質層提供形貌平均高度差(topographic average height difference)的高密度被佈置為一維陣列或二維陣列。然而，增加記憶體單元的密度會引入額外製作問題。隨著記憶體單元的橫向尺寸收縮，用於形成接觸通孔結構的製程裕度收縮。介電基質層高度的變化可能導致對介電基質層的蝕刻過度(overetching)或蝕刻不足(underetching)。例如，在形成用於形成接觸通孔結構的通孔腔期間的蝕刻過度可能引起與下伏材料層的電短路(即，電連接)。在形成用於形成接觸通孔結構的通孔腔期間的蝕刻不足 可能引起頂部電極與接觸通孔結構之間的電開路。
在形成介電基質層之前，可連同由記憶體單元形成的陣列一起形成蝕刻終止介電層。蝕刻終止介電層可在介電基質層的平坦化期間用作平坦化終止材料層。蝕刻終止介電層隨後也可在各向異性蝕刻製程期間用作蝕刻終止層，所述各向異性蝕刻製程形成用於形成與頂部電極的觸點的單元接觸腔。每一記憶體單元內的記憶體元件可為具有平坦層結構的任何類型的記憶體單元。雖然使用其中每一記憶體元件包括提供磁阻的磁性穿隧接面的實施例來闡述本發明，但本文中明確設想出其中磁性穿隧接面被替換成可在底部電極與頂部電極之間提供至少兩種不同電阻狀態的任何層或任何層堆疊的實施例。因此，除非另外限於包括相應磁性穿隧接面的磁阻性記憶體裝置，否則本發明的權利要求書應被解釋為囊括所有此類變化。
此外，應理解，根據本發明實施例的記憶體裝置可包括單個離散記憶體單元、記憶體單元一維陣列或記憶體單元二維陣列。還應理解，本發明的記憶體單元一維陣列可實施為週期性記憶體單元一維陣列，且本發明的記憶體二維單元陣列可實施為週期性記憶體單元二維陣列。另外，雖然使用其中在第五金屬內連級內形成記憶體單元二維陣列的實施例來闡述本發明，所述第五金屬內連級通常被稱為第五線與通孔(M5+V4)級，但本文中明確設想出其中在不同金屬內連級內形成記憶體單元二維陣列的實施例。
參照圖1，示出根據本發明實施例的示例性結構。所述示例性結構包括基底9，基底9可為半導體基底，例如可商業購得的 矽基底。可在基底9的上部分中形成包含例如氧化矽等介電材料的淺溝渠隔離結構720。可在由淺溝渠隔離結構720的連續部分橫向圍封的每一區域內形成合適的經摻雜半導體阱，例如p型阱及n型阱。可在基底9的頂表面之上形成場效電晶體。例如，每一場效電晶體可包括源極區732、汲極區738、半導體通道735及閘極結構750，半導體通道735包括基底9的在源極區732與汲極區738之間延伸的表面部分。每一閘極結構750可包括閘極電介質752、閘極電極754、閘極頂蓋電介質758及介電閘極間隔件756。可在每一源極區732上形成源極側金屬-半導體合金區742，且可在每一汲極區738上形成汲極側金屬-半導體合金區748。
所述示例性結構可包括記憶體陣列區100及邏輯區200，在記憶體陣列區100中隨後形成記憶體元件陣列，在邏輯區200中形成支援所述記憶體元件陣列的操作的邏輯裝置。在一個實施例中，記憶體陣列區100中的裝置(例如場效電晶體)可包括底部電極存取電晶體(bottom electrode access transistor)，所述底部電極存取電晶體提供對隨後將形成的記憶體單元的底部電極的存取。在此處理步驟處，可在邏輯區200中形成頂部電極存取電晶體，所述頂部電極存取電晶體提供對隨後將形成的記憶體單元的頂部電極的存取。邏輯區200中的裝置(例如場效電晶體)可提供操作隨後將形成的記憶體單元陣列所需的功能。具體來說，邏輯區中的裝置可被配置成控制記憶體單元陣列的程式設計操作、擦除操作及感測(讀取)操作。例如，邏輯區中的裝置可包括感測電路系統及/或頂部電極偏壓電路系統。在基底9的頂表面上形成的裝置可包括互補金屬氧化物半導體(CMOS)電晶體且視 需要包括額外半導體裝置(例如電阻器、二極體、電容器等)，並且被統稱為CMOS電路系統700。
隨後可在基底9及裝置(例如場效電晶體)之上形成在介電材料層中形成的各種金屬內連結構。介電材料層可例如包括接觸級介電材料層601、第一金屬線級介電材料層610、第二線與通孔級介電材料層620、第三線與通孔級介電材料層630及第四線與通孔級介電材料層640。金屬內連結構可包括在接觸級介電材料層601中形成並與CMOS電路系統700的相應元件接觸的裝置接觸通孔結構612、在第一金屬線級介電材料層610中形成的第一金屬線結構618、在第二線與通孔級介電材料層620的下部分中形成的第一金屬通孔結構622、在第二線與通孔級介電材料層620的上部分中形成的第二金屬線結構628、在第三線與通孔級介電材料層630的下部分中形成的第二金屬通孔結構632、在第三線與通孔級介電材料層630的上部分中形成的第三金屬線結構638、在第四線與通孔級介電材料層640的下部分中形成的第三金屬通孔結構642、以及在第四線與通孔級介電材料層640的上部分中形成的第四金屬線結構648。在一個實施例中，第二金屬線結構628可包括與記憶體元件陣列的源極側電源連接的源極線。由源極線提供的電壓可通過設置在記憶體陣列區100中的存取電晶體施加到底部電極。
介電材料層(601、610、620、630、640)中的每一者可包含介電材料，例如未摻雜矽酸鹽玻璃、經摻雜矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體或其組合。金屬內連結構(612、618、622、628、632、638、642、648)中的每一者可 包含至少一種導電材料，其可為金屬襯層(例如金屬氮化物或金屬碳化物)與金屬填充材料的組合。每一金屬襯層可包含TiN、TaN、WN、TiC、TaC及WC，且每一金屬填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。也可使用在本發明的設想範圍內的其他合適材料。在一個實施例中，第一金屬通孔結構622及第二金屬線結構628可通過雙鑲嵌製程形成為集成式線與通孔結構，第二金屬通孔結構632及第三金屬線結構638可形成為集成式線與通孔結構，及/或第三金屬通孔結構642及第四金屬線結構648可形成為集成式線與通孔結構。雖然使用其中記憶體單元陣列形成在第四線與通孔級介電材料層640之上的實施例來闡述本發明，但本文中明確設想出其中記憶體單元陣列可形成在不同的金屬內連級處的實施例。
參照圖2，可在金屬內連結構及介電材料層之上依序形成介電頂蓋層108及通孔級介電層110。例如，介電頂蓋層108可形成在第四金屬線結構648的頂表面上及第四線與通孔級介電材料層640的頂表面上。介電頂蓋層108包含可保護下伏金屬內連結構(例如第四金屬線結構648)的介電頂蓋材料。在一個實施例中，介電頂蓋層108可包含可提供高抗蝕刻性的材料(即，介電材料)，且還可在蝕刻通孔級介電層110的後續各向異性蝕刻製程期間用作蝕刻終止材料。例如，介電頂蓋層108可包含碳化矽或氮化矽，且可具有5nm至30nm範圍內的厚度，但也可使用更小及更大的厚度。
通孔級介電層110可包含可用於介電材料層(601、610、620、630、640)的任何材料。例如，通孔級介電層110可包含通 過原矽酸四乙酯(tetraethylorthosilicate，TEOS)的分解而沉積的未摻雜矽酸鹽玻璃或經摻雜矽酸鹽玻璃。通孔級介電層110的厚度可在50nm至200nm的範圍內，但也可使用更小及更大的厚度。介電頂蓋層108及通孔級介電層110可形成為具有遍及記憶體陣列區100及邏輯區200延伸的相應平坦頂表面及相應平坦底表面的平坦毯覆(未圖案化)層。
參照圖3，可穿過通孔級介電層110及介電頂蓋層108形成通孔腔。例如，可在通孔級介電層110之上施加光阻層(未示出)，且可對所述光阻層進行圖案化以在記憶體陣列區100的上覆在第四金屬線結構648中的相應一者上的區域內形成開口。可執行各向異性蝕刻，以穿過通孔級介電層110及介電頂蓋層108轉移光阻層中的圖案。通過各向異性蝕刻製程形成的通孔腔在本文中被稱為下部電極接觸通孔腔121，因為隨後會在下部電極接觸通孔腔121中形成底部電極連接通孔結構。下部電極接觸通孔腔121可具有錐形側壁，所述錐形側壁(相對於垂直方向)具有1度至10度範圍內的錐角。第四金屬線結構648的頂表面可在每一下部電極接觸通孔腔121的底部處實體地暴露出。隨後可例如通過灰化來移除光阻層。
參照圖4，可形成作為連續材料層的連續金屬阻擋層122L。連續金屬阻擋層122L可覆蓋第四金屬線結構648的實體地暴露出的頂表面、下部電極接觸通孔腔121的錐形側壁以及通孔級介電層110的頂表面，而沒有任何孔穿過其中。連續金屬阻擋層122L可包含導電金屬氮化物，例如TiN、TaN及/或WN。也可使用在本發明的設想範圍內的其他合適材料。連續金屬阻擋層 122L的厚度可在3nm至20nm的範圍內，但也可使用更小及更大的厚度。
可在下部電極接觸通孔腔121的剩餘體積中沉積例如鎢或銅等金屬填充材料。可通過平坦化製程(例如化學機械平坦化)來移除所述金屬填充材料的上覆在包括連續金屬阻擋層122L最頂表面的水平平面上的部分，以形成金屬通孔填充材料部分124。每一金屬通孔填充材料部分124可具有與連續金屬阻擋層122L的最頂表面共面的頂表面。
參照圖5，可在連續金屬阻擋層122L及金屬通孔填充材料部分124之上形成包括連續底部電極材料層126L、連續非磁性金屬緩衝層128L、連續選擇器材料層130L、連續合成反鐵磁體(synthetic antiferromagnet，SAF)層140L、連續非磁性穿隧阻擋層146L、連續自由磁化層148L、至少一個連續頂蓋層158L及連續頂部電極材料層160L的層堆疊。可通過相應的化學氣相沉積製程或相應的物理氣相沉積製程來沉積所述層堆疊內的層。所述層堆疊內的每一層均可沉積為遍及其中分別具有均勻厚度的平坦毯覆材料層。
連續底部電極材料層126L包含至少一種金屬材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其組合。也可使用在本發明的設想範圍內的其他合適材料。例如，連續底部電極材料層126L可包含鎢(W)，及/或可基本上由鎢(W)組成。連續底部電極材料層126L的厚度可在10nm至100nm的範圍內，但也可使用更小及更大的厚度。
連續非磁性金屬緩衝層128L包含可用作晶種層的非磁性 材料。具體來說，連續非磁性金屬緩衝層128L可提供範本結晶結構，所述範本結晶結構使連續合成反鐵磁體層140L的材料的多晶顆粒沿著將連續合成反鐵磁體層140L內的參考層的磁化最大化的方向對準。連續非磁性金屬緩衝層128L可包含Ti、CoFeB合金、NiFe合金、釕或其組合。連續非磁性金屬緩衝層128L的厚度可在3nm至30nm的範圍內，但也可使用更小及更大的厚度。
連續選擇器材料層130L包含選擇器材料，即，展現出電壓相關開關特性的材料。連續選擇器材料層130L可包含經氧空位調製的選擇器材料(例如氧化鉿或氧化鋯、雙向閾值開關材料(例如碲化鋅))、或者包括p摻雜半導體層及n摻雜半導體層且在其間具有水平p-n結的垂直二極體層堆疊。作為另一選擇，在高電壓偏壓下導通而在低電壓偏壓下關斷的其他材料可用於連續選擇器材料層130L。
連續合成反鐵磁體(SAF)層140L可包括由鐵磁硬層141、反鐵磁耦合層142及參考磁化層143形成的層堆疊。鐵磁硬層141及參考磁化層143中的每一者可具有各自的固定磁化方向。反鐵磁耦合層142提供鐵磁硬層141的磁化與參考磁化層143的磁化之間的反鐵磁耦合，使得鐵磁硬層141的磁化方向及參考磁化層143的磁化方向在隨後將形成的記憶體單元的操作期間保持固定。鐵磁硬層141可包含硬鐵磁材料，例如PtMn、IrMn、RhMn、FeMn、OsMn等。參考磁化層143可包含硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。也可使用在本發明的設想範圍內的其他合適材料。反鐵磁耦合層142可包含釕或銥。反鐵磁耦合層142的厚度可被選擇成使得由反鐵 磁耦合層142誘導的交換相互作用使鐵磁硬層141及參考磁化層143的相對磁化方向穩定在相反的方向，即，反平行對準。在一個實施例中，連續SAF層140L的淨磁化是通過將鐵磁硬層141的磁化量值與參考磁化層143的磁化量值相匹配而實現。連續SAF層140L的厚度可在5nm至30nm的範圍內，但也可使用更小及更大的厚度。
連續非磁性穿隧阻擋層146L可包含隧穿阻擋材料，所述隧穿阻擋材料可為厚度容許電子隧穿的電絕緣材料。例如，連續非磁性穿隧阻擋層146L可包含氧化鎂(MgO)、氧化鋁(Al2O3)、氮化鋁(AlN)、氧氮化鋁(AlON)、氧化鉿(HfO2)或氧化鋯(ZrO2)。也可使用在本發明的設想範圍內的其他合適材料。連續非磁性穿隧阻擋層146L的厚度可為0.7nm至1.3nm，但也可使用更小及更大的厚度。
連續自由磁化層148L包含鐵磁材料，所述鐵磁材料具有與參考磁化層143的磁化方向平行或反平行的兩個穩定磁化方向。連續自由磁化層148L包含硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。也可使用在本發明的設想範圍內的其他合適材料。連續自由磁化層148L的厚度可在1nm至6nm的範圍內，但也可使用更小及更大的厚度。
所述至少一個連續頂蓋層158L包含至少一種頂蓋材料。可用於所述至少一個連續頂蓋層158L的示例性頂蓋材料包括但不限於金屬材料，例如Be、Mg、Al、Ti、Ta、W、Ge、Pt、Ru、Cu、其合金及其層堆疊。也可使用在本發明的設想範圍內的其他合適材料。另外或作為另一選擇，所述至少一個連續頂蓋層158L 可包含導電金屬氮化物。所述至少一個連續頂蓋層158L的總厚度可在0.5nm至5nm的範圍內，但也可使用更小及更大的厚度。
連續頂部電極材料層160L包含至少一種金屬材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金及/或其組合。也可使用在本發明的設想範圍內的其他合適材料。例如，連續頂部電極材料層160L可包含鎢(W)，及/或可基本上由鎢(W)組成。連續頂部電極材料層160L的厚度可在10nm至100nm的範圍內，但也可使用更小及更大的厚度。
參照圖6，可在連續頂部電極材料層160L之上施加光阻層，且可對所述光阻層進行微影圖案化以形成由離散光阻材料部分形成的陣列。所述由離散光阻材料部分形成的陣列中的每一離散光阻材料部分可上覆在金屬通孔填充材料部分124中的相應一者上。在一個實施例中，金屬通孔填充材料部分124可佈置為沿著第一水平方向具有第一間距且沿著第二水平方向具有第二間距的二維週期性陣列。所述離散光阻材料部分可佈置為週期性與金屬通孔填充材料部分124的二維週期性陣列相同的二維週期性陣列。
可執行各向異性蝕刻製程以蝕刻連續頂部電極材料層160L、所述至少一個連續頂蓋層158L、連續自由磁化層148L、連續非磁性穿隧阻擋層146L、連續SAF層140L及連續選擇器材料層130L的未掩蔽區。各向異性蝕刻製程的化學物質可被選擇成使得連續頂部電極材料層160L、所述至少一個連續頂蓋層158L、連續自由磁化層148L、連續非磁性穿隧阻擋層146L、連續SAF層140L及連續選擇器材料層130L的經圖案化部分具有錐形側壁， 所述錐形側壁相對於垂直方向具有1度至20度範圍內(例如3度至10度)的錐角。在一個實施例中，連續非磁性金屬緩衝層128L可用作各向異性蝕刻製程的蝕刻終止層。
連續頂部電極材料層160L的、所述至少一個連續頂蓋層158L的、連續自由磁化層148L的、連續非磁性穿隧阻擋層146L的、連續SAF層140L的及連續選擇器材料層130L的經圖案化部分可構成由離散垂直堆疊形成的陣列。每一離散垂直堆疊可從底部到頂部包括選擇器元件130、合成反鐵磁體(SAF)結構140、非磁性穿隧阻擋層146、自由磁化層148、至少一個頂蓋層158及頂部電極160。每一選擇器元件130是連續選擇器材料層130L的經圖案化部分。每一SAF結構140是連續SAF層140L的經圖案化部分。每一非磁性穿隧阻擋層146是連續非磁性穿隧阻擋層146L的經圖案化部分。每一自由磁化層148是連續自由磁化層148L的經圖案化部分。每一頂蓋層158是所述至少一個連續頂蓋層158L的經圖案化部分。每一頂部電極160是連續頂部電極材料層160L的經圖案化部分。
由離散垂直堆疊(130、140、146、148、158、160)形成的陣列可在記憶體陣列區100中形成在基底9之上。每一SAF結構140包括由鐵磁硬層141、反鐵磁耦合層142及參考磁化層143形成的層堆疊。離散垂直堆疊(130、140、146、148、158、160)內的一組參考磁化層143、非磁性穿隧阻擋層146及自由磁化層148構成用作磁阻性記憶體元件的磁性穿隧接面(magnetic tunnel junction，MTJ)。每一離散垂直堆疊(130、140、146、148、158、160)內自由磁化層148的磁化及參考磁化層143的磁化可 具有兩種穩定對準，包括平行對準及反平行對準。每一磁性穿隧接面內自由磁化層148的鐵磁材料與參考磁化層143的鐵磁材料之間的雙穩態磁性耦合提供磁阻，即，自由磁化層148與參考磁化層143之間的電阻變化，所述變化取決於自由磁化層148的與參考磁化層143的磁化方向的對準。在各向異性蝕刻製程之後，每一離散垂直堆疊(130、140、146、148、158、160)內的每一元件的側壁可實體地暴露出。隨後可例如通過灰化來移除光阻層。
雖然使用其中連續金屬阻擋層122L、連續底部電極材料層126L及連續非磁性金屬緩衝層128L在此處理步驟處未被圖案化的實施例來闡述本發明，但本文中明確設想出其中連續金屬阻擋層122L、連續底部電極材料層126L及連續非磁性金屬緩衝層128L在此處理步驟處被圖案化的實施例。
參照圖7，可在由離散垂直堆疊(130、140、146、148、158、160)形成的陣列之上以及在連續非磁性金屬緩衝層128L的頂表面的實體地暴露出的部分上保形地沉積至少一個介電間隔件材料層。例如，可使用相應的保形沉積製程(例如化學氣相沉積製程)依序沉積包含第一介電間隔件材料的第一介電間隔件材料層及包含第二介電間隔件材料的第二介電間隔件材料層。例如，第一介電間隔件材料可包括氮化矽或介電金屬氧化物(例如氧化鋁)，且第二介電間隔件材料可包括氧化矽(例如TEOS氧化物)。第一介電間隔件材料層的厚度可在3nm至10nm的範圍內，且第二介電間隔件材料層的厚度可在30nm至100nm的範圍內，但可對第一介電間隔件材料層及第二介電間隔件材料層中的每一者使用更小及更大的厚度。
可執行各向異性蝕刻製程以移除所述至少一個介電間隔件材料層的水平部分。蝕刻第一介電間隔件材料及第二介電間隔件材料的各向異性蝕刻製程可對連續非磁性金屬緩衝層128L的及頂部電極160的材料具有選擇性。第一介電間隔件材料層的每一剩餘部分構成第一介電間隔件162，且第二介電間隔件材料層的每一剩餘部分構成第二介電間隔件164。通常，可在由離散垂直堆疊(130、140、146、148、158、160)形成的陣列中的相應離散垂直堆疊(130、140、146、148、158、160)周圍及其上形成由介電間隔件(162、164)形成的陣列。在一個實施例中，每一離散垂直堆疊(130、140、146、148、158、160)可由第一介電間隔件162及第二介電間隔件164橫向環繞。在另一實施例中，可省略第一介電間隔件162。在此類實施例中，每一離散垂直堆疊(130、140、146、148、158、160)可由單個介電間隔件(即，第二介電間隔件164)橫向環繞。
參照圖8，可執行蝕刻製程，以通過執行各向異性蝕刻製程來對連續非磁性金屬緩衝層128L、連續底部電極材料層126L及連續金屬阻擋層122L進行圖案化。在此類實施例中，可通過蝕刻製程移除連續金屬阻擋層122L、連續底部電極材料層126L及連續非磁性金屬緩衝層128L的未被由介電間隔件(162、164)形成的陣列及頂部電極160掩蔽的部分。所述蝕刻製程可對通孔級介電層110的材料具有選擇性。所述蝕刻製程可包括各向異性蝕刻製程(例如反應性離子蝕刻製程)及/或各向同性蝕刻製程(例如濕蝕刻製程)。如果頂部電極160包含與連續金屬阻擋層122L、連續底部電極材料層126L及連續非磁性金屬緩衝層128L的材料 不同的材料，則蝕刻製程可對頂部電極160的材料具有選擇性(即，不會顯著蝕刻頂部電極160的材料)。
連續非磁性金屬緩衝層128L的每一經圖案化部分構成非磁性金屬緩衝層128。連續底部電極材料層126L的每一經圖案化部分構成底部電極126。連續金屬阻擋層122L的每一經圖案化部分構成金屬阻擋層122。由非磁性金屬緩衝層128、底部電極126及金屬阻擋層122形成的每一垂直堆疊可具有位於同一垂直平面內的垂直重合側壁。離散垂直堆疊(130、140、146、148、158、160)、非磁性金屬緩衝層128(其是可選組件)及底部電極126的每一連續組合構成記憶體單元101，記憶體單元101是磁阻性記憶體單元。金屬阻擋層122及金屬通孔填充材料部分124的每一組合構成底部電極連接通孔結構(122、124)，所述底部電極連接通孔結構提供相應底部電極126與相應第四金屬線結構648之間的電連接。
通常，可在金屬內連結構中下伏的相應一者上形成由底部電極連接通孔結構(122、124)形成的陣列。可在由底部電極連接通孔結構(122、124)形成的陣列上形成由記憶體單元101形成的陣列。由記憶體單元101形成的陣列可在記憶體陣列區100中形成在基底9之上。記憶體單元101中的每一者可包括垂直堆疊，所述垂直堆疊包括底部電極126、記憶體元件(例如磁性穿隧接面(143、146、148)及頂部電極160。每一磁性穿隧接面(143、146、148)可包括由參考磁化層143、非磁性穿隧阻擋層146及自由磁化層148形成的垂直堆疊。在一個實施例中，記憶體單元101中的每一者可包括設置在相應磁性穿隧接面(143、146、148)上 的選擇器元件130。選擇器元件130可上覆在相應磁性穿隧接面(143、146、148)上或下伏在相應磁性穿隧接面(143、146、148)下。
在替代實施例中，可在形成由離散垂直堆疊(130、140、146、148、158、160)形成的陣列之後且在形成由介電間隔件(162、164)形成的陣列之前執行對連續非磁性金屬緩衝層128L、連續底部電極材料層126L及連續金屬阻擋層122L的圖案化。在此種情形中，圖6所示處理步驟處的各向異性蝕刻製程可持續至連續非磁性金屬緩衝層128L、連續底部電極材料層126L及連續金屬阻擋層122L被圖案化為止。在此種情形中，可在非磁性金屬緩衝層128的、底部電極126的及金屬阻擋層122的側壁上形成介電間隔件(162、164)。
參照圖9，可通過相應沉積製程依序形成蝕刻終止介電層170及可選的氧化矽襯層172。蝕刻終止介電層170包含可在化學機械平坦化製程期間用作平坦化終止材料且隨後可在各向異性蝕刻製程期間用作蝕刻終止材料的介電材料。蝕刻終止介電層170包含非反應性介電硬罩幕材料。例如，蝕刻終止介電層170可包含以下各項及/或可基本上由以下各項組成：氮化矽(silicon nitride，Si3N4)、氮氧化矽(silicon oxynitride，SiON)、碳化矽(silicon carbide，SiC)、氮碳化矽(silicon carbide nitride，SiCN)、碳氧化矽(silicon oxycarbide，SiOC)、或包含無氮無機聚合物材料的無氮抗反射層(nitrogen-free antireflection layer，NFARL)。也可使用在本發明的設想範圍內的其他合適材料。可通過電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition， PECVD)、高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)或大氣壓化學氣相沉積(atmospheric pressure chemical vapor deposition，APCVD)來沉積蝕刻終止介電層170。可保形或非保形地沉積蝕刻終止介電層170。
蝕刻終止介電層170可形成在由介電間隔件(162、164)形成的陣列之上及由介電間隔件(162、164)形成的陣列上以及由記憶體單元101形成的陣列之上。蝕刻終止介電層170包括水平延伸部分及由垂直突出部分形成的陣列，所述水平延伸部分遍及記憶體陣列區100連續地延伸並延伸到邏輯區200中，所述垂直突出部分橫向環繞由記憶體單元101形成的陣列中的每一記憶體單元101。在邏輯區200中或頂部電極160的頂表面上方蝕刻終止介電層170的水平延伸部分的厚度可在5nm至50nm的範圍內，但也可使用更小及更大的厚度。
如果存在的話，可選的氧化矽襯層172可包含無孔氧化矽材料，例如通過電漿增強化學氣相沉積(PECVD)形成的TEOS氧化物材料。氧化矽襯層172可包含未摻雜矽酸鹽玻璃或經摻雜矽酸鹽玻璃。可通過保形或非保形沉積製程形成氧化矽襯層172。氧化矽襯層172的位於邏輯區200中或頂部電極160的頂表面之上的水平部分的厚度可在5nm至50nm的範圍內，但也可使用更小及更大的厚度。
參照圖10，可在氧化矽襯層172及蝕刻終止介電層170之上形成第一介電基質層176。可通過化學氣相沉積製程形成第一介電基質層176。在一個實施例中，第一介電基質層176包含介電常數比熱氧化矽的介電常數(即，3.9)小的低介電常數(低k) 介電材料。在一個實施例中，第一介電基質層176包含介電常數小於2.5的極低介電常數(低k)(extremely-low-dielectric-constan，ELK)介電材料。在一個實施例中，第一介電基質層176包含介電常數小於2.5的多孔氧化矽系介電材料。在此種情形中，多孔氧化矽系介電材料可包括具有多孔結構的經致孔劑摻雜的SiCO系材料。可通過使用化學氣相沉積製程將孔隙產生材料(致孔劑)併入到經碳摻雜的氧化物中來形成多孔結構。化學氣相沉積製程可包括電漿增強化學氣相沉積製程(PECVD)或熱化學氣相沉積製程。在632.8nm的波長(這是可商業購得的HeNe雷射測量儀器的波長)下，第一介電基質層176中的ELK介電材料的折射率可在1.0至1.4的範圍內。
第一介電基質層176的頂表面的位於記憶體陣列區100中的第一部分與第一介電基質層176的頂表面的在邏輯區200中形成的第二部分相比，可具有與基底9更大的垂直分隔距離。換句話說，第一介電基質層176的頂表面在記憶體陣列區100中可比在邏輯區200中更高。第一介電基質層176的頂表面的第一部分可包括第一介電基質層176的頂表面的最頂部分。第一介電基質層176的頂表面的位於記憶體陣列區100中的第一部分與第一介電基質層176的頂表面的在邏輯區200中形成的第二部分之間的高度差歸因於在記憶體陣列區100中存在由記憶體單元101形成的陣列及由介電間隔件(162、164)形成的陣列。
在沉積第一介電基質層176期間，在記憶體陣列區100中，第一介電基質層176的頂表面的輪廓最初遵循由記憶體單元101形成的陣列的及由介電間隔件(162、164)形成的陣列的實體 地暴露出的表面的輪廓。當第一介電基質層176的材料部分在每一對相鄰的介電間隔件(162、164)中間合併時，第一介電基質層176的頂表面的輪廓逐漸變平，且隨著介電材料的連續累積而凸起，直到第一介電基質層176的沉積製程終止為止。在一個實施例中，沉積第一介電基質層176的沉積製程的持續時間可被選擇成使得第一介電基質層176的在邏輯區200中的部分的頂表面與頂部電極160的頂表面在同一水平平面內。換句話說，沉積第一介電基質層176的沉積製程的持續時間可被選擇成使得邏輯區200中第一介電基質層176的厚度與通過將記憶體單元101的高度及金屬阻擋層122的厚度相加且然後減去邏輯區200中氧化矽襯層172的厚度並然後減去邏輯區200中蝕刻終止介電層170的厚度而獲得的距離相同。
第一介電基質層176的頂表面的位於記憶體陣列區100中的第一部分與第一介電基質層176的頂表面的在邏輯區200中形成的第二部分之間的高度差可在包括通孔級介電層110頂表面的水平平面與包括頂部電極160頂表面的水平平面之間的垂直距離的40%至100%的範圍內，例如70%至90%。在一個實施例中，第一介電基質層176可在記憶體陣列區100中具有高度的垂直波動。在一個實施例中，第一介電基質層176的頂表面的位於記憶體陣列區100中的第一部分與第一介電基質層176的頂表面的在邏輯區200中形成的第二部分之間的高度差可在40nm至400nm的範圍內，例如80nm至200nm，但也可使用更小及更大的高度差。
可在第一介電基質層176之上形成犧牲平坦化終止材料 層180。犧牲平坦化終止材料層180包含非反應性介電硬罩幕材料。例如，犧牲平坦化終止材料層180可包含以下各項及/或可基本上由以下各項組成：氮化矽(Si3N4)、氮氧化矽(SiON)、碳化矽(SiC)、碳氮化矽(SiCN)、碳氧化矽(SiOC)、或包含無氮無機聚合物材料的無氮抗反射層(NFARL)。可通過電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)或大氣壓化學氣相沉積(APCVD)來沉積犧牲平坦化終止材料層180。可保形或非保形地沉積犧牲平坦化終止材料層180。邏輯區200中犧牲平坦化終止材料層180的厚度可在5nm至50nm的範圍內，但也可使用更小及更大的厚度。在一個實施例中，犧牲平坦化終止材料層180可具有與蝕刻終止介電層170相同的材料組成及相同的厚度。
參照圖11，可通過執行化學機械平坦化製程來對第一介電基質層176進行平坦化。可通過化學機械平坦化製程從記憶體陣列區100移除第一介電基質層176的上覆在包括邏輯區200中犧牲平坦化終止材料層180頂表面的水平平面上的部分。第一介電基質層176的在邏輯區200中的部分的頂表面可與頂部電極160的頂表面共面，且邏輯區200中犧牲平坦化終止材料層180的厚度可與蝕刻終止介電層170的上覆在頂部電極160上的水平部分的厚度相同。在此類實施例中，邏輯區200中犧牲平坦化終止材料層180的頂表面可與包括蝕刻終止介電層170的上覆在頂部電極160上的部分的頂表面的水平平面在相同或近似相同的水平平面中。邏輯區200中的犧牲平坦化終止材料層180及蝕刻終止介電層170的上覆在頂部電極160上的部分可在化學機械平坦化製 程期間共同用作平坦化終止結構。換句話說，化學機械平坦化製程可使用蝕刻終止介電層170的上覆在由記憶體單元101形成的陣列上的頂部分作為平坦化終止結構，且可使用犧牲平坦化終止材料層180的在邏輯區200中的一部分作為額外平坦化終止結構。因此，第一介電基質層176的剩餘部分的頂表面可與邏輯區200中犧牲平坦化終止材料層180的頂表面及蝕刻終止介電層170的上覆在頂部電極160上的部分的頂表面在同一水平平面內。
參照圖12，可執行修整平坦化製程，以移除記憶體陣列區100中蝕刻終止介電層170的上覆在頂部電極160上的部分，並移除邏輯區200中犧牲平坦化終止材料層180的剩餘部分。修整平坦化製程可使用乾蝕刻製程，所述乾蝕刻製程可包括各向異性乾蝕刻製程(例如反應性離子蝕刻製程)或各向同性乾蝕刻製程(例如化學乾蝕刻製程)。在此種情形中，乾蝕刻製程的蝕刻化學物質可被選擇成對第一介電基質層176的材料具有選擇性地或者以與第一介電基質層176的材料的蝕刻速率相同的蝕刻速率移除蝕刻終止介電層170的及犧牲平坦化終止材料層180的材料。作為另一選擇，修整平坦化製程可使用修整化學機械平坦化製程。在此種情形中，移除第一介電基質層176的在記憶體陣列區100中的部分的化學機械平坦化製程可持續至記憶體陣列區100中蝕刻終止介電層170的上覆在頂部電極160上的部分及邏輯區200中犧牲平坦化終止材料層180的剩餘部分被移除為止。
因此，可在移除犧牲平坦化終止材料層180的位於邏輯區200中的部分的同時，移除蝕刻終止介電層170的上覆在由記憶體單元101(其各自包括由底部電極126、記憶體元件及頂部電 極160形成的垂直堆疊)形成的陣列上的部分。視需要，可在修整平坦化製程期間並行移除第一介電基質層176的位於包括頂部電極160頂表面的水平平面上方的部分。通常，頂部電極160的頂表面可在對第一介電基質層176進行平坦化的化學機械平坦化製程期間或之後實體地暴露出。
參照圖13，可在第一介電基質層176的剩餘部分的實體地暴露出的水平表面之上且直接在所述水平表面上沉積第二介電基質層178。第二介電基質層178可具有與第一介電基質層176的材料組成相同的材料組成，或者可具有與第一介電基質層176的材料組成不同的材料組成。在一個實施例中，第二介電基質層178可包含低介電常數(低k)介電材料，例如介電常數小於2.5的ELK介電材料。在一個實施例中，第二介電基質層178包含介電常數小於2.5的多孔氧化矽系介電材料。第二介電基質層178的厚度可與將形成在頂部電極160的頂表面上的金屬單元接觸結構的目標高度相同。例如，第二介電基質層178可具有20nm至160nm範圍內的厚度，例如40nm至80nm，但也可使用更小及更大的厚度。在一個實施例中，第二介電基質層178的整個頂表面可位於第一水平平面內，且第二介電基質層178的整個底表面可位於第二水平平面內。因此，整個第二介電基質層178可遍及其中具有均勻的厚度。
參照圖14，可在第二介電基質層178之上施加第一光阻層(未示出)，且可對所述第一光阻層進行微影圖案化以在邏輯區200中形成開口陣列。光阻層中的開口圖案可穿過第二介電基質層178、第一介電基質層176、氧化矽襯層172及蝕刻終止介電層170 被轉移。在一個實施例中，蝕刻終止介電層170可為蝕刻第二介電基質層178的、第一介電基質層176的及氧化矽襯層172的材料的第一蝕刻步驟用作蝕刻終止層，且在各向異性蝕刻製程的第二蝕刻步驟期間可使用對蝕刻終止介電層170的材料進行蝕刻的蝕刻化學物質。在光阻層中的每一開口下方形成通孔腔181。通孔級介電層110的頂表面可在每一通孔腔181的底部處實體地暴露出。隨後可例如通過灰化來移除第一光阻層。
參照圖15，可在第二介電基質層178之上施加第二光阻層，且可對所述第二光阻層進行微影圖案化以形成線圖案。光阻層中線圖案的區域可包括通孔腔181的所有區域。因此，在將第二光阻層顯影後，可從通孔腔181內部移除第二光阻層。可執行各向異性蝕刻製程，以將第二光阻層中的線圖案轉移到下伏材料部分中。每一通孔腔181垂直延伸穿過通孔級介電層110且穿過介電頂蓋層108，使得相應第四金屬線結構648的頂表面可在每一通孔腔181下方實體地暴露出。此外，第二介電基質層178的未被經圖案化第二光阻層掩蔽的部分可被蝕穿以形成線腔。在邏輯區200中形成集成式線與通孔腔183。每一集成式線與通孔腔183可包括相應線腔及與所述相應線腔的底表面鄰接的至少一個通孔腔。在記憶體陣列區100中形成上覆在頂部電極160中的相應一者上的單元接觸腔187。
根據本發明的方面，形成單元接觸腔187以及集成式線與通孔腔183的各向異性蝕刻製程可對蝕刻終止介電層170的材料具有選擇性。可通過執行各向異性蝕刻製程穿過第二介電基質層178形成單元接觸腔187，所述各向異性蝕刻製程對蝕刻終止介 電層170的材料具有選擇性地蝕刻第二介電基質層178的材料。在一個實施例中，從由單元接觸腔187形成的陣列選擇的單元接觸腔187(其在本文中被稱為第一單元接觸腔)的橫向延伸範圍可大於相應下伏頂部電極160的橫向延伸範圍，即，大於下伏在第一單元接觸腔下的頂部電極的橫向延伸範圍。在一個實施例中，多個單元接觸腔187可具有各自的橫向延伸範圍，所述橫向延伸範圍大於相應頂部電極160的橫向延伸範圍。在一個實施例中，單元接觸腔187中的每一者可具有各自的橫向延伸範圍，所述橫向延伸範圍大於相應下伏頂部電極160的橫向延伸範圍。在此種情形中，橫向延伸範圍比相應下伏頂部電極160的橫向延伸範圍大的每一單元接觸腔187(例如第一單元接觸腔)可延伸到第一介電基質層176的上部分中，且因此，可包括向下突出部分，所述向下突出部分延伸到包括頂部電極160頂表面的水平平面下方且上覆在蝕刻終止介電層170的錐形部分上。
在一個實施例中，集成式線與通孔腔183內的線溝渠的底表面可形成在第一介電基質層176與第二介電基質層178之間的水平介面下方。在使線溝渠的底表面垂直凹入第一介電基質層176與第二介電基質層178之間的水平介面下方時，蝕刻終止介電層170的橫向環繞記憶體單元101的垂直突出部分用作蝕刻終止材料部分。因此，單元接觸腔187不延伸穿過蝕刻終止介電層170，且不接觸下伏介電間隔件(162、164)中的任一者。因此，每一記憶體單元101內的各個層的側壁保持被介電間隔件(162、164)中的相應一者覆蓋。
參照圖16，可在集成式線與通孔腔183中以及單元接觸 腔187中沉積至少一種導電材料。所述至少一種導電材料可例如包括金屬襯裡材料(例如TiN、TaN或WN)以及金屬填充材料(例如W、Cu、Co、Ru、Mo、Al、其合金及/或其層堆疊)。也可使用在本發明的設想範圍內的其他合適材料。可通過平坦化製程(例如化學機械研磨製程)移除所述至少一種導電材料的上覆在包括第二介電基質層178頂表面的水平平面上的多餘部分。所述至少一種導電材料的填充集成式線與通孔腔183的每一剩餘部分構成集成式線與通孔結構184。所述至少一種導電材料的填充單元接觸腔187的每一剩餘部分構成金屬單元接觸結構188。集成式線與通孔結構184、金屬單元接觸結構188及底部電極連接通孔結構(122、124)共同構成記憶體單元級金屬內連結構(122、124、184、188)，即位於佔據包括第四金屬線結構648頂表面的水平平面與包括集成式線與通孔結構184頂表面及金屬單元接觸結構188頂表面的水平平面之間的體積的記憶體單元級中的金屬內連結構。
參照圖17，隨後可視需要形成額外介電材料層及額外金屬內連結構。介電頂蓋層108、通孔級介電層110、蝕刻終止介電層170、氧化矽襯層172、第一介電基質層176及第二介電基質層178的組合共同用作第五線與通孔級介電材料層。可在第二介電基質層178之上形成第六線與通孔級介電材料層660。第五金屬通孔結構662可形成在第六線與通孔級介電材料層660的下部分中，且第六金屬線結構668形成在第六線與通孔級介電材料層660的上部分中。可在所述額外金屬內連結構之上形成結合墊(未示出)。
參照圖18，根據本發明的實施例，提供形成記憶體裝置的一般方法。參照步驟1810，可在基底9之上記憶體陣列區100 中形成由記憶體單元101形成的陣列。記憶體單元101中的每一者包括垂直堆疊，所述垂直堆疊包括底部電極126、記憶體元件(例如磁性穿隧接面(143、146、148))及頂部電極160。參照步驟1820，可在由記憶體單元101形成的陣列之上形成蝕刻終止介電層170。蝕刻終止介電層170包括水平延伸部分，所述水平延伸部分遍及記憶體陣列區100連續地延伸並延伸到邏輯區200中。參照步驟1830，可在蝕刻終止介電層170之上形成第一介電基質層176。第一介電基質層176的頂表面的在記憶體陣列區100中的第一部分與第一介電基質層176的頂表面的在邏輯區200中形成的第二部分相比，具有與基底9更大的垂直分隔距離。參照步驟1840，可通過使用蝕刻終止介電層170的上覆在由記憶體單元101形成的陣列上的頂部分作為平坦化終止結構而執行化學機械平坦化製程來對第一介電基質層176進行平坦化。參照步驟1850，可在第一介電基質層176之上形成第二介電基質層178。參照步驟1860，可穿過第二介電基質層178在頂部電極160的相應子集上、在蝕刻終止介電層170的橫向環繞由記憶體單元101形成的陣列的垂直突出部分之上形成金屬單元接觸結構188。
參照所有圖式且根據本發明的各種實施例，提供一種使用蝕刻終止介電層170的記憶體裝置。蝕刻終止介電層170包括遍及記憶體陣列區100及邏輯區200連續地延伸的水平延伸部分，且更包括由垂直突出部分形成的陣列，所述垂直突出部分橫向環繞由記憶體單元101形成的陣列中的每一記憶體單元101。所述垂直突出部分中的每一者包括位於最頂區處的相應開口及位於包括頂部電極160頂表面的水平平面內的相應環形最頂表面。
第一介電基質層176上覆在蝕刻終止介電層170的水平延伸部分上，且橫向環繞蝕刻終止介電層170的由垂直突出部分形成的陣列。第二介電基質層178上覆在第一介電基質層176上。第二介電基質層178可具有位於包括頂部電極160頂表面的水平平面內的底表面。此外，第二介電基質層178可具有位於包括金屬單元接觸結構188頂表面的水平平面內的頂表面。
在一個實施例中，蝕刻終止介電層170的垂直突出部分的每一環形最頂表面可包括與頂部電極160的頂表面中的一者的周邊重合的內周邊。在一個實施例中，蝕刻終止介電層170的垂直突出部分的每一環形最頂表面的外周邊可相對於內周邊向外橫向偏移一均勻的橫向偏移距離。由於蝕刻終止介電層170的垂直突出部分在介電間隔件(162、164)之上的錐度，所述均勻的橫向偏移距離可大於蝕刻終止介電層170的垂直突出部分的厚度。在一個實施例中，蝕刻終止介電層170的垂直突出部分的環形最頂表面的外周邊及內周邊可位於包括頂部電極160頂表面的水平平面內。
金屬單元接觸結構188延伸穿過第二介電基質層178，且形成在頂部電極160的相應子集上。在一個實施例中，金屬單元接觸結構188中的每一者可接觸由記憶體單元101形成的二維陣列內的一行頂部電極160或一列頂部電極160。作為另一選擇，金屬單元接觸結構188中的每一者可接觸由記憶體單元101形成的二維陣列內的相應單個頂部電極160。在此種情形中，隨後在金屬單元接觸結構188之上形成的金屬內連結構可用於電連接一行金屬單元接觸結構188或一列金屬單元接觸結構188。
金屬單元接觸結構188形成在蝕刻終止介電層170的橫向環繞由記憶體單元101形成的陣列的垂直突出部分之上。金屬單元接觸結構188可接觸蝕刻終止介電層170的垂直突出部分的相應子集。至少一個金屬單元接觸結構188(例如在第一單元接觸腔中形成的第一金屬單元接觸結構)可包括向下突出部分，所述向下突出部分接觸蝕刻終止介電層170的錐形部分，即，接觸蝕刻終止介電層170的垂直突出部分的外側壁的錐形凸狀段。
在一個實施例中，金屬單元接觸結構188中的至少一者可包括：平坦底表面，接觸頂部電極160中的相應一者的平坦頂表面；以及錐形向下突出部分，向下延伸到包括頂部電極160頂表面的水平平面下方且接觸蝕刻終止介電層170的垂直突出部分中的相應一者的錐形外側壁。
每一集成式線與通孔結構184可包括線部分及至少一個通孔部分。每一線部分可具有位於包括金屬單元接觸結構188頂表面的水平平面內的平坦頂表面及位於包括頂部電極160頂表面的水平平面下方的平坦底表面。每一通孔部分可延伸穿過蝕刻終止介電層170的水平延伸部分，且接觸第四金屬線結構648中的相應一者的頂表面。
在一個實施例中，在介電材料層(601、610、620、630、640)中形成的金屬內連結構(612、618、622、628、632、638、642、648)可位於蝕刻終止介電層170與基底9之間。在一個實施例中，記憶體單元級金屬內連結構(例如集成式線與通孔結構184)可位於邏輯區200中。此類記憶體單元級金屬內連結構可延伸穿過蝕刻終止介電層170的水平延伸部分，且可具有在包括金 屬單元接觸結構188頂表面的水平平面內的頂表面。在一個實施例中，記憶體單元級金屬內連結構中的至少一者可包括集成式線與通孔結構184，集成式線與通孔結構184包括具有位於包括頂部電極160頂表面的水平平面下方的平坦底表面的線部分，且包括延伸穿過蝕刻終止介電層170的水平延伸部分的通孔部分。
在一個實施例中，可提供由底部電極連接通孔結構(122、124)形成的陣列，所述底部電極連接通孔結構可接觸由記憶體單元101形成的陣列的底部電極126中的相應一者且可接觸在介電材料層中形成的金屬內連結構(例如第四金屬線結構648)中的相應一者。
在一個實施例中，底部電極126中的每一者可包括接觸蝕刻終止介電層170的相應側壁，並且由介電間隔件(162、164)形成的陣列可橫向環繞且可接觸由記憶體單元101形成的陣列中的相應記憶體單元101。由介電間隔件(162、164)形成的陣列中的每一介電間隔件(162、164)可被蝕刻終止介電層170的相應側壁橫向環繞並接觸。
在一個實施例中，每一記憶體單元101可包括包含底部電極126、記憶體元件(例如磁性穿隧接面(143、146、148))及頂部電極160的垂直堆疊。在一個實施例中，磁性穿隧接面中的每一者包括由參考磁化層143、非磁性穿隧阻擋層146及自由磁化層148形成的垂直堆疊。在一個實施例中，記憶體單元101中的每一者可包括設置在相應磁性穿隧接面(143、146、148)上的選擇器元件。
通過提供蝕刻終止介電層170，可更準確地控制在化學機 械平坦化製程之後第一介電基質層176的厚度。隨後沉積上覆在第一介電基質層176上的第二介電基質層178可然後形成具有目標厚度的更均勻的層。因此，介電基質層厚度範圍得到改善。通過確保化學機械平坦化製程移除準確量的第一介電基質層176，後續蝕刻製程可避免蝕刻過度或蝕刻不足誤差。因此，可避免非期望的電短路及開路問題。因此，使用各種實施例方法形成的裝置可降低影響使用傳統製程的裝置的電開路及短路故障率。此外，金屬溝渠著陸(landing)裕度可被擴大。
根據本發明的方面，在第一介電基質層176的平坦化期間，蝕刻終止介電層170的上覆在記憶體單元101上的水平部分對犧牲平坦化終止材料層180進行增添來作為記憶體陣列區100中的平坦化終止結構。因此，記憶體陣列區100及邏輯區200均包括具有足夠高面積覆蓋的平坦化終止結構，且可避免記憶體陣列區100中第一介電基質層176的凹陷(dishing)。因此，通過使用蝕刻終止介電層170，可避免或最小化對頂部電極160的腐蝕。可利用對頂部電極160具有選擇性的受控移除製程來執行對蝕刻終止介電層170的水平部分的移除，從而容許實體地暴露出頂部電極160的頂表面以及將第二介電基質層178直接沉積在頂部電極160的頂表面上。
此外，蝕刻終止介電層170的剩餘部分可包括內周邊與頂部電極160的周邊重合的環形水平表面。因此，在頂部電極160的頂表面在修整平坦化製程後實體地暴露出之後，下伏介電間隔件(162、164)可由蝕刻終止介電層170覆蓋，而在頂部電極160與蝕刻終止介電層170的剩餘部分之間沒有任何間隙。蝕刻終止 介電層170隨後可在形成單元接觸腔期間用作蝕刻終止結構。因此，單元接觸腔187及金屬單元接觸結構188不延伸穿過介電間隔件(162、164)，且因此不接觸記憶體單元101的側壁。換句話說，蝕刻終止介電層170確保金屬單元接觸結構188僅接觸記憶體單元101的所有結構元件中的頂部電極160的頂表面。
因此，蝕刻終止介電層170提供雙重功能，即在化學機械平坦化製程期間作為平坦化終止結構以及在形成單元接觸腔187的後續各向異性蝕刻製程期間作為蝕刻終止結構。蝕刻終止介電層170提供使每一對垂直相鄰的頂部電極160與金屬單元接觸結構188之間進行自對準接觸配置的益處。對於每一記憶體單元101，每一下伏頂部電極160與上覆金屬單元接觸結構188之間的接觸面積可與下伏頂部電極160的頂表面的表面積相同。此外，蝕刻終止介電層170確保金屬單元接觸結構188的任何向下突出部分不延伸到介電間隔件(162、164)中且不接觸包括磁性穿隧接面(140、146、148)的垂直層堆疊的任何側壁。頂部電極160與金屬單元接觸結構188之間的自對準接觸配置使得能夠將頂部電極160的橫向尺寸按比例縮放至臨界尺寸以下，即，可使用單一微影曝光及顯影製程進行印刷的最小尺寸。
蝕刻終止介電層170可增加用於對第一介電基質層176進行平坦化的化學機械平坦化製程的製程裕度，從而增強第一介電基質層176的厚度均勻性。換句話說，蝕刻終止介電層170、氧化矽襯層172、第一介電基質層176及第二介電基質層178的組合的厚度範圍具有比在不使用蝕刻終止介電層170的情況下原本將可能具有的厚度變化更小的厚度變化。在非限制性說明性實例 中，記憶體陣列區100中第二介電基質層178的頂表面的高度變化可小於10nm。
此外，蝕刻終止介電層170可增加用於形成單元接觸腔187的製程裕度，從而減少金屬單元接觸結構188與記憶體單元101的下伏在頂部電極160下的元件(例如磁性穿隧接面(143、146、148)及底部電極126)之間的電短路且還減少金屬單元接觸結構188與頂部電極160之間的電開路。製程裕度的增強部分地歸因於第一介電基質層176及第二介電基質層178的組合的厚度均勻性的增強，且部分地歸因於在形成單元接觸腔187期間存在蝕刻終止介電層170作為蝕刻終止結構。
第一介電基質層176的上覆在頂部電極160的頂表面上的部分從記憶體陣列區100被完全移除，且金屬單元接觸結構188的高度由第二介電基質層178的厚度決定。
根據本發明的方面，提供一種記憶體裝置，其包括：由記憶體單元101形成的陣列，上覆在基底9上且位於記憶體陣列區100中。記憶體單元101中的每一者可包括包含底部電極126、記憶體元件(例如但不限於磁性穿隧接面(143、146、148))及頂部電極160的垂直堆疊。邏輯區200可位於記憶體陣列區100之外。邏輯區200可沒有記憶體單元101，即，不包含任何記憶體單元101。蝕刻終止介電層170可包括遍及記憶體陣列區100及邏輯區200連續地延伸的水平延伸部分，且可包括由垂直突出部分形成的陣列，所述垂直突出部分橫向環繞由記憶體單元101形成的陣列中的每一記憶體單元101。蝕刻終止介電層170的垂直突出部分中的每一者包括位於最頂區處的相應開口。此外，蝕刻終止 介電層170的垂直突出部分中的每一者包括位於包括頂部電極160頂表面的水平平面內的相應環形最頂表面。金屬單元接觸結構188可接觸頂部電極160的相應子集及蝕刻終止介電層170的垂直突出部分的相應子集。
在一個實施例中，更包括：第一介電基質層，上覆在所述蝕刻終止介電層的所述水平延伸部分上，且橫向環繞所述蝕刻終止介電層的所述由垂直突出部分形成的陣列；以及第二介電基質層，上覆在所述第一介電基質層上，並且具有位於包括所述頂部電極的所述頂表面的所述水平平面內的底表面且具有位於包括所述金屬單元接觸結構的頂表面的水平平面內的頂表面。在一個實施例中，所述蝕刻終止介電層的所述垂直突出部分的每一所述環形最頂表面包括與所述頂部電極的所述頂表面中的一者的周邊重合的內周邊。在一個實施例中，所述蝕刻終止介電層的所述垂直突出部分的每一所述環形最頂表面的外周邊相對於所述內周邊向外橫向偏移一均勻的橫向偏移距離；且所述蝕刻終止介電層的所述垂直突出部分的所述環形最頂表面的所述外周邊及所述內周邊位於包括所述頂部電極的所述頂表面的所述水平平面內。在一個實施例中，更包括在介電材料層中形成且位於所述蝕刻終止介電層與所述基底之間的金屬內連結構。在一個實施例中，更包括位於所述邏輯區中的記憶體單元級金屬內連結構，所述記憶體單元級金屬內連結構延伸穿過所述蝕刻終止介電層的所述水平延伸部分且具有在包括所述金屬單元接觸結構的頂表面的水平平面內的頂表面。在一個實施例中，所述記憶體單元級金屬內連結構中的至少一者包括集成式線與通孔結構，所述集成式線與通孔結構 包括線部分且包括通孔部分，所述線部分具有位於包括所述頂部電極的所述頂表面的所述水平平面下方的平坦底表面，所述通孔部分延伸穿過所述蝕刻終止介電層的所述水平延伸部分。在一個實施例中，更包括由底部電極連接通孔結構形成的陣列，所述底部電極連接通孔結構接觸所述由記憶體單元形成的陣列的所述底部電極中的相應一者且接觸在所述介電材料層中形成的所述金屬內連結構中的相應一者。在一個實施例中，所述底部電極中的每一者包括接觸所述蝕刻終止介電層的相應側壁；且所述記憶體裝置更包括由介電間隔件形成的陣列，所述介電間隔件橫向環繞並接觸所述由記憶體單元形成的陣列中的相應記憶體單元，其中所述由介電間隔件形成的陣列中的每一介電間隔件被所述蝕刻終止介電層的相應側壁橫向環繞並接觸。在一個實施例中，所述金屬單元接觸結構中的至少一者包括：平坦底表面，接觸所述頂部電極中的相應一者的平坦頂表面；以及錐形向下突出部分，向下延伸到包括所述頂部電極的所述頂表面的所述水平平面下方且接觸所述蝕刻終止介電層的所述垂直突出部分中的相應一者的錐形外側壁。
根據本發明的另一方面，提供一種磁性穿隧接面(MTJ)記憶體裝置，其包括由記憶體單元101形成的陣列，所述由記憶體單元101形成的陣列上覆在基底9上且位於記憶體陣列區100中。記憶體單元101中的每一者包括包含底部電極126、記憶體元件及頂部電極160的垂直堆疊，所述記憶體元件包含磁性穿隧接面(143、146、148)。沒有記憶體單元101的邏輯區200可位於記憶體陣列區100之外。蝕刻終止介電層170可橫向環繞由記憶 體單元形成的陣列中的每一記憶體單元101，且可延伸到邏輯區200中。蝕刻終止介電層170的垂直突出部分包括具有內周邊及外周邊的相應環形最頂表面，所述環形最頂表面位於包括頂部電極160頂表面的水平平面內。金屬單元接觸結構188接觸頂部電極160的相應子集及蝕刻終止介電層170的垂直突出部分的相應子集。
在一個實施例中，更包括：第一介電基質層，上覆在所述蝕刻終止介電層的水平延伸部分上，且橫向環繞所述蝕刻終止介電層的由垂直突出部分形成的陣列；以及第二介電基質層，上覆在所述第一介電基質層上，並且具有位於包括所述頂部電極的所述頂表面的所述水平平面內的底表面且具有位於包括所述金屬單元接觸結構的頂表面的水平平面內的頂表面。在一個實施例中，所述金屬單元接觸結構中的至少一者包括：底表面，接觸所述頂部電極中的相應一者的頂表面；以及錐形向下突出部分，向下延伸到包括所述頂部電極的所述頂表面的所述水平平面下方且接觸所述蝕刻終止介電層的所述垂直突出部分中的相應一者的錐形外側壁。在一個實施例中，所述磁性穿隧接面中的每一者包括由參考磁化層、非磁性穿隧阻擋層及自由磁化層形成的垂直堆疊；且所述記憶體單元中的每一者包括設置在所述磁性穿隧接面中的相應磁性穿隧接面上的選擇器元件。
根據本發明的又一方面，提供一種形成記憶體裝置的方法。可在基底9之上記憶體陣列區100中形成由記憶體單元101形成的陣列。記憶體單元101中的每一者包括垂直堆疊，所述垂直堆疊包括底部電極126、記憶體元件(例如磁性穿隧接面(143、 146、148))及頂部電極160。可在由記憶體單元101形成的陣列之上形成蝕刻終止介電層170。蝕刻終止介電層170包括水平延伸部分，所述水平延伸部分遍及記憶體陣列區100連續地延伸且延伸到邏輯區200中。可在蝕刻終止介電層170上之形成第一介電基質層176。第一介電基質層176的頂表面的在記憶體陣列區100中的第一部分與第一介電基質層176的頂表面的在邏輯區200中形成的第二部分相比，具有與基底9更大的垂直分隔距離。可通過使用蝕刻終止介電層170的上覆在由記憶體單元101形成的陣列上的頂部分作為平坦化終止結構而執行化學機械平坦化製程來對第一介電基質層176進行平坦化。可在第一介電基質層176之上形成第二介電基質層178。可穿過第二介電基質層178在頂部電極160的相應子集上、在蝕刻終止介電層170的橫向環繞由記憶體單元101形成的陣列的垂直突出部分之上形成金屬單元接觸結構188。
在一個實施例中，更包括：在所述化學機械平坦化製程期間或之後且在形成所述第二介電基質層之前，實體地暴露出所述頂部電極的頂表面；以及通過執行各向異性蝕刻製程而穿過所述第二介電基質層形成單元接觸腔，所述各向異性蝕刻製程對所述蝕刻終止介電層的材料具有選擇性地蝕刻所述第二介電基質層的材料，其中所述金屬單元接觸結構形成在所述單元接觸腔中。在一個實施例中，從所述單元接觸腔選擇的第一單元接觸腔的橫向延伸範圍大於所述頂部電極中下伏在所述第一單元接觸腔下的頂部電極的橫向延伸範圍；所述第一單元接觸腔包括向下突出部分，所述向下突出部分延伸到包括所述頂部電極的所述頂表面的 水平平面下方且上覆在所述蝕刻終止介電層的錐形部分上；且在所述第一單元接觸腔中形成的第一金屬單元接觸結構包括向下突出部分，所述向下突出部分接觸所述蝕刻終止介電層的所述錐形部分。在一個實施例中，更包括：在所述第一介電基質層之上形成犧牲平坦化終止材料層，其中所述化學機械平坦化製程使用所述犧牲平坦化終止材料層的在所述邏輯區中的一部分作為額外平坦化終止結構；以及在移除所述犧牲平坦化終止材料層的在所述邏輯區中的所述部分的同時，移除所述蝕刻終止介電層的上覆在所述由記憶體單元形成的陣列上的部分，其中所述第二介電基質層形成在所述第一介電基質層的剩餘部分的頂表面上。在一個實施例中，更包括：在所述基底之上形成在介電材料層中形成的金屬內連結構；在所述金屬內連結構中的相應一者上形成由底部電極連接通孔結構形成的陣列，其中所述由記憶體單元形成的陣列形成在所述由底部電極連接通孔結構形成的陣列上；以及形成由介電間隔件形成的陣列，其中所述由介電間隔件形成的陣列中的每一介電間隔件橫向環繞所述由記憶體單元形成的陣列中的相應記憶體單元，且其中所述蝕刻終止介電層形成在所述由介電間隔件形成的陣列之上及所述由介電間隔件形成的陣列上。在一個實施例中，更包括在所述邏輯區中形成集成式線與通孔結構，其中所述集成式線與通孔結構包括線部分且包括通孔部分，所述線部分具有位於包括所述金屬單元接觸結構的頂表面的水平平面內的平坦頂表面及位於包括所述頂部電極的頂表面的水平平面下方的平坦底表面，所述通孔部分延伸穿過所述蝕刻終止介電層的所述水平延伸部分。
以上內容概述了若干實施例的特徵以使所屬領域中的技術人員可更好地理解本發明的各方面。所屬領域中的技術人員應瞭解，他們可易於使用本發明作為基礎來設計或修改其他製程及結構以施行本文所介紹實施例的相同目的及/或實現本文所介紹實施例的相同優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的條件下，他們可對本文作出各種改變、替代、及變更。
1810、1820、1830、1840、1850、1860:步驟

Claims (10)

  1. 一種記憶體裝置，包括：由記憶體單元形成的陣列，上覆在基底上且位於記憶體陣列區中，所述記憶體單元中的每一者包括包含底部電極、記憶體元件及頂部電極的垂直堆疊，其中所述記憶體單元中的每一者更包括位於所述底部電極與所述記憶體元件之間的非磁性金屬緩衝層，且所述非磁性金屬緩衝層突出於所述記憶體元件的側壁；邏輯區，位於所述記憶體陣列區之外且沒有記憶體單元；蝕刻終止介電層，包括遍及所述記憶體陣列區及所述邏輯區連續地延伸的水平延伸部分，且包括由垂直突出部分形成的陣列，所述垂直突出部分橫向環繞所述由記憶體單元形成的陣列中的每一記憶體單元，其中所述垂直突出部分中的每一者包括位於最頂區處的相應開口及位於包括所述頂部電極的頂表面的水平平面內的相應環形最頂表面；以及金屬單元接觸結構，接觸所述頂部電極的相應子集及所述蝕刻終止介電層的所述垂直突出部分的相應子集。
  2. 如請求項1所述的記憶體裝置，更包括：第一介電基質層，上覆在所述蝕刻終止介電層的所述水平延伸部分上，且橫向環繞所述蝕刻終止介電層的所述由垂直突出部分形成的陣列；以及第二介電基質層，上覆在所述第一介電基質層上，並且具有位於包括所述頂部電極的所述頂表面的所述水平平面內的底表面且具有位於包括所述金屬單元接觸結構的頂表面的水平平面內的頂表面。
  3. 如請求項1所述的記憶體裝置，其中所述蝕刻終止介電層的所述垂直突出部分的每一所述環形最頂表面包括與所述頂部電極的所述頂表面中的一者的周邊重合的內周邊。
  4. 如請求項1所述的記憶體裝置，更包括在介電材料層中形成且位於所述蝕刻終止介電層與所述基底之間的金屬內連結構。
  5. 如請求項4所述的記憶體裝置，更包括位於所述邏輯區中的記憶體單元級金屬內連結構，所述記憶體單元級金屬內連結構延伸穿過所述蝕刻終止介電層的所述水平延伸部分且具有在包括所述金屬單元接觸結構的頂表面的水平平面內的頂表面。
  6. 如請求項5所述的記憶體裝置，其中所述記憶體單元級金屬內連結構中的至少一者包括集成式線與通孔結構，所述集成式線與通孔結構包括線部分且包括通孔部分，所述線部分具有位於包括所述頂部電極的所述頂表面的所述水平平面下方的平坦底表面，所述通孔部分延伸穿過所述蝕刻終止介電層的所述水平延伸部分。
  7. 如請求項1所述的記憶體裝置，其中：所述底部電極中的每一者包括接觸所述蝕刻終止介電層的相應側壁；且所述記憶體裝置更包括由介電間隔件形成的陣列，所述介電間隔件橫向環繞並接觸所述由記憶體單元形成的陣列中的相應記憶體單元，其中所述由介電間隔件形成的陣列中的每一介電間隔件被所述蝕刻終止介電層的相應側壁橫向環繞並接觸。
  8. 如請求項1所述的記憶體裝置，其中所述金屬單元 接觸結構中的至少一者包括：平坦底表面，接觸所述頂部電極中的相應一者的平坦頂表面；以及錐形向下突出部分，向下延伸到包括所述頂部電極的所述頂表面的所述水平平面下方且接觸所述蝕刻終止介電層的所述垂直突出部分中的相應一者的錐形外側壁。
  9. 一種磁性穿隧接面(MTJ)記憶體裝置，包括：由記憶體單元形成的陣列，上覆在基底上且位於記憶體陣列區中，所述記憶體單元中的每一者包括包含底部電極、記憶體元件及頂部電極的垂直堆疊，所述記憶體元件包含磁性穿隧接面，其中所述記憶體單元中的每一者更包括位於所述底部電極與所述記憶體元件之間的非磁性金屬緩衝層，且所述非磁性金屬緩衝層突出於所述記憶體元件的側壁；邏輯區，位於所述記憶體陣列區之外且沒有記憶體單元；蝕刻終止介電層，橫向環繞所述由記憶體單元形成的陣列中的每一記憶體單元且延伸到所述邏輯區中，其中所述蝕刻終止介電層的垂直突出部分包括具有內周邊及外周邊的相應環形最頂表面，所述環形最頂表面位於包括所述頂部電極的頂表面的水平平面內；以及金屬單元接觸結構，接觸所述頂部電極的相應子集及所述蝕刻終止介電層的所述垂直突出部分的相應子集。
  10. 一種記憶體裝置的形成方法，包括：在基底之上記憶體陣列區中形成由記憶體單元形成的陣列，所述記憶體單元中的每一者包括垂直堆疊，所述垂直堆疊包括底部電極、記憶體元件及頂部電極，其中所述記憶體單元中的每一 者更包括位於所述底部電極與所述記憶體元件之間的非磁性金屬緩衝層，且所述非磁性金屬緩衝層突出於所述記憶體元件的側壁；在所述由記憶體單元形成的陣列之上形成蝕刻終止介電層，其中所述蝕刻終止介電層包括水平延伸部分，所述水平延伸部分遍及所述記憶體陣列區連續地延伸且延伸到邏輯區中；在所述蝕刻終止介電層之上形成第一介電基質層，其中所述第一介電基質層的頂表面的在所述記憶體陣列區中的第一部分與所述第一介電基質層的所述頂表面的在所述邏輯區中形成的第二部分相比具有與所述基底更大的垂直分隔距離；通過使用所述蝕刻終止介電層的上覆在所述由記憶體單元形成的陣列上的頂部分作為平坦化終止結構而執行化學機械平坦化製程來對所述第一介電基質層進行平坦化；在所述第一介電基質層之上形成第二介電基質層；以及穿過所述第二介電基質層在所述頂部電極的相應子集上、在所述蝕刻終止介電層的橫向環繞所述由記憶體單元形成的陣列的垂直突出部分之上形成金屬單元接觸結構。
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