TWI629809B - 半導體裝置和磁性記憶體裝置的製造方法 - Google Patents

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朴鐘撤
權信
金仁皓
宣昌佑
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南韓商三星電子股份有限公司
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Abstract

一種製造半導體裝置和磁性記憶體裝置之方法。所述製造半導體裝置的方法包括：在基板上形成導電柱；在所述導電柱之間依序形成犧牲層及成型結構；在所述成型結構上形成導電層，使得所述導電層連接至所述導電柱；移除所述犧牲層以形成空氣間隙；移除所述成型結構以形成擴大之空氣間隙；以及圖案化所述導電層以開放所述擴大之空氣間隙。

Description

半導體裝置和磁性記憶體裝置的製造方法 【優先權聲明】
2014年4月28日在韓國智慧財產局提出申請且名稱為「半導體裝置、磁性記憶體裝置以及其製造方法(Semiconductor Device,Magnetic Memory Device,and Method of Fabricating the Same)」的韓國專利申請案第10-2014-0050867號全文併入本案供參考。
本發明之實例性實施例是有關於一種磁性記憶體裝置(magnetic memory device)，且特別是有關於一種包括將多個導電層(conductive layer)圖案化之製造方法以及由所述方法製成之半導體及磁性記憶體裝置。
由於對速度高及/或功率消耗低之電子裝置之需求增加，因此半導體裝置要求具有快的讀/寫運作速度及/或低的運作電壓。已提出一種滿足此等技術要求之磁性記憶體裝置。舉例而言， 所述磁性記憶體裝置可提供技術優勢，例如低延遲及非揮發性。因此，磁性記憶體裝置被視為新興之下一代記憶體裝置。
此外，亦正在開發其他下一代半導體記憶體裝置，例如鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)、磁性隨機存取記憶體(magnetic random access memory，MRAM)及相變隨機存取記憶體(phase change random access memory，PRAM)來滿足所述技術要求。在下一代半導體記憶體裝置中，記憶體元件之電阻可使用施加至記憶體元件之電流或電壓來改變，且即使在電力中斷時電阻亦可得以保持。
本發明之實例性實施例提供一種能夠減少在對導電層圖案化時可能會發生之蝕刻殘留物再沈積現象的方法。本發明概念之其他實例性實施例提供一種能夠防止由蝕刻殘留物之再沈積造成導電層之間電性短路的方法。
根據實例性實施例，一種製造半導體裝置之方法可包括：在基板上形成導電柱(conductive pillar)；在所述導電柱之間依序形成犧牲層(scrificial layer)及成型結構(molding structure)；在所述成型結構上形成導電層，使得所述導電層連接至所述導電柱；移除所述犧牲層以形成空氣間隙(air gap)；移除所述成型結構以形成擴大之空氣間隙；以及圖案化所述導電層以開放所述擴大之空氣間隙。
在實例性實施例中，所述基板可包括胞元陣列區域(cell array region)及周邊電路區域(peripheral circuit region)，且移除所述成型結構可經由位於所述胞元陣列區域與所述周邊電路區域之間的路徑執行。
在實例性實施例中，所述胞元陣列區域可具有相鄰於所述周邊電路區域之第一邊緣至第四邊緣，且所述路徑可形成為與所述第一邊緣至所述第四邊緣中的至少一者交叉。
在實例性實施例中，移除所述成型結構可在形成所述導電層的步驟之後執行。
在實例性實施例中，移除所述成型結構可包括：形成遮罩圖案(mask pattern)，以覆蓋所述胞元陣列區域並暴露所述周邊電路區域；使用所述遮罩圖案做為蝕刻遮罩(etch mask)來執行圖案化製程(patterning process)，以暴露所述成型結構之側壁；以及蝕刻藉由所述圖案化製程而暴露之所述成型結構。
在實例性實施例中，移除所述犧牲層可在形成所述導電層之後且在所述圖案化製程之後執行。執行所述圖案化製程以暴露所述犧牲層。蝕刻所述成型結構可在移除所述犧牲層之後執行。
在實例性實施例中，可執行所述圖案化製程以暴露所述導電層之側壁，且所述方法可更包括：在移除所述犧牲層之後，在所述導電層的藉由所述圖案化製程而暴露之側壁上形成間隙壁絕緣層(spacer insulating layer)，以密封所述空氣間隙。
在實例性實施例中，可執行所述圖案化製程以暴露所述 導電層之側壁，且所述方法可更包括：在移除所述犧牲層之前，執行熱氧化製程(thermal oxidation process)以在所述導電層之暴露之側壁上形成覆蓋氧化物層(capping oxide layer)。
在實例性實施例中，移除所述犧牲層可在形成所述導電層之前執行，移除所述成型結構可在移除所述犧牲層之後執行，且可執行所述圖案化製程以開放所述空氣間隙。
在實例性實施例中，形成所述成型結構可包括：在所述導電柱之上側壁上形成第一成型圖案(first molding pattern)，且所述犧牲層可經由所述第一成型圖案之間的間隙區域(gap region)移除。
在實例性實施例中，所述第一成型圖案可使用間隙壁製程(spacer process)形成，以使所述第一成型圖案在查看平面圖中時具有包圍所述導電柱之上側壁之環形結構(ring-shaped structure)。
在實例性實施例中，所述第一成型圖案可形成為具有暴露所述犧牲層之貫穿孔(penetrating hole)。
在實例性實施例中，所述導電層可包括下電極層(lower electrode layer)及位於所述下電極層上之磁性穿隧接面層(magnetic tunnel junction layer)，所述下電極層可在移除所述成型結構之前形成，且所述磁性穿隧接面層可在移除所述成型結構之後形成。
根據其他實例性實施例，一種製造磁性記憶體裝置之方 法可包括：製備具有胞元陣列區域及周邊電路區域之基板；在所述胞元陣列區域上形成導電柱；在所述導電柱上依序形成犧牲層及成型結構；在所述成型結構上形成導電層；移除所述犧牲層，以在所述導電柱之間形成空氣間隙；使用覆蓋所述胞元陣列區域並暴露所述周邊電路區域之遮罩圖案來執行第一圖案化製程，以暴露所述成型結構；經由所述胞元陣列區域與所述周邊電路區域之間的邊界移除暴露之所述成型結構，以形成擴大之空氣間隙；以及在所述導電層上執行第二圖案化製程，以開放所述擴大之空氣間隙。
在實例性實施例中，可執行所述第一圖案化製程以暴露所述犧牲層，且移除所述犧牲層可在所述第一圖案化製程之後，經由位於所述胞元陣列區域與所述周邊電路區域之間的路徑來執行。
在實例性實施例中，可執行所述第一圖案化製程以暴露所述導電層之側壁，且所述方法可更包括：執行熱氧化製程，以在所述導電層之暴露之側壁上形成覆蓋氧化物層。
在實例性實施例中，可執行所述第一圖案化製程以暴露所述導電層之側壁，且所述方法可更包括：在移除所述成型結構之前，形成間隙壁絕緣層，以密封所述空氣間隙。
在實例性實施例中，移除所述犧牲層可在形成所述導電層之前執行，移除所述成型結構可在移除所述犧牲層之後執行，且可執行所述第一圖案化製程以開放所述空氣間隙。
在實例性實施例中，形成所述成型結構可包括：在所述導電柱之上側壁上形成第一成型圖案，且所述犧牲層可經由所述第一成型圖案之間的間隙區域移除。
在實例性實施例中，所述第一成型圖案可使用間隙壁製程形成，以使所述第一成型圖案在查看平面圖中時具有包圍所述導電柱之上側壁之環形結構。
在實例性實施例中，所述方法可更包括：在移除所述犧牲層之後，形成第二成型圖案(second molding pattern)以填充所述第一成型圖案之間的間隙區域。
在實例性實施例中，所述第一成型圖案可形成為具有暴露所述犧牲層之貫穿孔。
在實例性實施例中，形成所述導電層可包括：在所述成型結構上依序形成下電極層及磁性穿隧接面層，所述下電極層可在移除所述成型結構之前形成，且所述磁性穿隧接面層可在移除所述成型結構之後形成。
在實例性實施例中，所述方法可更包括：在形成所述犧牲層之前，形成覆蓋絕緣層(capping insulating layer)以覆蓋所述導電柱之側壁。
在實例性實施例中，所述成型結構可由對所述犧牲層具有蝕刻選擇性的材料形成。
在實例性實施例中，所述方法可更包括：形成接觸窗(contact)，以將所述導電柱連接至所述基板；以及在所述導電柱 與所述接觸窗之間形成導電墊(conductive pad)。
根據其他實例性實施例，一種製造半導體裝置之方法可包括：在基板上形成導電柱；在所述導電柱之間依序形成犧牲層及成型結構；在所述成型結構上形成導電層，使得所述導電層連接至所述導電柱；移除所述犧牲層，以使空氣間隙形成於相鄰導電柱之間；移除所述成型結構，以使擴大之空氣間隙形成於所述相鄰導電柱之間；以及圖案化所述導電層，以在各個導電柱上形成導電圖案，使得所述導電圖案之間的空間與所述擴大之空氣間隙流體連通。
移除所述犧牲層可包括：暴露所述犧牲層之表面之部分，且經由暴露之表面移除所述犧牲層，以使所述空氣間隙沿第一方向界定於所述相鄰導電柱之間並沿第二方向界定於所述成型結構與所述基板之間。
形成所述導電層可包括：在所述成型結構上依序形成下電極層及磁性穿隧接面層，所述下電極可在移除所述成型結構之前形成，且所述磁性穿隧接面層可在移除所述成型結構之後形成。
圖案化所述導電層可包括：形成彼此分開之磁性穿隧接面圖案，以使來自圖案化之蝕刻殘留物沈積於所述擴大之空氣間隙之底部中。
所述擴大之空氣間隙與所述導電圖案之間之空間之間的流體連通可在完成將所述導電層圖案化為所述導電圖案之前形成。
根據其他實例性實施例，一種磁性記憶體裝置可包括：接觸窗，連接至基板；導電柱，位於所述接觸窗上；磁性穿隧接面結構，位於所述導電柱上；覆蓋絕緣層，設置於所述導電柱之間，以覆蓋所述導電柱之側壁；保護絕緣層(protection insulating layer)，設置於所述磁性穿隧接面結構之側壁上並延伸以覆蓋所述覆蓋絕緣層；以及導電蝕刻殘留物層(conductive etch residue layer)，夾置於所述覆蓋絕緣層與所述保護絕緣層之間。
在實例性實施例中，所述基板可包括胞元陣列區域及周邊電路區域，且所述磁性記憶體裝置可更包括剩餘間隙壁絕緣層，所述剩餘間隙壁絕緣層設置於所述胞元陣列區域與所述周邊電路區域之間的邊界上，以具有高於所述導電柱之底面的底面以及低於所述導電柱之頂面的頂面。
在實例性實施例中，所述剩餘間隙壁絕緣層可包含氮化矽。
在實例性實施例中，所述剩餘間隙壁絕緣層沿所述胞元陣列區域與所述周邊電路區域之間的邊界延伸。
在實例性實施例中，所述磁性記憶體裝置可更包括位於所述導電柱與所述磁性穿隧接面結構之間的下電極圖案。所述覆蓋絕緣層可直接接觸所述下電極圖案之底面。
在實例性實施例中，所述磁性記憶體裝置可更包括設置於所述接觸窗與所述導電柱之間的導電墊。
10‧‧‧基板
20‧‧‧導電層
21‧‧‧導電圖案
30‧‧‧蝕刻殘留物
40‧‧‧遮罩圖案
100‧‧‧基板
101‧‧‧源極/汲極區域
111‧‧‧第一層間絕緣層
113‧‧‧覆蓋絕緣層
114‧‧‧保護絕緣層
116‧‧‧第三層間絕緣層
121‧‧‧接觸窗
125‧‧‧導電墊
126‧‧‧間隙填充絕緣層
131‧‧‧犧牲層
131a‧‧‧側面
136‧‧‧第一成型圖案
136a‧‧‧間隙區域
137‧‧‧第一成型層
138‧‧‧第二成型圖案
140‧‧‧下電極層
141‧‧‧下電極圖案
145‧‧‧上電極層
146‧‧‧上電極圖案
151‧‧‧第一磁性層
152‧‧‧穿隧絕緣層
153‧‧‧第二磁性層
154‧‧‧第一磁性圖案
155‧‧‧穿隧絕緣圖案
156‧‧‧第二磁性圖案
161‧‧‧墊絕緣層
162‧‧‧蝕刻終止層
163‧‧‧上絕緣層
171‧‧‧覆蓋層間絕緣層
173‧‧‧覆蓋氧化物層
174‧‧‧第二層間絕緣層
175‧‧‧剩餘層間絕緣層
176‧‧‧第四層間絕緣層
181‧‧‧絕緣遮罩圖案
182‧‧‧遮罩圖案
183‧‧‧間隙壁絕緣層
184‧‧‧剩餘間隙壁絕緣層
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出單元
1130‧‧‧記憶體裝置
1140‧‧‧介面單元
1150‧‧‧匯流排
1200‧‧‧記憶卡
1210‧‧‧記憶體裝置
1220‧‧‧記憶體控制器
1221‧‧‧靜態隨機存取記憶體裝置
1222‧‧‧中央處理單元
1223‧‧‧主機介面單元
1224‧‧‧錯誤檢查及校正區塊
1225‧‧‧記憶體介面單元
A-A’‧‧‧線
AG‧‧‧空氣間隙
BL‧‧‧位元線
CAR‧‧‧胞元陣列區域
CT‧‧‧接觸窗孔
EAG‧‧‧擴大之空氣間隙
ER‧‧‧蝕刻殘留物層
IL‧‧‧絕緣層
ILP‧‧‧絕緣圖案
L1‧‧‧下導電層
L2‧‧‧上導電層
ML‧‧‧導電遮罩層
MS‧‧‧導電遮罩圖案
MTJ‧‧‧磁性穿隧接面結構
MTL‧‧‧磁性穿隧接面層
P1‧‧‧下導電圖案
P2‧‧‧上導電圖案
PCR‧‧‧周邊電路區域
PG‧‧‧周邊閘極線
PH‧‧‧貫穿孔
RS‧‧‧凹槽區域
SC‧‧‧成型結構
SPR‧‧‧導電柱
WL‧‧‧字元線
x、y、z‧‧‧方向
藉由參照附圖來詳細闡述實例性實施例，本發明之特徵將對此項技術中之通常知識者變得顯而易見，其中：圖1至圖3例示根據實例性實施例之一種製造半導體裝置之方法的示意性剖視圖。
圖4例示根據實例性實施例之磁性記憶體裝置之平面圖。
圖5例示圖4所示胞元陣列區域及周邊電路區域之放大圖。
圖6至圖14為沿圖5之線A-A’截取之剖視圖，其例示根據實例性實施例之一種製造磁性記憶體裝置之各階段的方法。
圖15至圖22為沿圖5之線A-A’截取之剖視圖，其例示根據其他實例性實施例之一種製造磁性記憶體裝置之各階段的方法。
圖23至圖26為沿圖5之線A-A’截取之剖視圖，其例示根據再一些實例性實施例之一種製造磁性記憶體裝置之各階段的方法。
圖27至圖31為沿圖5之線A-A’截取之剖視圖，其例示根據又一些實例性實施例之一種製造磁性記憶體裝置之各階段的方法。
圖32例示根據實例性實施例之磁性穿隧接面結構之示意圖。
圖33例示根據其他實例性實施例之磁性穿隧接面結構之示意圖。
圖34例示根據實例性實施例包括磁性記憶體裝置之記憶卡(memory card)之實例的示意性方塊圖。
圖35例示根據實例性實施例包括磁性記憶體裝置之電子系統之實例的示意性方塊圖。
以下將參照附圖更充分地闡述實例性實施例；然而，所述實施例可實施為不同形式且不應被視為僅限於本文所述之實施例。更確切而言，提供所述實施例是為了使本發明之揭露內容透徹及完整，且將向熟習此項技術者充分傳達實例性實施方案。
在圖式中，為清晰例示起見，可誇大層及區域之尺寸。此外，應注意，圖式旨在例示某些實例性實施例中所用之方法、結構及/或材料之一般特徵並補充下文所提供之書面說明。然而，所述圖並未按比例繪製且可能不會精確地反映任何給定實施例之精確結構特性或效能特性，並且不應被解釋為界定或限定實例性實施例所包含之值或性質之範圍。舉例而言，為清晰起見，可減小或誇大層、區域及/或結構元件之相對厚度及定位。各圖中類似或相同參考編號的使用旨在指示存在類似或相同元件或特徵。
亦應理解，當闡述元件位於另一元件或基板「上(on)」時，所述元件可直接位於另一元件或基板上，抑或亦可存在中間 元件。此外，亦應理解，當闡述元件位於二元件「之間(bewteen)」時，所述元件可為所述二元件之間僅有之元件，抑或亦可存在一或多個中間元件。另外，應理解，當闡述元件「連接(connected)」或「耦合(coupled)」至另一元件時，所述元件可直接耦合或連接，抑或亦可存在一或多個中間元件。相比而言，當闡述元件「直接連接(directly connected)」、「直接耦合(directly coupled)」至另一元件等等時，則不存在中間元件。用於闡述元件或層之間關係的其他用詞(例如，「位於...之間(bewteen)」相對於「直接位於...之間(directly bewteen)」、「相鄰(adjacent)」相對於「直接相鄰(directly adjacent)」等)應以相似之方式加以解釋。通篇中，相同之參考編號指示相同之元件。
本文所用用語「及/或(and/or)」包括相關列出項其中的一或多個項之任意及所有組合。此外，應理解，儘管本文可能使用用語「第一(first)」、「第二(second)」等來闡述各種元件、組件、區域、層及/或區段，該些元件、組件、區域、層及/或區段不應受該些用語限制。該些用語僅用於區分各個元件、組件、區域、層或區段。因此，在不背離實例性實施例之教示內容之條件下，下文所述之第一元件、組件、區域、層或區段可被稱為第二元件、組件、區域、層或區段。
在本文中，為便於說明，可使用空間相對關係用語，例如「在...之下(beneath)」、「在...下面(below)」、「下方的(lower)」、「在...之上(above)」、「上方的(upper)」等來闡述圖中所例示之 一個元件或特徵與另一(其他)元件或特徵之關係。應理解，空間相對關係用語旨在除圖中所示定向以外亦包含裝置在使用或操作過程中之各種不同定向。舉例而言，若圖中之裝置被翻轉，則被闡述為在其他元件或特徵「下面」或「之下」之元件此時將被定向為在其他元件或特徵「之上」。因此，實例性用語「在...下面」可既包含上方亦包含下方之定向。裝置亦可為其他定向(例如，旋轉90度或在其他定向)，且本文中所用之空間相對性描述語將相應地進行解釋。
本文所用術語僅用於闡述特定實施例，而並非旨在限制實例性實施例。除非上下文中清楚地另外指明，否則本文所用之單數形式「一(a、an)」及「所述(the)」旨在亦包括複數形式。更應理解，若在本文中使用用語「包括」，是指明所陳述特徵、整數、步驟、操作、元件(element)及/或組件(component)之存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其族群之存在或添加。
本文中參照剖視圖闡述各實例性實施例，所述剖視圖是實例性實施例之理想化實施例(及中間結構)之示意圖。因此，預期會因例如製造技術及/或容差之圖示的形狀差異的結果。因此，各實例性實施例不應被視為僅限於本文所示各區域之特定形狀，而是包含例如由製造而引起之形狀偏差。舉例而言，被例示為矩形之被植入區域(implanted region)可具有圓的或彎曲的特徵及/或在其邊緣具有植入濃度梯度，而非自被植入區域至未被植 入區域為二元變化。同樣地，藉由植入而形成之埋入區域(buried region)可在埋入區域與進行植入時所經之表面之間的區域中形成一定程度的植入。因此，在圖中所例示之區域在本質上是示意性的，且其形狀並非旨在例示裝置之區域之實際形狀，亦非旨在限制實例性實施例之範圍。
根據本文所述各種實施例之裝置及形成裝置之方法可被實施為微電子裝置(例如，積體電路)，其中根據本文所述各種實施例之多個裝置被整合於同一微電子裝置中。因此，本文所示一或多個剖視圖可在微電子裝置中沿無需正交之二不同方向複製。因此，實施根據本文所述各種實施例之裝置之微電子裝置之平面圖可包括多個裝置，所述多個裝置基於微電子裝置之功能而呈陣列形式及/或呈二維圖案形式。
根據本文所述各種實施例之裝置可根據微電子裝置之功能而散置於其他裝置中。此外，根據本文所述各種實施例之微電子裝置可沿可與所述二不同方向正交之第三方向複製，以提供三維積體電路。
因此，本文所示一或多個剖視圖為根據本文所述各種實施例之多個裝置在平面圖中沿二個不同方向延伸及/或在透視圖中沿三個不同方向延伸提供支持。舉例而言，當在裝置/結構之剖視圖中例示單個主動區域(active region)時，裝置/結構可在上面包括多個主動區域及電晶體結構(或在適當情形中，包括記憶體胞元(memory cell)結構、閘結構等)，如將由裝置/結構之平面圖 所示。
除非另外定義，否則本文所用之全部用語(包括技術及科學用語)之意義皆與此項技術中之通常知識者所通常理解之意義相同。更應理解，用語(例如在常用字典中所定義之用語)應被解釋為具有與其在相關技術的內容中之意義一致之意義，且不應將其解釋為具有理想化或過於正式之意義，除非本文中明確地定義為如此。
圖1至圖3為示意性例示根據實例性實施例之一種製造半導體裝置之方法之各階段的剖視圖。
參見圖1，可在基板10上設置導電層20。基板10可被配置成包括選擇裝置(selection device)，例如電晶體或二極體。可在導電層20與基板10之間設置導電柱SPR，且可在導電柱SPR之間設置空氣間隙AG(例如，空白空間)。舉例而言，空氣間隙AG可由導電柱SPR之側面、基板10之頂面及導電層20之底面界定。導電柱SPR可以二維方式排列於基板10上。導電層20可包括下導電層L1、上導電層L2及位於下導電層L1與上導電層L2之間的絕緣層IL。
可在導電層20上設置遮罩圖案40，然後，可使用遮罩圖案40作為蝕刻遮罩而對導電層20執行圖案化製程。舉例而言，導電層20可使用濺鍍製程(sputtering process)(即，濺鍍蝕刻製程)圖案化。
圖2顯示圖案化製程之中間階段，在該中間階段中部分 地蝕刻導電層20。圖3顯示圖案化製程之最末階段，在該最末階段中將導電層20圖案化成彼此分開之多個導電圖案21。
換言之，如圖2及圖3所示，可將導電層20圖案化成彼此分開之導電圖案21。如圖3所示，每一導電圖案21皆可包括下導電圖案P1、絕緣圖案ILP及上導電圖案P2。下導電圖案P1與上導電圖案P2可藉由夾置其間之絕緣圖案ILP而彼此電性分開。
返回參見圖2，在圖案化製程之中間階段中，可在導電層20中形成凹槽區域(recess region)RS。可在凹槽區域RS之底部上形成蝕刻殘留物30(例如，濺鍍製程之副產物(by-product))。隨著濺鍍製程繼續進行，可對蝕刻殘留物30中之導電元素進行再濺鍍(re-sputtered)以覆蓋凹槽區域RS之側壁(例如，在導電層20之被蝕刻區域之側壁上)。
如圖3所示，當繼續進行濺鍍製程時，凹槽區域RS可穿透導電層20並可連接至空氣間隙AG。換言之，濺鍍製程繼續進行，以將導電層20分離成彼此之間藉由空間分開之完全不同之導電圖案21，以使導電圖案21之間的空間與空氣間隙AG流體連通。在此種情形中，位於凹槽區域RS之側壁及底部上之蝕刻殘留物30可落至空氣間隙AG之底部(例如，落至基板10之頂面)並形成蝕刻殘留物層ER。
一般而言，在導電圖案21之側壁上再濺鍍及再沈積之導電元素量可根據凹槽區域RS之底面之高度而變化。舉例而言， 因在圖案化製程之初始階段，凹槽區域RS之底面位於導電層20中，故大部分之再沈積之導電元素黏著至導電圖案21之側壁上。再沈積之導電元素可包含金屬材料，且可具有低於矽層或絕緣層之飽和蒸汽壓(saturated vapor pressure)。
因此，假若在導電層20下方不存在空氣間隙，則為移除再沈積之導電元素且降低凹槽區域RS之底面水準，即使在形成導電圖案21之步驟完成時，濺鍍製程亦須繼續進行較長時間(即，額外製程時間)。此外。假若導電層20下方不存在空氣間隙，則即使利用額外之濺鍍製程亦難以降低凹槽區域RS之底面水準。而且，額外之濺鍍製程可能需要額外之製程時間，藉此會改變下伏結構(underlying structure)之形狀。另外，額外之濺鍍製程可引起遮罩圖案40之消耗量增大。
然而，根據實例性實施例，因空氣間隙AG形成於導電層20下方，故可降低凹槽區域RS之底面水準而無需額外之濺鍍製程。亦即，在凹槽區域RS經由導電層20連接至空氣間隙AG之情形中，蝕刻殘留物層ER可形成於空氣間隙AG的與導電層20垂直地間隔開之底部上(例如，基板10之頂面上)。藉此，可減少在導電圖案21之側壁上再濺鍍及再沈積之導電元素量，且因此防止下導電圖案P1與上導電圖案P2之間的電性短路。此外，可抑制由再濺鍍製程造成之導電圖案21之寬度增大，且因此可防止導電圖案21中的相鄰導電圖案之間的電性短路。另外，因不需要額外之濺鍍製程，故可減少遮罩圖案40之消耗。
圖4為根據實例性實施例之磁性記憶體裝置之平面圖。圖5為圖4所示胞元陣列區域(cell array region)及周邊電路區域(peripheral circuit region)之放大圖。圖6至圖14為沿圖5之線A-A’截取之剖視圖，其例示根據實例性實施例之一種製造磁性記憶體裝置之各階段的方法。
參見圖4至圖6，可提供具有胞元陣列區域CAR及周邊電路區域PCR之基板100。可在每一胞元陣列區域CAR上設置記憶體胞元，且可在周邊電路區域PCR上設置用於操作記憶體胞元之電晶體。以下說明將參考一個胞元陣列區域CAR及與胞元陣列區域CAR相鄰之一個周邊電路區域PCR，但實例性實施例並非僅限於此。此外，為簡明起見，以下說明將參考磁性記憶體裝置，但實例性實施例並非僅限於此。
參見圖5至圖6，可在基板100之胞元陣列區域CAR上形成選擇裝置。選擇裝置可例如為電晶體。舉例而言，可在基板100上形成做為電晶體之閘電極之字元線(word line)WL，且可在基板100中各字元線WL之間形成做為電晶體之源電極/汲電極之源極/汲極區域101(圖6)。字元線WL可沿第一方向(例如，沿x方向)排列，並可沿與第一方向交叉之第二方向(例如，沿y方向)延伸。每一字元線WL皆可包括閘電極及閘極介電層(gate dielectric layer)。作為實例，閘電極可由經摻雜半導體及/或金屬材料形成，或可包含經摻雜半導體及/或金屬材料。閘極介電層可例如為熱氧化物層。可在閘電極之側壁上設置間隙壁(spacer)。 間隙壁可包括例如氧化物層、氮氧化物層或氮化物層中的至少一者。如圖所示，字元線WL可設置於基板100之頂面上，但在某些實施例中，字元線WL可埋入於基板100之上部中。
可在基板100之周邊電路區域PCR上設置周邊閘極線PG。周邊閘極線PG可做為設置於周邊電路區域PCR上之周邊電路電晶體之閘電極。周邊閘極線PG可與字元線WL同時形成，但實例性實施例並非僅限於此。
如圖6所示，可形成第一層間絕緣層(interlayered insulating layer)111，以覆蓋字元線WL及周邊閘極線PG，且可將接觸窗121經由第一層間絕緣層111而連接至源極/汲極區域101。第一層間絕緣層111可例如為氧化矽層，其可藉由化學氣相沈積製程(chemical vapor deposition process)形成。源極/汲極區域101可經由接觸窗121而連接至將在隨後製程中形成之磁性穿隧接面。儘管圖中未顯示，然而可將源極接觸窗連接至其上未設置接觸窗121之某些源極/汲極區域101。接觸窗121可包含金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者。
可在接觸窗121上設置導電墊125並將導電墊125連接至接觸窗121。形成導電墊125可包括：在接觸窗121上形成導電層，然後形成間隙填充絕緣層(gap-filling insulating layer)126以穿透導電層。另外，可對間隙填充絕緣層126執行平坦化製程，以暴露出導電墊125之頂面。作為另一選擇，形成導電墊125可包括：在接觸窗121上形成具有凹槽區域之絕緣層，然後形成導 電墊125以分別填充各凹槽區域。導電墊125可包含金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者。間隙填充絕緣層126可包括例如氧化矽層、氮化矽層或氮氧化矽層中的至少一者。在某些實施例中，如圖6所示，接觸窗121及導電墊125可局部地設置於胞元陣列區域CAR上，但在其他實施例中，接觸窗121及導電墊125亦可設置於周邊電路區域PCR上。
參見圖4、圖5及圖7，可分別在各導電墊125上形成導電柱SPR。在實例性實施例中，形成導電柱SPR可包括：在接觸窗121上形成導電層，且圖案化所述導電層。在其他實例性實施例中，形成導電柱SPR可包括：在接觸窗121上形成具有凹槽區域之絕緣層，且以導電材料填充凹槽區域。導電柱SPR可由金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者形成，或可包含金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者。作為實例，導電柱SPR可包含氮化鈦及/或鎢。導電柱SPR可以二維方式設置於基板100上。舉例而言，導電柱SPR可在基板100上沿x方向及y方向彼此間隔開排列。導電柱SPR可局部地設置於胞元陣列區域CAR上。
每一導電柱SPR可形成為沿與基板100垂直之方向所具有長度短於接觸窗121之長度，即，導電柱SPR可沿z方向短於接觸窗121。作為實例，導電柱SPR可具有介於自約400埃(Å)至約1200埃範圍之長度。導電柱SPR之長度可決定將在隨後製程中形成之空氣間隙及擴大之空氣間隙沿z方向之高度。如圖所示， 導電柱SPR可彼此間隔開相同距離，但本發明概念之實例性實施例可並非僅限於此。
可在設置有導電柱SPR之結構上形成覆蓋絕緣層113。覆蓋絕緣層113可共形地形成覆蓋導電柱SPR之側面及頂面以及間隙填充絕緣層126之頂面。覆蓋絕緣層113可由例如氮化矽或氮氧化矽形成，或可包含氮化矽或氮氧化矽。覆蓋絕緣層113可使用電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，PE-CVD)製程或物理氣相沈積(physical vapor deposition，PVD)製程來形成。
參見圖4、圖5及圖8，可在導電柱SPR之間形成犧牲層131。犧牲層131可由矽有機混合物(silicon organic hybrid，SOH)層形成，或可包含矽有機混合物層。在某些實施例中，犧牲層131可包含在下文闡述就成型結構而言具有蝕刻選擇性的材料。犧牲層131可使用化學氣相沈積(CVD)製程形成。
犧牲層131可形成為使犧牲層131之頂面低於導電柱SPR之頂面。舉例而言，形成犧牲層131可包括：蝕刻犧牲層131，直至犧牲層131之頂面低於導電柱SPR之頂面。犧牲層131可局部地設置於胞元陣列區域CAR上。舉例而言，形成犧牲層131可更包括：在基板100之整個頂面上形成犧牲層，且藉由蝕刻製程移除犧牲層之位於周邊電路區域PCR上之部分。
可在設置有犧牲層131之結構上形成成型結構SC。成型結構SC可包含例如對犧牲層131具有蝕刻選擇性的材料。作為 實例，在犧牲層131包含氧化矽之情形中，成型結構SC可形成為包含氮化矽。作為另一選擇，犧牲層131可形成為包含多晶矽，且成型結構SC可形成為包含氧化矽或氮化矽。
在胞元陣列區域CAR上，可在導電柱SPR之設置有覆蓋絕緣層113之上側壁上形成成型結構SC。作為實例，形成成型結構SC可包括：形成絕緣層以覆蓋設置有犧牲層131之結構，然後執行平坦化製程以暴露出導電柱SPR之頂面。覆蓋絕緣層113之上部可在平坦化製程期間移除，因而可暴露出導電柱SPR。在周邊電路區域PCR上，成型結構SC可形成為接觸犧牲層131之側面及覆蓋絕緣層113之頂面。犧牲層131及成型結構SC可使用CVD製程或PVD製程來形成。
參見圖4、圖5及圖9，可在設置有成型結構SC之結構上依序形成下電極層140、磁性穿隧接面層MTL及上電極層145。下電極層140及上電極層145可由金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者形成，或可包含金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者。在某些實施例中，下電極層140、磁性穿隧接面層MTL或上電極層145中的至少一者可使用PVD製程來形成。
磁性穿隧接面層MTL可包括第一磁性層151、穿隧絕緣層152及第二磁性層153。將參照圖32及圖33更詳細地闡述磁性穿隧接面層MTL。
可在上電極層145上形成導電遮罩層ML及絕緣遮罩圖 案181。導電遮罩層ML可藉由使用絕緣遮罩圖案181做為蝕刻遮罩的圖案化製程來形成。導電遮罩層ML可包含例如鎢及/或氮化鈦。絕緣遮罩圖案181可包含例如氧化矽、氮化矽或氮氧化矽中的至少一者。導電遮罩層ML可形成為覆蓋胞元陣列區域CAR並暴露出周邊電路區域PCR。
可使用導電遮罩層ML做為蝕刻遮罩來移除堆疊於周邊電路區域PCR上之各層中的至少一者。舉例而言，可執行使用導電遮罩層ML做為蝕刻遮罩之蝕刻製程，以自周邊電路區域PCR移除上電極層145、磁性穿隧接面層MTL及下電極層140。在實例性實施例中，在蝕刻製程期間，可自周邊電路區域PCR移除成型結構SC之上部，以形成與胞元陣列區域CAR上剩餘之成型結構SC間隔開之覆蓋層間絕緣層171並暴露出犧牲層131。舉例而言，如圖9所示，周邊電路區域PCR中覆蓋層間絕緣層171之上表面可低於胞元陣列區域CAR中成型結構SC之底面，且可在覆蓋層間絕緣層171與成型結構SC之間暴露出犧牲層131之側面131a。此外，亦可在蝕刻製程期間移除在周邊電路區域PCR上無意形成之導電粒子。
可對藉由蝕刻製程而暴露之磁性穿隧接面層MTL之側壁執行熱氧化製程。氧化製程之結果，可在磁性穿隧接面層MTL之暴露出之側壁上形成覆蓋氧化物層173。覆蓋氧化物層173可在隨後製程中保護磁性穿隧接面層MTL不受有害環境影響。在某些實施例中，形成覆蓋氧化物層173之步驟可省略。
參見圖4、圖5及圖10，可移除絕緣遮罩圖案181，然後可選擇性地移除犧牲層131以形成空氣間隙AG。舉例而言，在形成下電極層140及磁性穿隧接面層MTL之後，可經由位於胞元陣列區域CAR與周邊電路區域PCR之間的犧牲層131的暴露之側面131a來移除犧牲層131。空氣間隙AG可為由覆蓋絕緣層113與成型結構SC界定(例如，包圍)之空白空間。在犧牲層131包含SOH層之情形中，移除犧牲層131可包括灰化製程(ashing process)及/或紫外光輻照製程(ultraviolet irradiation process)。在犧牲層131對成型結構SC具有蝕刻選擇性之情形中，移除犧牲層131可包括選擇性蝕刻製程。舉例而言，在移除犧牲層131之製程中可不移除成型結構SC。
在移除犧牲層131之後，可在磁性穿隧接面層MTL之側壁上形成間隙壁絕緣層183，以氣密性地密封空氣間隙AG。間隙壁絕緣層183可形成為接觸成型結構SC之側壁及覆蓋層間絕緣層171之頂面。間隙壁絕緣層183可包含對成型結構SC具有蝕刻選擇性的材料。作為實例，在成型結構SC包含氧化矽之情形中，間隙壁絕緣層183可包含氮化矽。形成間隙壁絕緣層183可包括：自已被移除犧牲層131之結構上形成絕緣層，且對絕緣層執行乾式蝕刻製程(dry etching process)。
參見圖4、圖5及圖11，可移除覆蓋層間絕緣層171及成型結構SC，以形成擴大之空氣間隙EAG。換言之，移除成型結構SC可在移除犧牲層131之後執行。移除覆蓋層間絕緣層171及 成型結構SC可包括選擇性蝕刻製程。舉例而言，可執行選擇性蝕刻製程以移除覆蓋層間絕緣層171，然後可使用經由間隙區域(即，空氣間隙AG)供應之蝕刻劑來移除成型結構SC，所述間隙區域是藉由移除覆蓋層間絕緣層171來形成。因此，可形成擴大之空氣間隙EAG，以暴露出下電極層140之底面。
可經由胞元陣列區域CAR與周邊電路區域PCR之間的邊界移除成型結構SC。舉例而言，可蝕刻成型結構SC並經由圖4所示每一胞元陣列區域CAR的與周邊電路區域PCR相鄰之邊緣中的一個邊緣來排出。作為實例，每一胞元陣列區域CAR可包括相鄰於周邊電路區域PCR之第一邊緣至第四邊緣，且成型結構SC可經由第一邊緣至第四邊緣中的至少一者移除。
參見圖4、圖5及圖12，可形成第二層間絕緣層174，以氣密性地密封擴大之空氣間隙EAG。第二層間絕緣層174可形成為填充間隙壁絕緣層183與覆蓋絕緣層113之間的間隙區域，但未填充擴大之空氣間隙EAG。第二層間絕緣層174可藉由原子層沈積(atomic layer deposition，ALD)製程來形成。在其他實例性實施例中，第二層間絕緣層174可由具有差的階梯覆蓋性質(poor step coverage property)之絕緣層形成。作為實例，第二層間絕緣層174可使用PE-CVD製程或PVD製程來形成。形成第二層間絕緣層174可包括用於暴露出導電遮罩層ML之平坦化製程。
參見圖4、圖5及圖13，可對磁性穿隧接面層MTL執行圖案化製程，以形成磁性穿隧接面結構MTJ。每一磁性穿隧接 面結構MTJ皆可包括第一磁性圖案154、穿隧絕緣圖案155及第二磁性圖案156。形成磁性穿隧接面結構MTJ可包括：在導電遮罩層ML上形成絕緣遮罩圖案；圖案化所述導電遮罩層ML以形成導電遮罩圖案MS；然後使用導電遮罩圖案MS做為蝕刻遮罩來圖案化磁性穿隧接面層MTL。在圖案化磁性穿隧接面層MTL期間，可蝕刻下電極層140及上電極層145，以形成下電極圖案141及上電極圖案146。
當查看平面圖中時，導電遮罩圖案MS可形成為與導電柱SPR實質上對準。可在形成導電遮罩圖案MS之製程及形成磁性穿隧接面結構MTJ之製程中的至少一者中使用濺鍍製程。如參照圖1至圖3所述，可在圖案化製程期間暴露出擴大之空氣間隙EAG，因此，可在擴大之空氣間隙EAG之底部上形成由濺鍍製程之副產物製成之導電蝕刻殘留物層ER。
在圖案化製程中，可蝕刻第二層間絕緣層174之上部，以在周邊電路區域PCR上形成剩餘層間絕緣層175。可蝕刻間隙壁絕緣層183之上部，以在周邊電路區域PCR上形成剩餘間隙壁絕緣層184。
參見圖4、圖5及圖14，可在設置有磁性穿隧接面結構MTJ之結構上依序形成保護絕緣層114及第三層間絕緣層116。保護絕緣層114可由例如氮化矽、氮氧化矽或氧化鋁形成，或可包含氮化矽、氮氧化矽或氧化鋁。第三層間絕緣層116可由氧化矽形成。保護絕緣層114及第三層間絕緣層116可藉由CVD製程來 形成。
可執行平坦化製程，以暴露出導電遮罩圖案MS之頂面。在某些實施例中，可在平坦化製程期間部分地移除保護絕緣層114及第三層間絕緣層116。可在導電遮罩圖案MS之暴露的頂面上形成位元線(bit line)BL。如圖5中所示，位元線BL可在y方向上彼此間隔開排列，並可平行於x方向延伸。位元線BL可由例如金屬或導電金屬氮化物中的至少一者形成。
根據實例性實施例，可在用於形成磁性穿隧接面結構之圖案化製程之前，預先形成擴大之空氣間隙。因此，可防止或實質上最小化蝕刻殘留物在磁性穿隧接面結構上之再沈積。因此，可防止由蝕刻殘留物之再沈積造成電性短路。
此外，可在用於形成磁性穿隧接面結構之圖案化製程之前，預先移除犧牲層及成型結構二者。如此一來，可易於執行用於形成擴大之空氣間隙之圖案化製程。
另外，在圖案化製程之後無需執行額外之蝕刻製程來移除再沈積之蝕刻殘留物層，藉此減少導電遮罩圖案MS之消耗。因此，磁性穿隧接面圖案與位元線可更易於經由導電遮罩圖案MS而連接至彼此。
將參照圖4、圖5及圖14再次闡述根據實例性實施例之磁性記憶體裝置。
可提供具有胞元陣列區域CAR及周邊電路區域PCR之基板100。可在基板100之胞元陣列區域CAR上設置選擇裝置。 選擇裝置可例如為電晶體。舉例而言，可在基板100上設置做為電晶體之閘電極之字元線WL，且可在基板100中字元線WL之間設置做為電晶體之源電極/汲電極之源極/汲極區域101。字元線WL可沿x方向排列並可在與第一方向交叉之y方向上延伸。可在基板100之周邊電路區域PCR上設置周邊閘極線PG。
可設置第一層間絕緣層111以覆蓋字元線WL及周邊閘極線PG，且可經由第一層間絕緣層111設置接觸窗121並可將接觸窗121分別連接至源極/汲極區域101。第一層間絕緣層111可例如為氧化矽層。接觸窗121可包含金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者。
可在接觸窗121上設置導電墊125並將導電墊125連接至接觸窗121。接觸窗121可藉由間隙填充絕緣層126而彼此分開。導電墊125可包含金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者。間隙填充絕緣層126可包含氧化矽層、氮化矽層或氮氧化矽層中的至少一者。
可在導電墊125上設置導電柱SPR。可在胞元陣列區域CAR上設置導電柱SPR。當查看平面圖中時，導電柱SPR可以二維方式在x方向及y方向上彼此間隔開排列。導電柱SPR可由金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者形成，或可包含金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者。作為實例，導電柱SPR可包含氮化鈦及/或鎢。每一導電柱SPR皆可具有大於磁性穿隧接面結構MTJ之厚度且小於接觸窗 121之長度的長度。作為實例，導電柱SPR可具有介於自約400埃至約1200埃範圍之長度。
可在導電柱SPR之側壁上設置覆蓋絕緣層113。覆蓋絕緣層113可自導電柱SPR之側壁延伸至間隙填充絕緣層126之頂面。覆蓋絕緣層113可例如由氮化矽或氮氧化矽形成，或可包含氮化矽或氮氧化矽。
可在導電柱SPR上依序堆疊下電極圖案141、磁性穿隧接面結構MTJ及上電極圖案146。覆蓋絕緣層113之最上表面可接觸下電極圖案141之底面。下電極圖案141、磁性穿隧接面結構MTJ及上電極圖案146可具有彼此實質上共面之側面。將參照圖32及圖33更詳細地闡述磁性穿隧接面結構MTJ。
可在磁性穿隧接面結構MTJ上依序設置導電遮罩圖案MS及位元線BL。換言之，磁性穿隧接面結構MTJ可經由導電遮罩圖案MS而電性連接至位元線BL。導電遮罩圖案MS及位元線BL可包含金屬或導電金屬氮化物中的至少一者。
可在周邊電路區域PCR之覆蓋絕緣層113上設置剩餘層間絕緣層175。剩餘層間絕緣層175可具有位於周邊電路區域PCR與胞元陣列區域CAR之間邊界上的端部。剩餘層間絕緣層175可具有低於下電極圖案141之底面的頂面。可在剩餘層間絕緣層175之側旁設置剩餘間隙壁絕緣層184。剩餘間隙壁絕緣層184可埋入於剩餘層間絕緣層175之上側部中。剩餘間隙壁絕緣層184可具有與剩餘層間絕緣層175之頂面共面之頂面，但實例性實施例並 非僅限於此。剩餘間隙壁絕緣層184可設置靠近胞元陣列區域CAR與周邊電路區域PCR之間的邊界，且可具有高於導電柱SPR之底面的底面及低於導電柱SPR之頂面的頂面。剩餘間隙壁絕緣層184可沿胞元陣列區域CAR與周邊電路區域PCR之間的邊界延伸。
剩餘間隙壁絕緣層184可包含對剩餘層間絕緣層175具有蝕刻選擇性的材料。作為實例，剩餘間隙壁絕緣層184可包含氮化矽。
可提供保護絕緣層114，以共形地覆蓋導電遮罩圖案MS、上電極圖案146及下電極圖案141、磁性穿隧接面結構MTJ以及導電柱SPR。可在保護絕緣層114上設置第三層間絕緣層116，以填充磁性穿隧接面結構MTJ之間的間隙區域。保護絕緣層114可包括例如氮化矽層、氮氧化矽層或氧化鋁層中的至少一者，且第三層間絕緣層116可包括例如氧化矽層。保護絕緣層114及第三層間絕緣層116可側向延伸，以覆蓋剩餘間隙壁絕緣層184及剩餘層間絕緣層175。
可在導電柱SPR之間保留導電蝕刻殘留物層ER。舉例而言，導電蝕刻殘留物層ER可夾置於保護絕緣層114與覆蓋絕緣層113之間。導電蝕刻殘留物層ER可包括下部及上部，上部自下部垂直地延伸以覆蓋導電柱SPR之側壁，但實例性實施例並非僅限於此。導電蝕刻殘留物層ER可由在用於形成磁性穿隧接面結構MTJ之濺鍍製程中產生之殘留物形成。因此，導電蝕刻殘留物層 ER中所包含之導電元素可與磁性穿隧接面結構MTJ之組分中的至少一者相同。
圖15至圖22為沿圖5之線A-A’截取之剖視圖，以例示根據其他實例性實施例之一種製造磁性記憶體裝置之方法。為使說明簡潔起見，先前所述元件可由類似或相同參考編號來標示，且不再對其予以贅述。
參見圖15，可在參照圖6所述之結構上依序形成墊絕緣層161、犧牲層131、蝕刻終止層(etch stop layer)162及上絕緣層163。墊絕緣層161可包含例如氮化矽。犧牲層131可包含例如SOH、氧化矽或氮氧化矽中的至少一者。蝕刻終止層162可包含例如氮化矽，且上絕緣層163可包含例如氧化矽。
可形成接觸窗孔(contact hole)CT，以穿透上絕緣層163、蝕刻終止層162、犧牲層131及墊絕緣層161。接觸窗孔CT可局部地形成於胞元陣列區域CAR上，但實例性實施例並非僅限於此。接觸窗孔CT可以二維方式排列於基板100上。
參見圖16，可在接觸窗孔CT之側壁上形成覆蓋絕緣層113。形成覆蓋絕緣層113可包括：在設置有接觸窗孔CT之結構上形成絕緣層，且對絕緣層執行乾式蝕刻製程。覆蓋絕緣層113可形成為暴露出導電墊125。覆蓋絕緣層113可由與墊絕緣層161相同之材料形成，或可包含與墊絕緣層161相同之材料。可形成導電柱SPR以分別填充接觸窗孔CT。導電柱SPR可包含金屬或導電金屬氮化物中的至少一者。形成導電柱SPR可包括平坦化製 程以暴露出上絕緣層163。
參見圖17，可形成遮罩圖案以覆蓋胞元陣列區域CAR並暴露出周邊電路區域PCR，且可執行使用遮罩圖案做為蝕刻遮罩之圖案化製程，以移除設置於周邊電路區域PCR上之各層中的至少一者。舉例而言，可自周邊電路區域PCR移除犧牲層131、蝕刻終止層162及上絕緣層163，以形成凹槽區域。此後，可形成覆蓋層間絕緣層171以填充凹槽區域。覆蓋層間絕緣層171可包含例如氧化矽。可對覆蓋層間絕緣層171執行平坦化製程，以暴露出胞元陣列區域CAR上之上絕緣層163之頂面。
參見圖18，可自胞元陣列區域CAR移除上絕緣層163。由於存在蝕刻終止層162，因此犧牲層131可在移除上絕緣層163期間受到保護。可使用移除上絕緣層163之製程或額外之蝕刻製程來移除蝕刻終止層162。
可在覆蓋有覆蓋絕緣層113的導電柱SPR之上側壁上形成第一成型圖案136。舉例而言，形成第一成型圖案136可包括：自已被移除上絕緣層163及蝕刻終止層162之結構上形成絕緣層；接著對絕緣層執行乾式蝕刻製程以形成具有間隙壁狀(spacer-shaped)結構之每一第一成型圖案136。當查看平面圖中時，每一第一成型圖案136可形如包圍導電柱SPR中的對應導電柱的環。第一成型圖案136可形成為部分地暴露出犧牲層131。
第一成型圖案136可包含對犧牲層131具有蝕刻選擇性的材料。舉例而言，在犧牲層131包含氧化矽之情形中，第一成 型圖案136可包含氮化矽。在另一實例中，當犧牲層131包含多晶矽時，第一成型圖案136可包含氧化矽或氮化矽。
參見圖19，可移除犧牲層131以形成空氣間隙AG。舉例而言，如圖18中所示，可經由相鄰第一成型圖案136之間的間隙區域136a來執行犧牲層131之移除。在犧牲層131包括SOH層之情形中，移除犧牲層131可包括灰化製程及/或紫外光輻照製程。在犧牲層131對第一成型圖案136具有蝕刻選擇性之情形中，犧牲層131之移除可包括選擇性蝕刻製程。舉例而言，在移除犧牲層131之製程中可不移除第一成型圖案136。
參見圖20，可形成第二成型圖案138，以填充第一成型圖案136之間的間隙區域。第二成型圖案138可由與第一成型圖案136相同之材料形成。舉例而言，第二成型圖案138可使用原子層沈積(ALD)製程來形成。在其他實例性實施例中，第二成型圖案138可由具有差的階梯覆蓋性質之絕緣層形成。作為實例，第二成型圖案138可使用PE-CVD製程或PVD製程來形成。因此，空氣間隙AG之至少一部分可未被第二成型圖案138填充，且可保持為空白空間。形成第二成型圖案138可包括平坦化製程，以暴露出導電柱SPR之頂面。因此，可在相鄰導電柱SPR之間形成(即，界定)包括第一成型圖案136及第二成型圖案138之成型結構SC。在某些實施例中，可執行第二成型圖案138之平坦化製程，以移除第一成型圖案136及覆蓋絕緣層113之上部並暴露出覆蓋層間絕緣層171之頂面。
參見圖21，可在設置有成型結構SC之結構上依序形成下電極層140、磁性穿隧接面層MTL及上電極層145。換言之，根據本發明實施例，下電極層140及磁性穿隧接面層MTL可在移除圖18所示犧牲層131之後形成。下電極層140及上電極層145可由金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者形成，或可包含金屬、導電金屬氮化物或摻雜半導體材料中的至少一者。在某些實施例中，下電極層140、磁性穿隧接面層MTL或上電極層145中的至少一者可使用PVD製程來形成。磁性穿隧接面層MTL可包括第一磁性層151、穿隧絕緣層152及第二磁性層153。
可在上電極層145上形成導電遮罩層ML及絕緣遮罩圖案181。導電遮罩層ML可藉由使用絕緣遮罩圖案181做為蝕刻遮罩之圖案化製程來形成。導電遮罩層ML可包含鎢及/或氮化鈦。絕緣遮罩圖案181可包含例如氧化矽、氮化矽或氮氧化矽中的至少一者。導電遮罩層ML可形成為覆蓋胞元陣列區域CAR並暴露出周邊電路區域PCR。
可藉由使用導電遮罩層ML做為蝕刻遮罩之蝕刻製程自周邊電路區域PCR依序移除上電極層145、磁性穿隧接面層MTL、下電極層140及成型結構SC。亦可在蝕刻製程中移除覆蓋層間絕緣層171之上部，如此一來，可使空氣間隙AG開放。
可對磁性穿隧接面層MTL之藉由蝕刻製程而暴露出之側壁執行熱氧化製程。氧化製程之結果，可在磁性穿隧接面層MTL 之暴露之側壁上形成覆蓋氧化物層173。覆蓋氧化物層173可在隨後製程中保護磁性穿隧接面層MTL不受有害環境影響。在某些實施例中，形成覆蓋氧化物層173之步驟可省略。
參見圖22，可在磁性穿隧接面層MTL之側壁上形成間隙壁絕緣層183，以氣密性地密封空氣間隙AG。間隙壁絕緣層183可形成為接觸成型結構SC之側壁及覆蓋層間絕緣層171之頂面。間隙壁絕緣層183可包含對成型結構SC具有蝕刻選擇性的材料。作為實例，在成型結構SC包含氧化矽之情形中，間隙壁絕緣層183可包含氮化矽。
可使用與參照圖11至圖14所述相同之方法來執行隨後製程。
圖23至圖26為沿圖5之線A-A’截取之剖視圖，以例示根據再一些實例性實施例之一種製造磁性記憶體裝置之方法。為使說明簡潔起見，先前所述元件可藉由類似或相同參考編號來標示，且不再對其予以贅述。
參見圖23，可在參照圖20所述之結構上依序形成下電極層140及遮罩圖案182，然後可執行使用遮罩圖案182做為蝕刻遮罩之圖案化製程以開放空氣間隙AG。遮罩圖案182可形成為覆蓋胞元陣列區域CAR並暴露出周邊電路區域PCR。因此，可自周邊電路區域PCR移除下電極140及覆蓋層間絕緣層171之上部，以開放空氣間隙AG。
參見圖24，可移除覆蓋層間絕緣層171及成型結構SC， 以形成擴大之空氣間隙EAG。移除覆蓋層間絕緣層171及成型結構SC可包括選擇性蝕刻製程。選擇性蝕刻製程之結果，可形成擴大之空氣間隙EAG以暴露出下電極層140之底面。在形成擴大之空氣間隙EAG之製程中可不移除墊絕緣層161及覆蓋絕緣層113。
參見圖25，可移除遮罩圖案182，且可設置第四層間絕緣層176以覆蓋已移除遮罩圖案182之整個結構。第四層間絕緣層176可由具有差的階梯覆蓋性質之材料形成。作為實例，第四層間絕緣層176可使用PE-CVD製程或PVD製程來形成。因此，第四層間絕緣層176可不填充整個擴大之空氣間隙EAG。
參見圖26，可對第四層間絕緣層176執行平坦化製程，以暴露出下電極層140之頂面。可在下電極層140之暴露出之頂面上依序形成磁性穿隧接面層MTL及上電極層145。換言之，根據本實施例，磁性穿隧接面層MTL可在移除圖23所示成型結構SC之後形成。上電極層145可由金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者形成。舉例而言，磁性穿隧接面層MTL及上電極層145可使用PVD製程來形成。磁性穿隧接面層MTL可包括第一磁性層151、穿隧絕緣層152及第二磁性層153。
可在上電極層145上形成導電遮罩層ML。導電遮罩層ML可包含鎢及/或氮化鈦。導電遮罩層ML可形成為覆蓋胞元陣列區域CAR並暴露出周邊電路區域PCR。可藉由使用導電遮罩層ML做為蝕刻遮罩之蝕刻製程自周邊電路區域PCR依序移除上電極層145、磁性穿隧接面層MTL及下電極層140。
可使用與參照圖13及圖14所述相同之方法來執行隨後製程。
圖27至圖31為沿圖5之線A-A’截取之剖視圖，以例示根據又一些實例性實施例之一種製造磁性記憶體裝置之方法。為使說明簡潔起見，先前所述元件可藉由類似或相同參考編號來標示，且不再對其予以贅述。
參見圖27，可在參照圖7所述之結構上依序形成犧牲層131及第一成型層137。犧牲層131可形成為具有低於導電柱SPR之頂面的頂面，且第一成型層137之至少一部分可在導電柱SPR之間延伸。犧牲層131可由例如矽有機混合(SOH)層形成，或可包含SOH層。在其他實例性實施例中，犧牲層131可包含對第一成型層137具有蝕刻選擇性的材料。舉例而言，在犧牲層131包含氧化矽之情形中，第一成型層137可包含氮化矽。在另一實例中，當犧牲層131包含多晶矽時，第一成型層137可包含氧化矽或氮化矽。犧牲層131可使用CVD製程來形成。
可在胞元陣列區域CAR上局部地形成犧牲層131及第一成型層137。舉例而言，可將犧牲層131及第一成型層137形成以覆蓋整個基板100，然後可自周邊電路區域PCR移除犧牲層131及第一成型層137以形成凹槽區域。此後，可形成覆蓋層間絕緣層171以填充凹槽區域。覆蓋層間絕緣層171可包含例如氧化矽。可對覆蓋層間絕緣層171執行平坦化製程，以暴露出胞元陣列區域CAR上之第一成型層137之頂面。
參見圖28，可形成貫穿孔PH以穿透第一成型層137並暴露出犧牲層131。形成貫穿孔PH可包括：在第一成型層137上形成遮罩圖案，且使用遮罩圖案做為蝕刻遮罩來蝕刻第一成型層137。當查看平面圖中時，貫穿孔PH可形成於每對導電柱SPR之間，但實例性實施例並非僅限於此。舉例而言，貫穿孔PH可彼此連接以具有網狀結構或可局部地形成於特定區域上。
可移除由貫穿孔PH暴露出之犧牲層131，以形成空氣間隙AG。移除犧牲層131可包括灰化製程及/或紫外光輻照製程。在犧牲層131對第一成型層137具有蝕刻選擇性之情形中，移除犧牲層131可包括選擇性蝕刻製程。舉例而言，在移除犧牲層131之製程中可不移除第一成型層137。
參見圖29，可形成第二成型圖案138，以填充貫穿孔PH。第二成型圖案138可由例如具有差的階梯覆蓋性質之絕緣層形成。第二成型圖案138可使用PE-CVD製程或PVD製程來形成。因此，空氣間隙AG之至少一部分可未被第二成型圖案138填充，且可保持為空白空間。形成第二成型圖案138可包括平坦化製程，以暴露出導電柱SPR之頂面。因此，可在相鄰導電柱SPR之間形成(例如，界定)包括第一成型層137及第二成型圖案138之成型結構SC。
參見圖30，可在設置有成型結構SC之結構上依序形成下電極層140、磁性穿隧接面層MTL及上電極層145。下電極層140及上電極層145可由金屬、導電金屬氮化物或經摻雜半導體材 料中的至少一者形成，或可包含金屬、導電金屬氮化物或經摻雜半導體材料中的至少一者。在某些實施例中，下電極層140、磁性穿隧接面層MTL或上電極層145中的至少一者可使用PVD製程來形成。磁性穿隧接面層MTL可包括第一磁性層151、穿隧絕緣層152及第二磁性層153。
可在上電極層145上形成導電遮罩層ML及絕緣遮罩圖案181。導電遮罩層ML可藉由使用絕緣遮罩圖案181做為蝕刻遮罩之圖案化製程來形成。導電遮罩層ML可包含鎢及/或氮化鈦。絕緣遮罩圖案181可包含氧化矽、氮化矽或氮氧化矽中的至少一者。導電遮罩層ML可形成以覆蓋胞元陣列區域CAR並暴露出周邊電路區域PCR。
可藉由使用導電遮罩層ML做為蝕刻遮罩之蝕刻製程自周邊電路區域PCR依序移除上電極層145、磁性穿隧接面層MTL及下電極層140。在蝕刻製程中，亦可移除周邊電路區域PCR之覆蓋層間絕緣層171之上部，以開放空氣間隙AG。可對磁性穿隧接面層MTL之藉由蝕刻製程而暴露出之側壁執行熱氧化製程。氧化製程之結果，可在磁性穿隧接面層MTL之暴露的側壁上形成覆蓋氧化物層173。覆蓋氧化物層173可在隨後製程中保護磁性穿隧接面層MTL不受有害環境影響。在某些實施例中，形成覆蓋氧化物層173之步驟可省略。
參見圖31，可在磁性穿隧接面層MTL之側壁上形成間隙壁絕緣層183，以氣密性地密封空氣間隙AG。間隙壁絕緣層183 可形成以接觸成型結構SC之側壁及覆蓋層間絕緣層171之頂面。間隙壁絕緣層183可包含對成型結構SC具有蝕刻選擇性的材料。作為實例，在成型結構SC包含氧化矽之情形中，間隙壁絕緣層183可包含氮化矽。形成間隙壁絕緣層183可包括：形成絕緣層以覆蓋整個基板100，且對絕緣層執行乾式蝕刻製程。
可使用與參照圖11至圖14所述相同之方法來執行隨後製程。
圖32為例示根據實例性實施例之磁性穿隧接面結構之示意圖。根據本實施例之磁性穿隧接面結構MTJ可包括第一磁性圖案154、穿隧絕緣圖案155及第二磁性圖案156。第一磁性圖案154及第二磁性圖案156中的一者可做為磁性穿隧接面結構MTJ之自由層(free layer)，且另一者可做為磁性穿隧接面結構MTJ之固定層(fixed layer)。為簡明起見，以下說明將參考其中第一磁性圖案154及第二磁性圖案156分別用作固定層及自由層之本實施例之實例，但在其他實施例中，第一磁性圖案154及第二磁性圖案156可分別用作自由層及固定層。磁性穿隧接面結構MTJ可具有根據自由層及固定層之磁化方向(magnetization direction)而變化之電阻。舉例而言，磁性穿隧接面結構MTJ之電阻可在自由層與固定層之磁化方向反平行時較在自由層與固定層之磁化方向平行時高得多。因此，可藉由改變自由層之磁化方向來控制磁性穿隧接面結構MTJ之電阻，且此可在根據實例性實施例之磁性記憶體裝置中用作資料儲存機制。
在實例性實施例中，第一磁性圖案154及第二磁性圖案156可配置成具有面內磁化結構(in-plane magnetization structrue)。舉例而言，每一第一磁性圖案154及第二磁性圖案156皆可包括磁化方向實質上平行於穿隧絕緣圖案155之頂面的至少一個磁化層。在本實施例中，第一磁性圖案154可包括二個層，其中一個層包含反鐵磁性(antiferromagnetic)材料，且其中的另一個層包含鐵磁性材料。包含反鐵磁性材料之層可包含例如PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCL2、FeO、CoCl2、CoO、NiCl2、NiO或Cr中的至少一者。在某些實施例中，包含反鐵磁性材料之層可至少包含一種貴金屬，例如釕(Ru)、銠(Rh)、鈀(Pd)、鋨(Os)、銥(Ir)、鉑(Pt)、金(Au)或銀(Ag)。包含鐵磁性材料之層可包含例如CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO或Y3Fe5O12中的至少一者。
第二磁性圖案156可配置成具有可變或可切換之磁化方向。第二磁性圖案156可包含鐵磁性材料。舉例而言，第二磁性圖案156可包含FeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO及Y3Fe5O12中的至少一者。
第二磁性圖案156可包括多個層。舉例而言，第二磁性圖案156可包括多個鐵磁性層及夾置於鐵磁性層之間的至少一個非磁性層。在此種情形中，鐵磁性層及非磁性層可構成合成反鐵 磁性層。合成反鐵磁性層可使其有可能減小磁性記憶體裝置之臨界電流密度(critical current density)及提高磁性記憶體裝置之熱穩定性。
穿隧絕緣圖案155可包含例如氧化鎂、氧化鈦、氧化鋁、氧化鎂鋅、氧化鎂硼、氮化鈦或氮化釩中的至少一者。舉例而言，穿隧絕緣圖案155可為單層氧化鎂(MgO)。在另一實例中，穿隧絕緣圖案155可包括多個層。穿隧絕緣圖案155可藉由化學氣相沈積製程來形成。
圖33為例示根據其他實例性實施例之磁性穿隧接面結構之示意圖。在本實施例中，第一磁性圖案154與第二磁性圖案156可配置成具有垂直磁化結構。舉例而言，每一第一磁性圖案154及第二磁性圖案156皆可包括磁化方向實質上垂直於穿隧絕緣圖案155之頂面的至少一個磁性層。在本實施例中，第一磁性圖案154及第二磁性圖案156可包含具有L10晶體結構之材料、具有六方最密堆積結構(hexagonal closed packed structure)之材料或非晶稀土過渡金屬(amorphous rare-earth transition metal，RE-TM)合金中的至少一者。舉例而言，第一磁性圖案154及第二磁性圖案156可包含至少一種具有L10結構之材料(例如，Fe50Pt50、Fe50Pd50、Co50Pt50、Co50Pd50及Fe50Ni50)。在其他實施例中，第一磁性圖案154及第二磁性圖案156可包含具有鉑含量為10原子%至45原子%之鈷鉑(CoPt)無序HCP合金或Co3Pt有序HCP合金中的至少一者。在再一些實施例中，第一磁性圖案 154及第二磁性圖案156可包含如下非晶稀土過渡金屬合金中的至少一者：所述非晶稀土過渡金屬合金含有鐵(Fe)、鈷(Co)或鎳(NI)中的至少一者以及至少一種稀土金屬，例如鋱(Tb)、鏑(Dy)、及釓(Gd)。
第一磁性圖案154及第二磁性圖案156中的至少一者可包含呈現介面垂直磁性各向異性(interface perpendicular magnetic anisotropy)之材料。介面垂直磁性各向異性可指垂直磁化現象，其可在具有本質面內磁化性質之磁性層接觸另一層時在磁性層之介面處看到。此處，用語「本質面內磁化性質」將用於意指當未對磁性層施加外部磁場時，磁性層之磁化方向定向為平行於磁性層之縱向方向。舉例而言，在具有本質面內磁化性質之磁性層形成於基板上且未對磁性層施加外部磁場的情形中，磁性層之磁化方向可定向成實質上平行於基板之頂面。
在實例性實施例中，第一磁性圖案154及第二磁性圖案156可包含鈷(Co)、鐵(Fe)或鎳(Ni)中的至少一者。第一磁性圖案154及第二磁性圖案156可更包含含有硼(B)、鋅(Zn)、鋁(Al)、鈦(Ti)、釕(Ru)、鉭(Ta)、矽(Si)、銀(Ag)、金(Au)、銅(Cu)、碳(C)及氮(N)之非磁性材料中的至少一者。作為實例，第一磁性圖案154及第二磁性圖案156可包括其中添加有硼(B)之CoFe或NiFe層。此外，為降低飽和磁化(saturation magnetization)，第一磁性圖案154及第二磁性圖案156中的至少一者可更包含鈦(Ti)、鋁(Al)、鎂(Mg)、鉭(Ta)或矽(Si) 中的至少一者。第一磁性圖案154及第二磁性圖案156可藉由濺鍍製程或PECVD製程來形成。
以上所揭露之磁性記憶體裝置可使用不同且多樣的封裝技術來封裝。舉例而言，根據前述實施例之磁性記憶體裝置可使用下列技術中的任一者來封裝：層疊封裝(package on package，POP)技術、球狀柵格陣列(ball grid array，BGA)技術、晶片級封裝(chip scale package，CSP)技術、塑膠引線晶片承載(plastic leaded chip carrier，PLCC)技術、塑膠雙列直插封裝(plastic dual in-line package，PDIP)技術、晶粒蜂窩狀封裝(die in waffle pack)技術、晶圓中晶粒形式(die in wafer form)技術、板載晶片(chip on board，COB)技術、陶瓷雙列直插封裝(ceramic dual in-line package，CERDIP)技術、塑膠四方扁平封裝(plastic quad flat package，PQFP)技術、薄型四方扁平封裝(thin quad flat package，TQFP)技術、小輪廓封裝(small outline package，SOP)技術、收縮型小輪廓封裝(shrink small outline package，SSOP)技術、薄型小輪廓封裝(thin small outline package，TSOP)技術、系統級封裝(system in package，SIP)技術、多晶片封裝(multi-chip package，MCP)技術、晶圓級製造封裝(wafer level fabricated package，WFP)技術及晶圓級處理堆疊封裝(wafer-level processed stack package，WSP)技術。
其中安裝有根據以上實施例中的一個實施例的磁性記憶體裝置之封裝可更包含控制磁性記憶體裝置之至少一個半導體 裝置(例如，控制器及/或邏輯裝置)。
圖34為例示根據實例性實施例之包括磁性記憶體裝置的記憶卡之實例的示意性方塊圖。
參見圖34，根據實例性實施例之記憶卡1200可包括記憶體裝置1210。記憶體裝置1210可包括根據先前所述實施例之磁性記憶體裝置中的至少一者。在某些實施例中，記憶體裝置1210可更包括其他半導體記憶體裝置，例如，諸如動態隨機存取記憶體(dynamic random access memory，DRAM)裝置或靜態隨機存取記憶體(static random access memory，SRAM)裝置。記憶卡1200可包括控制主機與記憶體裝置1210之間的資料通訊的記憶體控制器1220。
記憶體控制器1220可包括控制記憶卡1200之整體運作之中央處理單元(central processing unit，CPU)1222。另外，記憶體控制器1220可包括用作中央處理單元1222之運作記憶體之SRAM裝置1221。此外，記憶體控制器1220可更包括主機介面(I/F)單元1223及記憶體介面(I/F)單元1225。主機介面單元1223可配置成包括記憶卡1200與主機之間的資料通訊協定。記憶體介面單元1225可將記憶體控制器1220連接至記憶體裝置1210。記憶體控制器1220可更包括錯誤檢查及校正(error check and correction，ECC)區塊1224。ECC區塊1224可偵測及校正自記憶體裝置1210讀出之資料之錯誤。儘管圖中未顯示，但記憶卡1200可更包括儲存代碼資料以與主機介接之唯讀記憶體(read only memory，ROM)裝置。記憶卡1200可用作可攜式資料儲存卡。作為另一選擇，記憶卡1200可取代電腦系統之硬碟，而做為電腦系統之固態磁碟(solid state disk，SSD)。
圖35為例示根據實例性實施例包括磁性記憶體裝置之電子系統之實例的示意性方塊圖。
參見圖35，根據實例性實施例之電子系統1100可包括控制器1110、輸入/輸出(I/O)單元1120、記憶體裝置1130、介面單元1140及匯流排1150。控制器1110、輸入/輸出單元1120、記憶體裝置1130及介面單元1140中的至少二者可經由匯流排1150彼此通訊。匯流排1150可對應於傳送電子訊號之通路。
控制器1110可包括例如微處理器、數位訊號處理器、微控制器或其他邏輯裝置中的至少一者。其他邏輯裝置可具有與微處理器、數位訊號處理器及微控制器中的任一者類似之功能。輸入/輸出單元1120可包括例如小鍵盤(keypad)、鍵盤或顯示單元。記憶體裝置1130可儲存資料及/或命令。記憶體裝置1130可包括根據先前所述實施例之磁性記憶體裝置中的至少一者。在某些實施例中，記憶體裝置1130可更包括其他半導體記憶體裝置，例如，DRAM裝置或SRAM裝置。介面單元1140可向通訊網路傳送電子資料或可自通訊網路接收電子資料。介面單元1140可以無線方式或電纜方式運作。舉例而言，介面單元1140可包括用於無線通訊之天線或用於電纜通訊之收發機。儘管圖中未顯示，但電子系統1100可更包括做為快取記憶體之快速DRAM裝置或SRAM 裝置，以改良控制器1110之運作。
電子系統1100可應用於個人數位助理(personal digital assistant，PDA)、可攜式電腦、網路輸入板(web tablet)、無線電話、行動電話、數位音樂播放機、記憶卡或電子產品。電子產品可以無線方式接收或傳送資訊資料。
根據實例性實施例，可在圖案化導電層之前預先形成擴大之空氣間隙，如此一來，可抑制在圖案化製程期間產生之蝕刻殘留物之再沈積。因此，可防止由蝕刻殘留物之再沈積造成之電性短路。此外，不僅犧牲層而且成型結構可在圖案化製程之前預先移除，如此一來，可藉由圖案化製程而使擴大之空氣間隙易於開放。另外，無需在圖案化製程之後執行額外之蝕刻製程來移除再沈積之蝕刻殘留物層，且此使得可能降低在圖案化製程中做為蝕刻遮罩之導電遮罩圖案之消耗。
本文中已揭露各種實例性實施例，且儘管使用具體用語，但所述用語僅用於說明通常意義及闡述性意義，而並非用於限制目的。在某些情形中，除非另外明確地指明，否則如在本申請案提出申請之前此項技術中之通常知識者所理解，結合特定實施例所闡述之特徵、特性及/或元件可單獨使用或與結合其他實施例所述之特徵、特性及/或元件組合使用。因此，熟習此項技術者應理解，在不背離以下申請專利範圍所述之本發明精神及範圍之條件下，可作出各種形式及細節上之變化。

Claims (25)

  1. 一種製造半導體裝置之方法，包括：在基板上形成導電柱；在所述導電柱之間依序形成犧牲層及成型結構；在所述成型結構上形成導電層，使得所述導電層連接至所述導電柱；移除所述犧牲層，以形成空氣間隙；移除所述成型結構，以形成擴大之空氣間隙；以及圖案化所述導電層，以開放所述擴大之空氣間隙。
  2. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中：所述基板包括胞元陣列區域及周邊電路區域，且移除所述成型結構是經由位於所述胞元陣列區域與所述周邊電路區域之間的路徑執行。
  3. 如申請專利範圍第2項所述的製造半導體裝置的方法，其中所述胞元陣列區域具有相鄰於所述周邊電路區域之第一邊緣至第四邊緣，且所述路徑形成為與所述第一邊緣至所述第四邊緣中的至少一者交叉。
  4. 如申請專利範圍第2項所述的製造半導體裝置的方法，其中移除所述成型結構是在形成所述導電層的步驟之後執行。
  5. 如申請專利範圍第2項所述的製造半導體裝置的方法，其中移除所述成型結構包括： 形成遮罩圖案，以覆蓋所述胞元陣列區域並暴露所述周邊電路區域；使用所述遮罩圖案做為蝕刻遮罩來執行圖案化製程，以暴露所述成型結構之側壁，以及蝕刻藉由所述圖案化製程而暴露之所述成型結構。
  6. 如申請專利範圍第5項所述的製造半導體裝置的方法，其中：移除所述犧牲層是在形成所述導電層之後且在所述圖案化製程之後執行，執行所述圖案化製程以暴露所述犧牲層，且蝕刻所述成型結構是在移除所述犧牲層之後執行。
  7. 如申請專利範圍第6項所述的製造半導體裝置的方法，其中：執行所述圖案化製程以暴露所述導電層之側壁，且所述方法更包括在移除所述犧牲層之後，在所述導電層的藉由所述圖案化製程而暴露之所述側壁上形成間隙壁絕緣層，以密封所述空氣間隙。
  8. 如申請專利範圍第6項所述的製造半導體裝置的方法，其中：執行所述圖案化製程以暴露所述導電層之側壁，且所述方法更包括在移除所述犧牲層之前，執行熱氧化製程以在所述導電層之所述暴露之側壁上形成覆蓋氧化物層。
  9. 如申請專利範圍第5項所述的製造半導體裝置的方法，其 中：執行移除所述犧牲層是在形成所述導電層之前，執行移除所述成型結構是在移除所述犧牲層之後，且執行所述圖案化製程以開放所述空氣間隙。
  10. 如申請專利範圍第9項所述的製造半導體裝置的方法，其中：形成所述成型結構包括在所述導電柱之上側壁上形成第一成型圖案，且所述犧牲層是經由所述第一成型圖案之間的間隙區域移除。
  11. 如申請專利範圍第10項所述的製造半導體裝置的方法，其中所述第一成型圖案是使用間隙壁製程形成，以使所述第一成型圖案在查看平面圖中時具有包圍所述導電柱之所述上側壁之環形結構。
  12. 如申請專利範圍第10項所述的製造半導體裝置的方法，其中所述第一成型圖案形成為具有暴露所述犧牲層之貫穿孔。
  13. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中：所述導電層包括下電極層及位於所述下電極層上之磁性穿隧接面層，所述下電極層是在移除所述成型結構之前形成，且所述磁性穿隧接面層是在移除所述成型結構之後形成。
  14. 一種製造磁性記憶體裝置之方法，所述方法包括： 製備具有胞元陣列區域及周邊電路區域之基板；在所述胞元陣列區域上形成導電柱；在所述導電柱上依序形成犧牲層及成型結構；在所述成型結構上形成導電層；移除所述犧牲層，以在所述導電柱之間形成空氣間隙；使用覆蓋所述胞元陣列區域並暴露所述周邊電路區域之遮罩圖案來執行第一圖案化製程，以暴露所述成型結構；經由所述胞元陣列區域與所述周邊電路區域之間的邊界移除暴露之所述成型結構，以形成擴大之空氣間隙；以及在所述導電層上執行第二圖案化製程，以開放所述擴大之空氣間隙。
  15. 如申請專利範圍第14項所述的製造磁性記憶體裝置的方法，其中：執行所述第一圖案化製程以暴露所述犧牲層，且移除所述犧牲層是在所述第一圖案化製程之後，經由位於所述胞元陣列區域與所述周邊電路區域之間的路徑來執行。
  16. 如申請專利範圍第15項所述的製造磁性記憶體裝置的方法，其中：執行所述第一圖案化製程以暴露所述導電層之側壁，且所述方法更包括執行熱氧化製程，以在所述導電層之所述暴露之側壁上形成覆蓋氧化物層。
  17. 如申請專利範圍第15項所述的製造磁性記憶體裝置的方 法，其中：執行所述第一圖案化製程以暴露所述導電層之側壁，且所述方法更包括在移除所述成型結構之前，形成間隙壁絕緣層，以密封所述空氣間隙。
  18. 如申請專利範圍第14項所述的製造磁性記憶體裝置的方法，其中：執行移除所述犧牲層是在形成所述導電層之前，執行移除所述成型結構是在移除所述犧牲層之後，且執行所述第一圖案化製程以開放所述空氣間隙。
  19. 如申請專利範圍第18項所述的製造磁性記憶體裝置的方法，其中：形成所述成型結構包括在所述導電柱之上側壁上形成第一成型圖案，且所述犧牲層是經由所述第一成型圖案之間的間隙區域移除。
  20. 如申請專利範圍第19項所述的製造磁性記憶體裝置的方法，其中所述第一成型圖案是使用間隙壁製程形成，以使所述第一成型圖案在查看平面圖中時具有包圍所述導電柱之所述上側壁之環形結構。
  21. 如申請專利範圍第19項所述的製造磁性記憶體裝置的方法，更包括在移除所述犧牲層之後，形成第二成型圖案以填充所述第一成型圖案之間的所述間隙區域。
  22. 如申請專利範圍第19項所述的製造磁性記憶體裝置的方 法，其中所述第一成型圖案形成為具有暴露所述犧牲層之貫穿孔。
  23. 如申請專利範圍第14項所述的製造磁性記憶體裝置的方法，其中：形成所述導電層包括在所述成型結構上依序形成下電極層及磁性穿隧接面層，所述下電極層是在移除所述成型結構之前形成，且所述磁性穿隧接面層是在移除所述成型結構之後形成。
  24. 如申請專利範圍第14項所述的製造磁性記憶體裝置的方法，更包括在形成所述犧牲層之前，形成覆蓋絕緣層以覆蓋所述導電柱之側壁。
  25. 如申請專利範圍第14項所述的製造磁性記憶體裝置的方法，更包括：形成接觸窗，以將所述導電柱連接至所述基板；以及在所述導電柱與所述接觸窗之間形成導電墊。
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