JP4278333B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電極或いは配線層間の寄生容量を低減しうる半導体装置の構造及びその製造方法に関する。
【0002】
【従来の技術】
半導体装置の大規模高集積化に伴い、最小加工寸法は0.1μmにも達しようとしており、露光技術による最小パターン形成はますます困難となってきている。このため、パターン形成の困難性に鑑みて、従来より用いられてきた斜めパターンや複雑な形状のパターンを使用せずにシンプルな矩形パターンのみで素子を形成する技術が模索されている。
【0003】
シンプルな矩形パターンにより形成しうる従来の半導体装置について図68(a)を用いて説明する。図68(a)は従来の半導体装置の構造を示す代表的な層の平面レイアウト図である。
【0004】
シリコン基板の主表面上には、素子分離膜によって画定された長方形の素子領域302が千鳥格子状に配置されている(図中、一点鎖線の領域)。素子分離膜が形成されたシリコン基板上には、紙面縦方向に延在する複数のワード線304が形成されている。素子領域302には、各々2本づつのワード線304が延在している。また、ワード線304の両側の素子領域には、ソース/ドレイン拡散層がそれぞれ形成されている。ワード線304の側壁には、サイドウォール絶縁膜306が形成されている。ワード線304間の領域には、ソース/ドレイン拡散層に接続されたコンタクトプラグ308、310が埋め込まれている。各素子領域302の中央部分に埋め込まれたコンタクトプラグ308は、ワード線304が延在する方向に延在し、素子分離膜上に乗り上げるように形成されている。各素子領域302の両端部分に埋め込まれたコンタクトプラグ310は、素子領域302上にのみ形成されている。ワード線304及びコンタクトプラグ308、310が形成されたシリコン基板上には、これらを覆う絶縁膜を介してコンタクトプラグ308に接続されたビット線312と、これらを覆う絶縁膜を介してコンタクトプラグ310に接続されたキャパシタ(図示せず)とが形成されている。
【0005】
こうして、矩形パターンのみによって、1トランジスタ、1キャパシタよりなるDRAM型の半導体装置が構成されていた。
【0006】
【発明が解決しようとする課題】
しかしながら、図68(a)に示す従来の半導体装置においては、素子領域302、ワード線304、ビット線312等を単純な矩形パターンで描く関係上、ビット線312とソース/ドレイン拡散層とを、ワード線の延在する方向に延在して形成されたコンタクトプラグ308を介して接続している。また、コンタクトプラグ308、310を埋め込むコンタクトホールをワード線304に自己整合で形成すること等の目的からワード線304の側壁にはシリコン窒化膜などよりなるサイドウォール絶縁膜306を形成している。このため、ワード線304の延在する方向に延在する長いコンタクトプラグ308とワード線304とがサイドウォール絶縁膜306を介して容量結合され(図中、斜線部分)、その結果、ワード線304とビット線312との間の寄生容量を増加することとなっていた。
【0007】
また、蓄積電極用のコンタクトホールをビット線312に自己整合で形成する場合においては、ビット線312の側壁にもシリコン窒化膜などのサイドウォール絶縁膜314が形成されるため、ビット線312と蓄積電極との間の寄生容量を増加することにもなっていた。
【0008】
このため、従来の半導体装置では、図68(b)に示すように、ワード線304間の寄生容量、ビット線312間の寄生容量、ワード線304とビット線312との間の寄生容量、ワード線304とプラグ308,310との間の寄生容量、ビット線312と蓄積電極との間の寄生容量を低減することが望まれていた。
【0009】
また、矩形パターンのみで描いたパターンを有するDRAMのみならず、他のパターンを用いたDRAM、SRAMその他の他のメモリデバイス、ロジックデバイスなどの他のデバイスにおいても、配線層間の寄生容量を低減することが望まれいている。
【0010】
本発明の目的は、電極或いは配線層間の寄生容量を低減しうる半導体装置の構造及びその製造方法を提供することにある。
【0011】
【課題を解決するための手段】
上記目的は、半導体基板上に形成され、空洞を有する第1の絶縁膜と、前記第1の絶縁膜上に形成され、開口部を有する第2の絶縁膜と、少なくとも前記開口部内に形成され、前記空洞に露出する導電体と、前記第1の絶縁膜内に形成され、前記空洞内において、第1の方向に延在する第1の配線層と、前記第1の絶縁膜内に形成され、前記空洞内の、前記第1の配線層と前記第2の絶縁膜との間の位置において、前記第1の方向とは異なる第2の方向に延在する第2の配線層と、前記空洞内において、前記導電体を前記半導体基板に電気的に接続するプラグとを有することを特徴とする半導体装置によって達成される。
【0012】
また、上記目的は、半導体基板上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記第1の絶縁膜とは異なるエッチング特性を有する第2の絶縁膜を形成する工程と、前記第2の絶縁膜に、少なくとも前記第1の絶縁膜に達する開口部を形成する工程と、少なくとも前記開口部内に、前記第2の絶縁膜に接する導電体を形成する工程と、前記第2の絶縁膜と前記導電体との界面からエッチング液を染み込ませて前記第1の絶縁膜をエッチングし、前記第2の絶縁膜の下部に空洞を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【0013】
【発明の実施の形態】
[第1実施形態]
本発明の第1実施形態による半導体装置及びその製造方法について図1乃至図22を用いて説明する。
【0014】
図1は本実施形態による半導体装置の構造を示す平面図、図2は本実施形態による半導体装置の構造を示す概略断面図、図3は本実施形態による半導体装置の構造を示す斜視図、図4は半導体チップ上におけるセルアレイの配置の一例を示す平面図、図5は単位セルアレイ間における半導体装置の構造を示す概略断面図、図6乃至図21は本実施形態による半導体装置の製造方法を示す工程断面図、図22は本実施形態による半導体装置の製造方法における層間絶縁膜のエッチング過程を説明する図である。
【0015】
はじめに、本実施形態による半導体装置の構造について図1乃至図3を用いて説明する。なお、図2は図1のA−A′線断面に沿った概略断面図を示すものである。また、図1及び図2において、左側はメモリセル領域を、右側は周辺回路領域を、それぞれ示している。
【0016】
シリコン基板10上には、素子領域を画定する素子分離膜12が形成されている。素子分離膜12が形成されたシリコン基板10上には、上面がシリコン窒化膜18により覆われたゲート電極20,22,24が、ゲート絶縁膜14,16を介して形成されている。ゲート電極20の両側のシリコン基板10内には、ソース/ドレイン拡散層26,28が形成されている。こうして、ゲート電極20と、ソース/ドレイン拡散層26,28とを有するメモリセルトランジスタが構成されている。ゲート電極20は、図1に示すようにワード線を兼ねる導電膜としても機能する。また、ゲート電極24の両側のシリコン基板10内には、ソース/ドレイン拡散層36が形成されている。こうして、ゲート電極24と、ソース/ドレイン拡散層36とを有する周辺回路用トランジスタが構成されている。
【0017】
メモリセルトランジスタ及び周辺回路用トランジスタが形成されたシリコン基板10上には、層間絶縁膜38,48が形成されている。層間絶縁膜48上には、プラグ56,44を介してソース/ドレイン拡散層26に接続されたビット線64と、プラグ58を介してゲート電極22に接続された配線層66と、プラグ60を介してソース/ドレイン拡散層36に接続された配線層68とが形成されている。ビット線64上及び配線層66,68上には、シリコン窒化膜62が形成されている。ビット線64は、図1に示すように、ワード線と交わる方向に延在して複数形成されている。
【0018】
ビット線64及び配線層66,68が形成された層間絶縁膜48上には、層間絶縁膜72が形成されている。層間絶縁膜72,48には、プラグ46に接続されたプラグ76が埋め込まれている。プラグ76上には、プラグ76,46を介してソース/ドレイン拡散層28に接続されたシリンダ状の蓄積電極84が形成されている。蓄積電極84が形成されていない領域の層間絶縁膜72上には、層間絶縁膜78が形成されている。蓄積電極84上には、キャパシタ誘電体膜90を介してプレート電極92が形成されている。こうして、蓄積電極84、キャパシタ誘電体膜90、プレート電極92によりキャパシタが構成されている。
【0019】
キャパシタが形成された層間絶縁膜78上には、層間絶縁膜94が形成されている。層間絶縁膜94上には、プラグ100を介してプレート電極92に接続された配線層104と、プラグ102を介して配線層68に接続された配線層106とが形成されている。配線層104,106が形成された層間絶縁膜94上には、層間絶縁膜108が形成されている。層間絶縁膜108上には、プラグ110を介して配線層104に接続された配線層112が形成されている。
【0020】
こうして、1トランジスタ、1キャパシタよりなるメモリセルを有するDRAMが構成されている。
【0021】
ここで、本実施形態による半導体装置は、ワード線(ゲート電極20)間の領域、ビット線64間の領域及びワード線20とビット線64との間の領域の層間絶縁膜38,48,72、サイドウォール絶縁膜34が除去されており、この領域に空洞88が形成されていることに主たる特徴がある。このようにして半導体装置を構成することにより、ワード線20間の領域、ビット線64間の領域及びワード線20とビット線64との間の領域には、シリコン酸化膜(誘電率:約4)やシリコン窒化膜(誘電率:約7.5)よりも誘電率が小さい空洞88(誘電率:約1)が形成されるので、ワード線20間の寄生容量、ビット線64間の寄生容量及びワード線20とビット線64との間の寄生容量を大幅に低減することができる。
【0022】
なお、ワード線20間の領域、ビット線64間の領域及びワード線20とビット線64との間の領域に空洞88を形成する場合、製造過程において空洞88の天井部分を構成する層間絶縁膜78が崩れるのを防止する必要がある。しかしながら、本実施形態による半導体装置では、図3に示すように、層間絶縁膜78がビット線64上に形成されたシリコン窒化膜62によって支えられており、ビット線64がプラグ44,56によって支えられているため、層間絶縁膜78が崩落することはない。また、図2に示されるように、空洞88は周辺回路領域には形成されていない。したがって、周辺回路領域において層間絶縁膜78が崩落することもない。
【0023】
通常、半導体チップ上には、例えば図4に示すように、複数の単位セルアレイが複数配列され、それらの周辺には周辺ロジック回路が配置されている。このような半導体チップ上では、空洞88は、各単位セルアレイ毎に空洞88が形成される(図5参照)。
【0024】
また、空洞88がスクライブライン上にまで達するとダイシングした後に耐湿性等が劣化する虞がある。したがって、空洞88は、スクライブラインに達しないように制御されている。
【0025】
次に、本実施形態による半導体装置の製造方法について図6乃至図21を用いて説明する。なお、図6乃至図12は図1のA−A′線断面に沿った工程断面図を、図13乃至図17は図1のB−B′線断面に沿った工程断面図を、図18乃至図21は図1のC−C′線断面に沿った工程断面図を、それぞれ表している。
【0026】
まず、半導体基板10の主表面上に、例えばSTI(Shallow Trench Isolation)法により、素子分離膜12を形成する(図6(a)、図13(a)、図18(a))。
【0027】
次いで、素子分離膜12により画定された複数の素子領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜14,16を形成する。なお、ゲート絶縁膜14はメモリセルトランジスタのゲート絶縁膜であり、ゲート絶縁膜16は周辺回路用トランジスタのゲート絶縁膜である。
【0028】
次いで、全面に、例えばCVD法により、例えばドープト多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜18により覆われた多結晶シリコン膜よりなるゲート電極20、22、24を形成する(図6(b))。ここで、ゲート電極20はメモリセルトランジスタのゲート電極(ワード線)であり、ゲート電極22,24は周辺回路用トランジスタのゲート電極である。また、ゲート電極22は、上層配線とのコンタクト部分を示したものである。なお、ゲート電極20,22,24は、多結晶シリコン膜の単層構造に限られるものではなく、ポリサイド構造、ポリメタル構造、或いは、金属膜等を適用してもよい。
【0029】
次いで、ゲート電極20,24をマスクとしてイオン注入を行い、ゲート電極20の両側のシリコン基板10中にソース/ドレイン拡散層26,28を形成し、ゲート電極24の両側のシリコン基板10中にLDD領域或いはエクステンション領域となる不純物拡散領域30を形成する(図6(c)、図13(b)、図18(b))。
【0030】
次いで、全面に、例えばCVD法により、例えば膜厚5〜20nmのシリコン窒化膜32と、例えば膜厚70nmのシリコン酸化膜とを順次堆積する。
【0031】
次いで、シリコン窒化膜32をストッパとしてシリコン酸化膜をエッチバックする。こうして、シリコン窒化膜32が形成されたゲート電極20,22,24及びシリコン窒化膜18の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜34を形成する。なお、メモリセル領域ではゲート電極20間の間隙が狭いため、ゲート電極20間の領域はサイドウォール絶縁膜34によって埋め込まれる。
【0032】
なお、シリコン窒化膜32は、後工程でサイドウォール絶縁膜34等を除去する際に素子分離膜12がエッチングされるのを防止するためのものである。素子分離膜12をサイドウォール絶縁膜34とはエッチング特性の異なる膜(例えばシリコン窒化膜)により形成するような場合には、必ずしも必要はない。
【0033】
次いで、ゲート電極24及びサイドウォール絶縁膜34をマスクとしてイオン注入を行い、高濃度不純物領域を形成する。これにより、ゲート電極24の両側のシリコン基板10中に、LDD構造或いはエクステンション構造のソース/ドレイン拡散層36を形成する。
【0034】
こうして、メモリセル領域に、ゲート電極20と、その両側のシリコン基板10中に形成されたソース/ドレイン拡散層26,28とを有するメモリセルトランジスタを形成し、周辺回路領域に、ゲート電極24と、その両側のシリコン基板10中に形成されたソース/ドレイン拡散層36とを有する周辺回路トランジスタを形成する(図7(a)、図13(c)、図18(c))。
【0035】
次いで、全面に、例えばCVD法により、例えば膜厚500nmのシリコン酸化膜を堆積した後、CMP(化学的機械的研磨:Chemical Mechanical Polishing)法等によりシリコン窒化膜18が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜38を形成する(図7(b)、図13(d)、図18(d))。
【0036】
次いで、リソグラフィー技術及びエッチング技術により、ソース/ドレイン拡散層26,28上のサイドウォール絶縁膜34を、ゲート電極20及びシリコン窒化膜32に対して自己整合的にパターニングし、ソース/ドレイン拡散層26上のシリコン窒化膜32に達するコンタクトホール40と、ソース/ドレイン拡散層28上のシリコン窒化膜32に達するコンタクトホール42とを形成する。
【0037】
次いで、ドライエッチングにより、コンタクトホール40,42底のシリコン窒化膜32を選択的に除去し、コンタクトホール40,42内にソース/ドレイン拡散層26,28をそれぞれ露出する。
【0038】
次いで、コンタクトホール40,42内に、プラグ44,46をそれぞれ埋め込む(図7(c)、図14(a)、図19(a))。例えば、CVD法によりドープト多結晶シリコン膜を堆積してエッチバックすることにより、コンタクトホール40,42内のみにドープト多結晶シリコン膜を残存させ、ドープト多結晶シリコン膜よりなるプラグ44,46を形成する。
【0039】
次いで、全面に、例えばCVD法により、例えば膜厚100nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜48を形成する。
【0040】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜48、38、シリコン窒化膜18,32をパターニングし、プラグ44に達するコンタクトホール50と、ゲート電極22に達するコンタクトホール52と、ソース/ドレイン拡散層36に達するコンタクトホール54とを、それぞれ形成する。
【0041】
次いで、全面に、例えばCVD法により、Ti(チタン)膜と、TiN(窒化チタン)膜と、W(タングステン)膜とを順次堆積した後、層間絶縁膜48の表面が露出するまでW膜、TiN膜及びTi膜を平坦に研磨する。こうして、W膜、TiN膜及びTi膜よりなり、コンタクトホール50、52、54内に埋め込まれたプラグ56、58、60を形成する(図8(a)、図14(b)、図19(b))。なお、図8(a)に示す断面にはプラグ56は現れないが、他の構成要素との位置関係を明確にするため点線で表している。
【0042】
次いで、全面に、例えばCVD法により、膜厚50nmのW膜と、膜厚200nmのシリコン窒化膜とを順次堆積してパターニングし、上面がシリコン窒化膜62により覆われ、プラグ56,44を介してソース/ドレイン拡散層26に接続されたビット線64と、上面がシリコン窒化膜62により覆われプラグ58を介してゲート電極22に接続された配線層66と、上面がシリコン窒化膜62により覆われプラグ60を介してソース/ドレイン拡散層36に接続された配線層68とを形成する。
【0043】
次いで、全面に例えばCVD法により、例えば膜厚5〜20nmのシリコン窒化膜を堆積した後にエッチバックし、ビット線64、配線層66,68及びシリコン窒化膜62の側壁にサイドウォール絶縁膜70を形成する(図8(b)、図14(c)、図19(c))。なお、図8(b)に示す断面にはビット線64は現れないが、他の構成要素との位置関係を明確にするため点線で表している。
【0044】
次いで、全面に、例えばCVD法により、例えば膜厚500nmのシリコン酸化膜を堆積し、CMP法によりシリコン窒化膜62が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜72を形成する。
【0045】
次いで、リソグラフィー技術及びエッチング技術により、プラグ46に達するコンタクトホール74を層間絶縁膜72,48に形成する。コンタクトホール74は、ビット線64上に形成されたシリコン窒化膜62及びサイドウォール絶縁膜70に対して自己整合的に開口することができる。
【0046】
次いで、層間絶縁膜72、48に開口されたコンタクトホール74内に、プラグ76を埋め込む(図8(c)、図15(a)、図20(a))。例えば、CVD法により、例えばTi膜とTiN膜とW膜とを順次堆積した後、CMP法或いはエッチバック法によりコンタクトホール74内にW膜、TiN膜及びTi膜を選択的に残存させることにより、W膜、TiN膜及びTi膜よりなるプラグ76を形成する。
【0047】
なお、プラグ76を構成する材料は、W膜、TiN膜及びTi膜に限られるものではない。例えば、コンタクトメタルとしてのTi膜の代わりにRu膜などを用いることができ、バリアメタルとしてのTiN膜の代わりにWN膜やNbN膜などを用いることができ、W膜の代わりにRu膜、Pt膜、TiN膜などを用いることができる。これら材料は耐酸化性に優れており、蓄積電極84とプラグ76との間のコンタクト特性の劣化を防止するという効果を得ることができる。すなわち、キャパシタ誘電体膜90を形成する際に、蓄積電極84を通してプラグ76が酸化され、蓄積電極84とプラグ76との間のコンタクト特性が劣化することがある。しかしながら、耐酸化性に優れたこれら材料によりプラグ76を構成することにより、プラグ76の酸化を防止し、蓄積電極84とプラグ76とのコンタクト特性の劣化を防止することができる。
【0048】
次いで、全面に、例えばCVD法により、例えば膜厚40〜80nmのシリコン窒化膜と、例えば膜厚900nmのシリコン酸化膜とを堆積し、シリコン窒化膜よりなる層間絶縁膜78と、シリコン酸化膜よりなる層間絶縁膜80を形成する。
【0049】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜80,78をパターニングし、プラグ76に達する開口部82を形成する(図9(a)、図15(b)、図20(b))。開口部82は、蓄積電極の形成予定領域に開口される。
【0050】
次いで、全面に、例えばCVD法により、例えば膜厚30nmのRu膜を堆積する。このRu膜は、蓄積電極となる膜である。
【0051】
なお、蓄積電極を構成するための導電膜としては、キャパシタ誘電体膜と相性のよい材料であるとともに、少なくとも層間絶縁膜78に対する密着性に劣る材料を選択する。キャパシタ誘電体膜として強誘電体膜や高誘電率膜を用い、層間絶縁膜78としてシリコン窒化膜を用いる場合には、例えばRu(ルテニウム)、Pt(プラチナ)などの貴金属材料を適用することができる。なお、本明細書において、層間絶縁膜に対する密着性に劣るとは、弗酸系水溶液によるウェット処理を行ったときに蓄積電極と層間絶縁膜との間に溶液が染み込むような状態を表す。
【0052】
本実施形態による半導体装置では、層間絶縁膜80をシリコン酸化膜により形成しており、蓄積電極を構成するための導電膜と層間絶縁膜80との間の密着性も劣っている。しかしながら、本実施形態による半導体装置の製造方法のように後工程で層間絶縁膜80をすべてエッチングする場合には、蓄積電極を構成するための導電膜と層間絶縁膜80との間の密着性が優れていても、本発明の効果を奏するうえで何ら障害とはならない。
【0053】
次いで、全面に、例えばスピンコート法により、例えばSOG膜を堆積する。SOG膜は、後工程で研磨により蓄積電極を形成する際に蓄積電極の内側の領域を保護する内側保護膜として機能するものであり、SOG膜の代わりに例えばフォトレジスト膜を適用してもよい。
【0054】
次いで、例えばCMP法により、層間絶縁膜80が表面に露出するまで、SOG膜及びRu膜を平坦に除去し、開口部82内に形成されたRu膜よりなる蓄積電極84と、蓄積電極84が形成された開口部82内に埋め込まれたSOG膜よりなる内側保護膜86とを形成する(図9(b)、図16(a))。
【0055】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜80及び内側保護膜86をエッチングし、蓄積電極84の外側面を露出する。この際、蓄積電極84は層間絶縁膜78との密着性に劣っているため、エッチング液は蓄積電極84と層間絶縁膜78との界面から染み込み、層間絶縁膜78より下層にある層間絶縁膜72,48,38、サイドウォール絶縁膜34もエッチングされる。これにより、ワード線(ゲート電極20)間の領域、ビット線64間の領域、ワード線とビット線64との間の領域には、空洞88が形成される(図10(a)、図16(b)、図21(a))。
【0056】
なお、ポリシリコン膜よりなるプラグ44,46、W膜/TiN膜/Ti膜よりなるプラグ56,76、W膜よりなるビット線64、シリコン窒化膜よりなるサイドウォール絶縁膜70、シリコン窒化膜18,32,62は、弗酸水溶液に対するエッチング耐性を有しており、弗酸系水溶液によってエッチングされることはない。また、ゲート電極20の側壁部分及び素子分離膜12上にはエッチング耐性を有するシリコン窒化膜32が形成されているので、ゲート絶縁膜14や素子分離膜12がエッチングされることはない。
【0057】
また、層間絶縁膜78の下部に空洞88が形成されることにより層間絶縁膜78が崩落することも考えられるが、層間絶縁膜78はシリコン窒化膜62により十分に支えられているため崩落する心配はない。また、エッチング時間を適宜制御することにより、周辺回路領域の層間絶縁膜72,48,38、サイドウォール絶縁膜34が除去されることを防止することができる。
【0058】
このエッチングは、蓄積電極84と層間絶縁膜78との界面を起点にして等方的に、すなわち略球面状に進行する。したがって、このエッチングにより形成される層間絶縁膜72,48,38、サイドウォール絶縁膜34のエッチング面は、蓄積電極84の底面形状を反映したものとなる。但し、実際には、ビット線64上には層間絶縁膜78に接するシリコン窒化膜62が形成されており、ワード線(ゲート電極20)の延在する方向へのエッチングは制限される。すなわち、ビット線64の延在する方向へのエッチングは、蓄積電極84と層間絶縁膜78との界面を起点にして等方的に進行する。一方、ワード線の延在する方向へのエッチングでは、ビット線64間の層間絶縁膜72が下までエッチングされた後、ワード線上の層間絶縁膜48等のエッチングがワード線の延在する方向に進行するため、平面的に見た見かけ上のエッチング距離は、ビット線64の高さに相当する量だけ少なくなる(図22参照)。つまり、層間絶縁膜72,48,38、サイドウォール絶縁膜34のエッチング面は、基本的には蓄積電極84の底面形状に応じた形状となるが、ビット線64やワード線の配置によって一定の制限を受けることとなる。
【0059】
なお、空洞88を形成することにより、蓄積電極84と層間絶縁膜72等とが接する領域が大幅に低減される。したがって、シリコン酸化膜中の拡散係数が大きく重金属汚染の虞があるRuのような材料によって蓄積電極84を形成する場合であっても、空洞88によってRuが拡散してシリコン基板10に達するパスを遮ることができる。したがって、空洞88を形成することには、リーク電流を減らし、リテンション特性を向上するという効果もある。
【0060】
次いで、全面に、例えばCVD法により、例えば膜厚10〜30nmのTa2O5膜、BST膜、TiO膜、ON膜、Al2O3膜、SBT膜或いはSTO膜などの誘電体膜を堆積し、これら誘電体膜よりなるキャパシタ誘電体膜90を形成する(図10(b)、図17(a))。
【0061】
なお、空洞88を形成する際のエッチングは蓄積電極84と層間絶縁膜78との界面の間隙からの染み込みにより進行するが、この間隙は十分に狭く、蓄積電極84は層間絶縁膜78によって十分に支えることができる。したがって、エッチングの過程で蓄積電極が倒壊することはない。また、この間隙はキャパシタ誘電体膜90によって塞がれるので、キャパシタ誘電体膜90の形成後においては、層間絶縁膜78及び蓄積電極84は構造的により安定となる。
【0062】
開口部を別途形成した後、この開口部を介して下層の絶縁膜をエッチングすることにより空洞を形成するプロセスを考えた場合、エッチング後にこの開口部を閉じるための工程を付加する必要がある。しかしながら、本実施形態による半導体装置の製造方法では、キャパシタ誘電体膜90を形成することよって同様の効果を得ることができるので、製造工程数が増加することもない。
【0063】
次いで、全面に、例えばCVD法により、例えば膜厚50〜300nmのRu膜を堆積した後、リソグラフィー技術及びエッチング技術によりこのRu膜をパターニングし、Ru膜よりなるプレート電極92を形成する(図11(a)、図17(b)、図21(b))。なお、プレート電極92を構成する材料は、蓄積電極84と同様に、キャパシタ誘電体膜90との相性に応じて適宜選択する。
【0064】
次いで、全面に、例えばCVD法により、例えば膜厚1500nmのシリコン酸化膜を堆積した後、その表面を例えばCMP法により平坦化し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜94を形成する。
【0065】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜94,78及びシリコン窒化膜62をパターニングし、プレート電極92に達するコンタクトホール96及び配線層68に達するコンタクトホール98を形成する。
【0066】
次いで、全面に、例えばCVD法により、Ti膜と、TiN膜と、W膜とを順次堆積した後、層間絶縁膜94の表面が露出するまでW膜、TiN膜及びTi膜を平坦に研磨する。こうして、W膜、TiN膜及びTi膜よりなり、コンタクトホール96,98内に埋め込まれたプラグ100,102を形成する(図11(b))。
【0067】
次いで、必要に応じて、層間絶縁膜94上に、プラグ100を介してプレート電極92に接続された配線層104、プラグ102を介して配線層68に接続された配線層106、配線層104、106上を覆う層間絶縁膜108、層間絶縁膜108に埋め込まれ配線層104に接続されたプラグ110、層間絶縁膜108上に形成されプラグ110を介して配線層104に接続された配線層112等を形成する(図12)。
【0068】
こうして、1トランジスタ、1キャパシタよりなるDRAMを製造することができる。
【0069】
このように、本実施形態によれば、ワード線間の領域、ビット線間の領域及びワード線とビット線との間の領域に、空洞を形成するので、ワード線間の寄生容量、ビット線間の寄生容量及びワード線とビット線との間の寄生容量を大幅に低減することができる。
【0070】
また、空洞を形成する際には、蓄積電極と層間絶縁膜との界面からのエッチング液の染み込みを利用するので、別途リソグラフィー工程やエッチング工程を設けて空洞を形成するための開口部を設ける必要はない。また、空洞を形成する際のエッチング工程には、シリンダ形状の蓄積電極の外側面を露出するためのエッチング工程を利用することができる。また、エッチングに利用する開口部はわずかなスリットであり既存のキャパシタ誘電体膜の形成時に容易に閉じることができるので、この開口部を閉じるための追加工程も必要はない。したがって、製造工程を複雑にすることなく、寄生容量を低減するという所期の目的を達成することができる。
【0071】
[第2実施形態]
本発明の第2実施形態による半導体装置及びその製造方法について図23乃至図32を用いて説明する。なお図1乃至図22に示す第1実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0072】
図23は本実施形態による半導体装置の構造を示す概略断面図、図24は本実施形態による半導体装置の構造を示す拡大断面図、図25乃至図31は本実施形態による半導体装置の製造方法を示す工程断面図、図32は本実施形態による半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【0073】
はじめに、本実施形態による半導体装置の構造について図23及び図24を用いて説明する。なお、図23は図1のA−A′線断面に沿った概略断面図、図24(a)は図1のA−A′線断面に沿ったメモリセル領域の拡大断面図、図24(b)は図1のB−B′線断面に沿ったメモリセル領域の拡大断面図である。
【0074】
本実施形態による半導体装置は、図23に示すように、基本的には第1実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、図24に示すように、ワード線(ゲート電極20)とプラグ44,46との間(図24(a)参照)、ビット線64とプラグ76との間(図24(b)参照)にも、空洞88が形成されていることにある。このようにして半導体装置を構成することにより、ワード線20とプラグ44との間の寄生容量、ワード線20とプラグ46との間の寄生容量及びビット線64とプラグ76との間の寄生容量をも大幅に低減することができる。
【0075】
次に、本実施形態による半導体装置の製造方法について図25乃至図31を用いて説明する。なお、図25乃至図28は図1のA−A′線断面に沿った工程断面図であり、図29乃至図31は図1のB−B′線断面に沿った工程断面図である。
【0076】
まず、例えば第1実施形態による半導体装置の製造方法と同様にして、素子分離膜12、メモリセルトランジスタ、周辺回路用トランジスタ、シリコン窒化膜32、サイドウォール絶縁膜34、層間絶縁膜38等を形成する。なお、本実施形態では、シリコン窒化膜32の膜厚を、例えば10nmとする。
【0077】
次いで、リソグラフィー技術及びエッチング技術により、ソース/ドレイン拡散層26,28上のサイドウォール絶縁膜34を、ゲート電極20及びシリコン窒化膜32に対して自己整合的にパターニングし、ソース/ドレイン拡散層26上のシリコン窒化膜32に達するコンタクトホール40と、ソース/ドレイン拡散層28上のシリコン窒化膜32に達するコンタクトホール42とを形成する(図25(a))。
【0078】
次いで、全面に、例えばCVD法により、膜厚20nmのシリコン酸化膜を堆積する。
【0079】
次いで、ドライエッチングにより、このシリコン酸化膜を異方性エッチングし、コンタクトホール40,42の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜114を選択的に残存させる。
【0080】
次いで、ドライエッチングにより、コンタクトホール40,42底のシリコン窒化膜32を選択的に除去し、コンタクトホール40、42内にソース/ドレイン拡散層26、28をそれぞれ露出する(図25(b))。
【0081】
次いで、コンタクトホール40,42内に、プラグ44,46をそれぞれ埋め込む(図25(c))。例えば、CVD法によりドープト多結晶シリコン膜を堆積してエッチバックすることにより、コンタクトホール40,42内のみにドープト多結晶シリコン膜を残存させ、ドープト多結晶シリコン膜よりなるプラグ44,46を形成する。
【0082】
次いで、全面に、例えばCVD法により、例えば膜厚100nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜48を形成する。
【0083】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜48,38、シリコン窒化膜18,32をパターニングし、プラグ44に達するコンタクトホール50と、ゲート電極22に達するコンタクトホール52と、ソース/ドレイン拡散層36に達するコンタクトホール54とを、それぞれ形成する。
【0084】
次いで、全面に、例えばCVD法により、Ti膜と、TiN膜と、W膜とを順次堆積した後、層間絶縁膜48の表面が露出するまでW膜、TiN膜及びTi膜を平坦に研磨する。こうして、W膜、TiN膜及びTi膜よりなり、コンタクトホール50、52、54内に埋め込まれたプラグ56、58、60を形成する(図26(a))。
【0085】
次いで、全面に、例えばCVD法により、膜厚50nmのW膜と、膜厚200nmのシリコン窒化膜とを順次堆積してパターニングし、上面がシリコン窒化膜62により覆われ、プラグ56,44を介してソース/ドレイン拡散層26に接続されたビット線64と、上面がシリコン窒化膜62により覆われプラグ58を介してゲート電極22に接続された配線層66と、上面がシリコン窒化膜62により覆われプラグ60を介してソース/ドレイン拡散層36に接続された配線層68とを形成する。
【0086】
次いで、全面に、例えばCVD法により、例えば膜厚10nmのシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックし、ビット線64及び配線層66,68の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜116を形成する(図26(b)、図29(a))。なお、サイドウォール絶縁膜116は、必ずしも形成する必要はない。
【0087】
次いで、全面に、例えばCVD法により、例えば膜厚500nmのシリコン酸化膜を堆積し、CMP法によりシリコン窒化膜62が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜72を形成する(図26(c)、図29(b))。
【0088】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜72,48に、プラグ46に達するコンタクトホール74を形成する(図27(a)、図29(c))。コンタクトホール74は、ビット線64上に形成されたシリコン窒化膜62及びサイドウォール絶縁膜116に対して自己整合的に開口することができる。
【0089】
次いで、全面に、例えばCVD法により、例えば膜厚20nmのシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、コンタクトホール74内壁に、シリコン酸化膜よりなるサイドウォール絶縁膜118を形成する(図27(b)、図30(a))。
【0090】
次いで、サイドウォール絶縁膜118が形成されたコンタクトホール74内に、プラグ76を埋め込む(図27(c)、図30(b))。例えば、CVD法により、例えばTi膜とTiN膜とW膜とを順次堆積した後、CMP法或いはエッチバック法によりコンタクトホール74内にW膜、TiN膜及びTi膜を選択的に残存させることにより、プラグ76を形成する。
【0091】
次いで、例えば第1実施形態による半導体装置の製造方法と同様にして、層間絶縁膜78,80、蓄積電極84、内側保護膜86を形成する(図28(a)、図31(a))。
【0092】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜80及び内側保護膜86をエッチングして蓄積電極84の外側面を露出するとともに、層間絶縁膜78より下層にある層間絶縁膜72,48,38、サイドウォール絶縁膜34,114,118をエッチングし、ワード線(ゲート電極20)間の領域、ビット線64間の領域、ワード線とビット線64との間の領域、ワード線20とプラグ44,46との間の領域、ビット線64とプラグ76との間の領域に、空洞88を形成する(図28(b)、図31(b))。
【0093】
なお、サイドウォール絶縁膜114の底部はシリコン窒化膜32及びプラグ44,46によって塞がれている(図24(a)参照)。シリコン窒化膜32とポリシリコン膜よりなるプラグ44,46とは密着性が優れているため、シリコン窒化膜32とプラグ44,46との界面からエッチング液が染み込んで素子分離膜12やゲート絶縁膜14がエッチングされることはない。
【0094】
次いで、例えば第1実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜90、プレート電極92、配線層104,106,112等を形成する。
【0095】
こうして、1トランジスタ、1キャパシタよりなるDRAMを製造することができる。
【0096】
図32は、上記製造方法により製造した半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。図32(a)はメモリセルトランジスタ及びキャパシタを含む領域の断面を、図32(b)はゲート電極間の領域を拡大した断面を、それぞれ示している。
【0097】
図32(a)示すように、プラグ間には空洞が形成されており、プラグの奥に位置するビット線を確認することができる。また、図32(b)に示すように、ゲート電極のサイドウォールが一部除去され、ここに空洞が形成されている。このように、ビット線間およびワード線間に、図23に示すと同様の空洞を有する構造を実現することができた。
【0098】
空洞を形成しない従来の半導体装置と空洞を形成した本実施形態による半導体装置とにおいてビット線あたりの寄生容量を測定した結果、従来の半導体装置では132.3fF/BLであったが、本実施形態による半導体装置では74.9fF/BLであり、寄生容量を約57%低減でき、従来の約43%に低減できた。更に、ビット線の寄生容量が低減された結果として、必要とされる1セルあたりの蓄積キャパシタの容量は、30fF/セルから21fF/セルまで低減することができる。これらを総合することで、トータルの消費電力は、約26.4%低減することができた。
【0099】
このように、本実施形態によれば、ワード線間の領域、ビット線間の領域、ワード線とビット線との間の領域、ワード線とプラグとの間の領域、ビット線とプラグとの間の領域に、空洞を形成するので、ワード線間の寄生容量、ビット線間の寄生容量、ワード線とビット線との間の寄生容量、ワード線とプラグとの間の寄生容量、ビット線とプラグとの間の寄生容量を大幅に低減することができる。
【0100】
なお、上記実施形態では、ビット線64の側壁部分にシリコン窒化膜よりなるサイドウォール絶縁膜70を残存しているが、このサイドウォール絶縁膜70を形成しなくとも構造及び製造工程上何ら問題はない。
【0101】
また、上記実施形態では、プラグ46に達するコンタクトホール74内にシリコン酸化膜よりなるサイドウォール絶縁膜118を形成し、その後、このサイドウォール絶縁膜118を除去して空洞88を形成しているが、後述する第4実施形態のようにしてビット線64の側壁部分に空洞88を形成してもよい。
【0102】
[第3実施形態]
本発明の第3実施形態による半導体装置及びその製造方法について図33及び図34を用いて説明する。なお、図1乃至図31に示す第1及び第2実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0103】
図33は本実施形態による半導体装置の構造を示す概略断面図、図34は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0104】
はじめに、本実施形態による半導体装置の構造について図33及び図34を用いて説明する。なお、図33は図1のA−A′線断面に沿った概略断面図である。
【0105】
本実施形態による半導体装置は、図33に示すように、基本的には第2実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、シリンダ状の蓄積電極84を形成する際に用いた層間絶縁膜80の一部が、周辺回路領域に残存していることにある。
【0106】
このような半導体装置の構造は、層間絶縁膜78より下層の絶縁膜のエッチング量を適宜制御したことに基づく一態様である。以下、層間絶縁膜78より下層の絶縁膜のエッチング量を制御することの意義及びその効果について、図34に示す本実施形態による半導体装置の製造方法に沿って詳細に説明する。なお、図34は図1のA−A′線断面に沿った工程断面図である。
【0107】
まず、例えば第2実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路トランジスタ、蓄積電極84等を形成する(図34(a))。
【0108】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜80及び内側保護膜86をエッチングして蓄積電極84の外側面を露出するとともに、層間絶縁膜78より下層の層間絶縁膜72,48,38、サイドウォール絶縁膜34,114,118をエッチングし、空洞88を形成する(図34(b))。
【0109】
このとき、層間絶縁膜78下の層間絶縁膜72,48,38等のエッチングが周辺回路領域の方向に過剰に進行し、層間絶縁膜78を支えるための構造体(例えばビット線等)が存在しない領域にも空洞88が形成され、層間絶縁膜78が崩落することがないように、エッチング時間を制御する。
【0110】
層間絶縁膜78,80を構成する材料として蓄積電極84を構成する材料に対して密着性の劣る材料を適用した場合、蓄積電極84と層間絶縁膜78,80との界面へのエッチング液の染み込みは、エッチングの初期段階において既に進行している。したがって、層間絶縁膜80のエッチングは、層間絶縁膜80の上面から下層方向に進行すると共に、蓄積電極84と層間絶縁膜80との界面から水平方向にも進行する。また、層間絶縁膜80が完全に除去されていない段階においても、層間絶縁膜78の下層に存在する層間絶縁膜72,48,38等のエッチングが進行する。
【0111】
一方、蓄積容量を十分に確保する等の目的から、層間絶縁膜80はきわめて厚く形成されることがある。したがって、このような場合に蓄積電極84の形成後に層間絶縁膜80をすべて除去しようとすると、層間絶縁膜78下の層間絶縁膜72,48,38等のエッチングが周辺回路領域の方向に過剰に進行し、層間絶縁膜78を支えるための構造体(例えばビット線等)が存在しない領域にも空洞が形成されてしまうこととなる。
【0112】
本実施形態による半導体装置の製造方法のようにエッチング時間を制御することにより、層間絶縁膜78下の層間絶縁膜72,48,38等のエッチングが周辺回路領域の方向に過剰に進行し、層間絶縁膜78が崩れる等の問題を回避することができる。
【0113】
なお、このようにエッチング時間を制御することにより、図34(b)に示すように周辺回路領域に層間絶縁膜80が残存する場合も想定される。しかしながら、残存した層間絶縁膜80は何ら影響を及ぼすものではない。その反対に、メモリセル領域と周辺回路領域との間のグローバル段差を軽減するという副次的な効果も得ることができる。また、層間絶縁膜80のエッチングは、層間絶縁膜80と蓄積電極84との界面からも進行し、メモリセル領域の層間絶縁膜80はエッチングの初期段階においてすべて除去されるので、層間絶縁膜80が周辺回路領域に残存することによりキャパシタ容量が低下するということはない。
【0114】
次いで、例えば第1実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜90、プレート電極92、配線層104,106,112等を形成する。
【0115】
こうして、1トランジスタ、1キャパシタよりなるDRAMを製造することができる。
【0116】
このように、本実施形態によれば、空洞を形成する際のエッチングが過剰に進行することを防止するので、層間絶縁膜78が崩落する等による製造歩留りの低下を防止することができる。
【0117】
なお、本実施形態では、層間絶縁膜80のエッチング量を制御することにより、層間絶縁膜78下の層間絶縁膜72,48,38等のエッチングが周辺回路領域の方向に過剰に進行することを防止したが、層間絶縁膜80と層間絶縁膜72,48,38等とを構成する材料にエッチングレートの異なる材料を適用することにより、層間絶縁膜72,48,38等のエッチングが周辺回路領域の方向に過剰に進行することを防止するようにしてもよい。例えば、層間絶縁膜78下の層間絶縁膜72,48,38等を構成する材料として不純物を含まないシリコン酸化膜を適用し、層間絶縁膜80を構成する材料としてエッチングレートの速いBPSG膜等を適用することにより、層間絶縁膜72,48,38等が過剰にエッチングされる前に層間絶縁膜80をすべて除去することが可能である。
【0118】
また、層間絶縁膜80上に、層間絶縁膜78,80とはエッチング特性の異なる材料(例えばアモルファスシリコン)よりなるハードマスクを形成しておき、層間絶縁膜80のエッチングが層間絶縁膜80と蓄積電極84との界面のみから進行するようにしてもよい。こうすることにより、層間絶縁膜72,48,38等のエッチング量のみを考慮してエッチング条件を設定することができる。
【0119】
また、本実施形態では、第2実施形態による半導体装置及びその製造方法において、層間絶縁膜のエッチング量を制御する場合を示したが、第1実施形態による半導体装置及びその製造方法においても同様に適用することができる。
【0120】
[第4実施形態]
本発明の第4実施形態による半導体装置及びその製造方法について図35乃至図39を用いて説明する。なお図1乃至図34に示す第1乃至第3実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0121】
図35は本実施形態による半導体装置の構造を示す概略断面図、図36及び図39は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0122】
はじめに、本実施形態による半導体装置の構造について図35を用いて説明する。なお、図35は図1のA−A′線断面に沿った概略断面図である。
【0123】
本実施形態による半導体装置は、図35に示すように、基本的には第1実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、空洞88が、層間絶縁膜48,72に形成されており、ワード線20近傍の層間絶縁膜38、サイドウォール絶縁膜34が除去されていないことにある。また、本実施形態による半導体装置は、ビット線64の側壁部分のサイドウォール絶縁膜がすべて除去されており空洞88となっていることにも特徴がある。
【0124】
このように半導体装置を構成することにより、第1乃至第3実施形態による半導体装置のようにワード線間の寄生容量やワード線とプラグとの間の寄生容量を低減することはできないが、ビット線間の寄生容量、ワード線とビット線との間の寄生容量及びビット線とプラグとの間の寄生容量は大幅に低減することができる。
【0125】
また、本実施形態による半導体装置では、層間絶縁膜48よりも下層の絶縁膜を除去しないので、空洞88を形成する際のエッチング時間を短くすることができる。したがって、第3実施形態による半導体装置の製造方法を適用した場合、層間絶縁膜78上に残存する層間絶縁膜80の膜厚をより厚くすることができる(図35参照)。したがって、メモリセル領域と周辺回路領域との間のグローバル段差をより軽減するという効果もある。
【0126】
次に、本実施形態による半導体装置の製造方法について図36乃至図39を用いて説明する。なお、図36及び図37は図1のA−A′線断面に沿った工程断面図、図38及び図39は図1のB−B′線断面に沿った工程断面図である。
【0127】
まず、例えば第1実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、層間絶縁膜38等を形成する。なお、本実施形態による半導体装置及びその製造方法では、シリコン窒化膜32は必ずしも形成する必要はない。
【0128】
次いで、全面に、例えばCVD法により、例えば膜厚20nmのシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜120を形成する。
【0129】
次いで、エッチングストッパ膜120上に、例えばCVD法により、例えば膜厚100nmのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜48を形成する。
【0130】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜48、エッチングストッパ膜120、層間絶縁膜38、シリコン窒化膜18,32をパターニングし、プラグ44に達するコンタクトホール50と、ゲート電極22に達するコンタクトホール52と、ソース/ドレイン拡散層36に達するコンタクトホール54とを、それぞれ形成する。
【0131】
次いで、全面に、例えばCVD法により、Ti膜と、TiN膜と、W膜とを順次堆積した後、層間絶縁膜48の表面が露出するまでW膜、TiN膜及びTi膜を平坦に研磨する。こうして、W膜、TiN膜及びTi膜よりなり、コンタクトホール50、52、54内に埋め込まれたプラグ56、58、60を形成する(図36(a)、図38(a))。
【0132】
次いで、全面に、例えばCVD法により、膜厚50nmのW膜と、膜厚200nmのシリコン窒化膜とを順次堆積してパターニングし、上面がシリコン窒化膜62により覆われプラグ56,44を介してソース/ドレイン拡散層26に接続されたビット線64と、上面がシリコン窒化膜62により覆われプラグ58を介してゲート電極22に接続された配線層66と、上面がシリコン窒化膜62により覆われプラグ60を介してソース/ドレイン拡散層36に接続された配線層68とを形成する。
【0133】
次いで、全面に例えばCVD法により、例えば膜厚30nmのシリコン窒化膜を堆積した後にエッチバックし、ビット線64、配線層66,68及びシリコン窒化膜62の側壁にサイドウォール絶縁膜122を形成する(図36(b)、図38(b))。この際、サイドウォール絶縁膜122を構成するシリコン窒化膜は、例えば原料ガスにヘキサクロロジシランを用い600〜650℃程度の低温においてシリコン窒化膜を堆積する。このような低温CVDにより堆積したシリコン窒化膜は、シリコン酸化膜のドライエッチング条件に対する耐性を有するが、弗酸系水溶液に対する耐性を有しておらず、弗酸系水溶液によって容易にエッチングが可能である。
【0134】
なお、弗酸系水溶液に対しても耐性を有するシリコン窒化膜は、例えば原料ガスにジクロロシランを用い700〜800℃程度の高温において成膜することができる。シリコン窒化膜32、層間絶縁膜78、エッチングストッパ膜120など、弗酸系水溶液に曝される虞があるが残存する必要のあるシリコン窒化膜については、このような条件で成膜する。
【0135】
次いで、全面に、例えばCVD法により、例えば膜厚500nmのシリコン酸化膜を堆積し、CMP法によりシリコン窒化膜62が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜72を形成する。
【0136】
次いで、リソグラフィー技術及びエッチング技術により、プラグ46に達するコンタクトホール74を層間絶縁膜72、48、エッチングストッパ膜120に形成する。コンタクトホール74は、ビット線64上に形成されたシリコン窒化膜62及びサイドウォール絶縁膜122に対して自己整合的に開口することができる。
【0137】
次いで、層間絶縁膜72,48、エッチングストッパ膜120に開口されたコンタクトホール74内に、プラグ76を埋め込む(図36(c)、図38(c))。例えば、CVD法により、例えばTi膜とTiN膜とW膜とを順次堆積した後、CMP法或いはエッチバック法によってコンタクトホール74内にW膜、TiN膜及びTi膜を残存させることにより、プラグ76を形成する。
【0138】
次いで、例えば第1実施形態による半導体装置の製造方法と同様にして、層間絶縁膜78,80、蓄積電極84、内側保護膜86を形成する(図37(a)、図39(a))。
【0139】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜80及び内側保護膜86をエッチングして蓄積電極84の外側面を露出するとともに、層間絶縁膜78より下層にある層間絶縁膜72,48、サイドウォール絶縁膜122をエッチングし、空洞88を形成する(図37(b)、図39(b))。
【0140】
なお、サイドウォール絶縁膜122はシリコン窒化膜により形成されているが、前述の通り弗酸軽水溶液に対する耐性を有していないため、層間絶縁膜72,48とともにエッチングされる。一方、層間絶縁膜48下には弗酸水溶液に対する耐性を有するシリコン窒化膜よりなるエッチングストッパ膜120が形成されており、また、W膜、TiN膜及びTi膜よりなるプラグ76とシリコン窒化膜よりなるエッチングストッパ膜120との密着性は非常によいので、プラグ76とエッチングストッパ膜120との界面からは弗酸水溶液は染み込まず、エッチングストッパ膜120よりも下層の層間絶縁膜38、サイドウォール絶縁膜34はエッチングされない。
【0141】
次いで、例えば第1実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜90、プレート電極92、配線層104,106,112等を形成する。
【0142】
こうして、1トランジスタ、1キャパシタよりなるDRAMを製造することができる。
【0143】
このように、本実施形態によれば、ビット線間の領域、ワード線とビット線との間の領域、ビット線とプラグとの間の領域に、空洞を形成するので、ビット線間の寄生容量、ワード線とビット線との間の寄生容量、ビット線とプラグとの間の寄生容量を大幅に低減することができる。
【0144】
なお、本実施形態では、空洞88を、層間絶縁膜48,72に形成しているが、例えば図40に示すように、ビット線64の側壁に形成されていたサイドウォール絶縁膜122及びビット線64近傍の層間絶縁膜72を除去して、この領域に空洞88を形成してもよい。これにより、ビット線間の寄生容量、ビット線とプラグとの間の寄生容量を大幅に低減することができる。この場合、図40に示すように、エッチングストッパ膜120を、層間絶縁膜48上に形成し、エッチングストッパ膜120をストッパとして、層間絶縁膜80、サイドウォール絶縁膜122をエッチングすればよい。また、ビット線64の側壁に形成されていたサイドウォール絶縁膜122のみを除去し、この領域に空洞88を形成するようにしてもよい。
【0145】
また、本実施形態では、周辺回路領域に層間絶縁膜80を残存しているが、第1実施形態による半導体装置及びその製造方法のように、層間絶縁膜78上の層間絶縁膜80をすべて除去するようにしてもよい。
【0146】
[第5実施形態]
本発明の第5実施形態による半導体装置及びその製造方法について図41乃至図43を用いて説明する。なお図1乃至図40に示す第1乃至第4実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0147】
図41は本実施形態による半導体装置の構造を示す概略断面図、図42及び図43は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0148】
はじめに、本実施形態による半導体装置の構造について図41を用いて説明する。なお、図41は図1のA−A′線断面に沿った概略断面図である。
【0149】
本実施形態による半導体装置は、図41に示すように、基本的には第1実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、プラグ44に接続されるプラグと蓄積電極とが一体形成されていることにある。このようにして半導体装置を構成することにより蓄積電極84まわりの機械的強度を高めることができるので、空洞88が形成されることによる蓄積電極84の崩壊の危険性を低減することができる。
【0150】
次に、本実施形態による半導体装置の製造方法について図42及び図43を用いて説明する。なお、図42及び図43は図1のA−A′線断面に沿った工程断面図である。
【0151】
まず、例えば第1乃至第4実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線64、配線層66,68、プラグ76等を形成する(図42(a))。なお、本実施形態では、ワード線20の側壁に形成されたサイドウォール絶縁膜の構造として上述の第2実施形態による構造を、ビット線64の側壁に形成されたサイドウォール絶縁膜の構造として上述の第4実施形態による構造を採用している。
【0152】
また、以下の説明では、プラグ76のうち、TiN膜/Ti膜により構成される領域をバリアメタル76aと、W膜により構成される領域をダミープラグ76bと呼ぶものとする。
【0153】
ダミープラグ76bを構成する材料には、バリアメタル76aを構成する材料及び層間絶縁膜78,80に対してエッチング選択性を確保しうる材料を適用する。Wのほか、Al(アルミ)、Ti(チタン)、Cu(銅)、C(炭素)等の導電性材料、層間絶縁膜78,80よりもエッチングレートが速いSOG膜、BPSG膜、BSG膜などの絶縁材料、全体のプロセス温度を低温化できる場合には有機膜などを適用することができる。
【0154】
また、バリアメタル76aを構成する材料には、ダミープラグ76b及び下地の電極(プラグ46)材等と反応し難く、また、後に形成する蓄積電極84に対して密着性に優れた材料を適用する。TiN膜のほか、WN(窒化タングステン)膜、NbN(窒化ニオブ)膜、TiSi(チタンシリサイド)膜、WSi(タングステンシリサイド)膜、CoSi(コバルトシリサイド)膜などを適用することができる。
【0155】
また、本実施形態による半導体装置のように、下部電極とのコンタクト抵抗を下げるためにバリアメタル材料と下地電極との間にコンタクトメタルを挟んだ多層膜構造(例えば、TiN+Ti、WN+Ti)を適用してもよい。なお、本実施形態では、コンタクトメタルとバリアメタルとを一括してバリアメタル76aと表す。
【0156】
また、本実施形態による半導体装置のように、バリアメタル76a及びダミープラグ76bを構成する材料として通常の電極プラグを構成する材料を選択し、バリアメタル76a及びダミープラグ76bの形成と同時に周辺回路領域に通常の電極プラグを形成するようにしてもよい。
【0157】
次いで、全面に、例えばCVD法により、例えば膜厚40〜80nmのシリコン窒化膜と、例えば膜厚900nmのシリコン酸化膜とを堆積し、シリコン窒化膜よりなる層間絶縁膜78と、シリコン酸化膜よりなる層間絶縁膜80を形成する。
【0158】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜80,78をパターニングし、プラグ76に達する開口部82を形成する。
【0159】
次いで、ダミープラグ76bを、層間絶縁膜78,80、バリアメタル76aに対して選択的に除去する(図42(b))。ダミープラグ76bがW膜により構成されている場合には、例えばCF4+O2+Cl2ガスを用いた等方性ドライエッチング或いは過酸化硫酸による等方性ウェットエッチングにより、層間絶縁膜78,80、バリアメタル76aに対して選択的に除去することができる。
【0160】
次いで、全面に、例えばCVD法により、例えば膜厚30nmのRu膜を堆積する。
【0161】
次いで、全面に、例えばスピンコート法により、例えばSOG膜を堆積する。
【0162】
次いで、例えばCMP法により、層間絶縁膜80が表面に露出するまで、SOG膜及びRu膜を平坦に除去し、開口部82内に形成されたRu膜よりなる蓄積電極84と、蓄積電極84が形成された開口部82内に埋め込まれたSOG膜よりなる内側保護膜86とを形成する(図43(a))。これにより、蓄積電極84は、バリアメタル76aを介してプラグ46に接続されることとなり、プラグ44に接続されるプラグと蓄積電極84とを一体形成することができる。
【0163】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜80及び内側保護膜86をエッチングして蓄積電極84の外側面を露出するとともに、層間絶縁膜78より下層にある層間絶縁膜72,48,38、サイドウォール絶縁膜34,114,122をエッチングし、ワード線(ゲート電極20)間の領域、ビット線64間の領域、ワード線とビット線64との間の領域、ワード線20とプラグ44,46との間の領域、ビット線64と蓄積電極84との間の領域に、空洞88を形成する(図43(b))。
【0164】
次いで、例えば第1実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜90、プレート電極92、配線層104,106,112等を形成する。
【0165】
こうして、1トランジスタ、1キャパシタよりなるDRAMを製造することができる。
【0166】
このように、本実施形態によれば、プラグ44に接続されるプラグと蓄積電極とを一体形成するので、蓄積電極まわりの機械的強度を高めることができ、空洞が形成されることによる蓄積電極84の崩壊の危険性を低減することができる。
【0167】
なお、本実施形態では、周辺回路領域に層間絶縁膜80を残存しているが、第1実施形態による半導体装置及びその製造方法のように、層間絶縁膜78上の層間絶縁膜80をすべて除去するようにしてもよい。
【0168】
また、本実施形態では、ワード線20とプラグ44との間及びビット線64とプラグ74との間にも空洞88を形成しているが、第1実施形態のように、この領域に空洞88を形成しなくてもよい。
【0169】
[第6実施形態]
本発明の第6実施形態による半導体装置及びその製造方法について図44乃至図46を用いて説明する。なお図1乃至図43に示す第1乃至第5実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0170】
図44は本実施形態による半導体装置の構造を示す概略断面図、図45及び図46は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0171】
はじめに、本実施形態による半導体装置の構造について図44を用いて説明する。なお、図44は図1のA−A′線断面に沿った概略断面図である。
【0172】
本実施形態による半導体装置は、図44に示すように、基本的には図41に示す第5実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、層間絶縁膜78と蓄積電極84との間に間隙126が形成され、その間隙126がキャパシタ誘電体膜90によって塞がれていることに主たる特徴がある。
【0173】
次に、本実施形態による半導体装置の製造方法について図45及び図46を用いて説明する。なお、図45及び図46は図1のA−A′線断面に沿った工程断面図である。
【0174】
まず、例えば第5実施形態による半導体装置の製造方法と同様にして、層間絶縁膜78,80及びこれらに形成された開口部82を形成する。
【0175】
次いで、全面に、例えばCVD法により、例えば膜厚5nmのアモルファスシリコン膜を堆積してエッチバックし、開口部82の側壁にアモルファスシリコン膜よりなる選択除去膜124を形成する(図45(a))。なお、選択除去膜124は、層間絶縁膜72,78,80、プラグ76に対して選択的に除去しうる材料により構成する。
【0176】
次いで、ダミープラグ76bを、選択除去膜124、層間絶縁膜72,78,80、バリアメタル76aに対して選択的に除去する。
【0177】
次いで、例えば第1実施形態による半導体装置の製造方法と同様にして、蓄積電極84、内側保護膜86を形成する(図45(b))。
【0178】
次いで、選択除去膜124を、層間絶縁膜72,78,80、蓄積電極84、内側保護膜84に対して選択的に除去し、層間絶縁膜78,80と蓄積電極84との間に間隙126を形成する(図46(a))。例えば、弗酸と硝酸とを含む水溶液によりウェットエッチングを行うことにより、アモルファスシリコン膜よりなる選択除去膜124を選択的に除去することができる。
【0179】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜80及び内側保護膜86をエッチングし、蓄積電極84の外側面を露出する。この際、蓄積電極84と層間絶縁膜78,80との間には間隙126が形成されているので、エッチング液は間隙126から染み込み、層間絶縁膜78より下層にある層間絶縁膜72,48,38、サイドウォール絶縁膜34,114,122もエッチングされる。これにより、ワード線(ゲート電極20)間の領域、ビット線64間の領域、ワード線とビット線64との間の領域、ワード線20とプラグ44,46との間の領域、ビット線64と蓄積電極84との間の領域には、空洞88が形成される(図46(b))。
【0180】
本実施形態による半導体装置の製造方法では空隙126を利用して層間絶縁膜78より下層の絶縁膜をエッチングするので、層間絶縁膜78,80に対して密着性のよい材料(例えばTiN、W、WN、STOなど)によって蓄積電極84を構成する場合においても、層間絶縁膜78,80と蓄積電極84との界面からのエッチング液の染み込みを利用して空洞88を形成することができる。
【0181】
次いで、全面に、例えばCVD法により、例えば膜厚10〜30nmのTa2O5膜、BST膜、TiO膜、ON膜、Al2O3膜、SBT膜或いはSTO膜などの誘電体膜を堆積し、これら誘電体膜よりなるキャパシタ誘電体膜90を形成する。これにより、層間絶縁膜78と蓄積電極84との間の間隙126は、キャパシタ誘電体膜90によって塞がれる。
【0182】
次いで、例えば第1実施形態による半導体装置の製造方法と同様にして、プレート電極92、配線層104,106,112等を形成する。
【0183】
こうして、1トランジスタ、1キャパシタよりなるDRAMを製造することができる。
【0184】
このように、本実施形態によれば、層間絶縁膜と蓄積電極との間に選択除去膜を形成しておき、選択除去膜を除去することにより形成された間隙を利用して空洞を形成するので、層間絶縁膜に対して密着性に優れた材料により蓄積電極を形成した場合においても、蓄積電極と層間絶縁膜との界面における染み込みを利用して空洞を形成することができる。
【0185】
なお、本実施形態では、第5実施形態による半導体装置及びその製造方法において選択除去膜124を利用した場合を示したが、第1乃至第4実施形態による半導体装置及びその製造方法においても同様に適用することができる。
【0186】
[第7実施形態]
本発明の第7実施形態による半導体装置及びその製造方法について図47乃至図50を用いて説明する。なお図1乃至図46に示す第1乃至第6実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0187】
図47は本実施形態による半導体装置の構造を示す概略断面図、図48乃至図50は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0188】
はじめに、本実施形態による半導体装置の構造について図47を用いて説明する。なお、図47は図1のA−A′線断面に沿った概略断面図である。
【0189】
本実施形態による半導体装置は、図47に示すように、基本的には図44に示す第6実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、プラグ46と蓄積電極84との間の密着層128が、層間絶縁膜78よりも下まで除去されていることに特徴がある。このような構造的な特徴は、本実施形態による半導体装置の製造方法において、第6実施形態における選択除去膜124の代わりに密着層128を利用していることに基づくものである。
【0190】
次に、本実施形態による半導体装置の製造方法について図48乃至図50を用いて説明する。なお、図48乃至図50は図1のA−A′線断面に沿った工程断面図である。
【0191】
まず、例えば第5実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線64、配線層66,68、プラグ76等を形成する(図48(a))。
【0192】
次いで、例えば第5実施形態による半導体装置の製造方法と同様にして、層間絶縁膜78,80及びこれらに形成された開口部82を形成する。
【0193】
次いで、プラグ76を、層間絶縁膜72,78,80に対して選択的に除去する(図48(b))。なお、第5実施形態による半導体装置の製造方法と同様にして、コンタクトホール74内にバリアメタル76aを残存してもよい。
【0194】
次いで、全面に、例えばCVD法により、膜厚5〜10nmのTiN膜と、例えば膜厚30nmのRu膜を堆積する。TiN膜は密着層128となる膜であり、Ru膜は、蓄積電極となる膜である。
【0195】
次いで、全面に、例えばスピンコート法により、例えばSOG膜を堆積する。
【0196】
次いで、例えばCMP法により、層間絶縁膜80が表面に露出するまで、SOG膜、Ru膜及びTiN膜を平坦に除去し、開口部82内に、TiN膜よりなる密着層128と、Ru膜よりなる蓄積電極84と、SOG膜よりなる内側保護膜86とを形成する(図49(a))。
【0197】
次いで、密着層128を、層間絶縁膜72,78,80、蓄積電極84、内側保護膜84に対して選択的にエッチングし、層間絶縁膜72,78,80と蓄積電極84との間に間隙126を形成する(図49(b))。例えば、過酸化硫酸を用いたウェットエッチングを行うことにより、TiN膜よりなる密着層128を選択的に除去することができる。
【0198】
なお、密着層128の除去する量が少ないと後工程でエッチング液の染み込みを利用して下層の絶縁膜を除去することが困難となり、密着層128の除去する量が多すぎるとプラグ46と蓄積電極84とのコンタクトを得ることができなくなる。したがって、密着層128のエッチング量は、少なくとも密着層128のエッチングが層間絶縁膜78よりも下に達し、プラグ46と蓄積電極84との間の密着層128が除去されない範囲で制御する必要がある。
【0199】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜80及び内側保護膜86をエッチングし、蓄積電極84の外側面を露出する。この際、蓄積電極84と層間絶縁膜78,80との間には間隙126が形成されているので、エッチング液は間隙126から染み込み、層間絶縁膜78より下層にある層間絶縁膜72,48,38、サイドウォール絶縁膜34,114,122もエッチングされる。これにより、ワード線(ゲート電極20)間の領域、ビット線64間の領域、ワード線とビット線64との間の領域、ワード線20とプラグ44,46との間の領域、ビット線64と蓄積電極84との間の領域には、空洞88が形成される(図50(a))。
【0200】
次いで、全面に、例えばCVD法により、例えば膜厚10〜30nmのTa2O5膜、BST膜、TiO膜、ON膜、Al2O3膜、SBT膜或いはSTO膜などの誘電体膜を堆積し、これら誘電体膜よりなるキャパシタ誘電体膜90を形成する。これにより、層間絶縁膜78と蓄積電極84との間の間隙126は、キャパシタ誘電体膜90によって塞がれる。
【0201】
次いで、全面に、例えばCVD法により、例えば膜厚50〜300nmのRu膜を堆積した後、リソグラフィー技術及びエッチング技術によりこのRu膜をパターニングし、Ru膜よりなるプレート電極92を形成する(図50(b))。
【0202】
次いで、例えば第1実施形態による半導体装置の製造方法と同様にして、配線層104,106,112等を形成する。
【0203】
こうして、1トランジスタ、1キャパシタよりなるDRAMを製造することができる。
【0204】
このように、本実施形態によれば、層間絶縁膜と蓄積電極との間に密着層を形成しておき、密着層を除去することにより形成された間隙を利用して空洞を形成するので、層間絶縁膜に対して密着性に優れた材料により蓄積電極を形成した場合においても、蓄積電極と層間絶縁膜との界面における染み込みを利用して空洞を形成することができる。
【0205】
なお、本実施形態では、第5実施形態による半導体装置及びその製造方法において密着層128を選択除去膜として利用した場合を示したが、第1乃至第4実施形態による半導体装置及びその製造方法においても同様に適用することができる。
【0206】
また、上記実施形態では、密着層128をエッチングした後に、層間絶縁膜80及び層間絶縁膜72,48,38、サイドウォール絶縁膜34,114,122をエッチングしたが、層間絶縁膜80を除去した後に密着層128をエッチングし、その後に層間絶縁膜72,48,38、サイドウォール絶縁膜34,114,122をエッチングするようにしてもよい。
【0207】
[第8実施形態]
本発明の第8実施形態による半導体装置及びその製造方法について図51乃至図57を用いて説明する。なお図1乃至図46に示す第1乃至第6実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0208】
図51は本実施形態による半導体装置の構造を示す平面図、図52は本実施形態による半導体装置の構造を示す概略断面図、図53乃至図56は本実施形態による半導体装置の製造方法を示す工程断面図、図57は層間絶縁膜のエッチング過程を説明する図である。
【0209】
はじめに、本実施形態による半導体装置の構造について図51及び図52を用いて説明する。なお、図52(a)は図51のB−B′線断面に沿った概略断面図、図52(b)は図51のC−C′線断面に沿った概略断面図である。
【0210】
第1乃至第6実施形態では、空洞88の上面を覆う層間絶縁膜78を、ビット線64上に形成されたシリコン窒化膜62により支えている。しかしながら、層間絶縁膜78は、他の構成部分によっても支えることが可能である。本実施形態では、その一例として、ビット線64上を覆う層間絶縁膜72によって層間絶縁膜78を支持する半導体装置及びその製造方法を示す。
【0211】
本実施形態による半導体装置は、図51及び図52に示すように、4つの蓄積電極84に挟まれた領域の中央部分に、層間絶縁膜72が略四角錐形状に残存しており、層間絶縁膜78を支持する構造体を構成していることに主たる特徴がある。このようにして半導体装置を構成することによっても、空洞88を形成することによる層間絶縁膜78の崩落を防止することができる。
【0212】
次に、本実施形態による半導体装置の製造方法について図53乃至図56を用いて説明する。なお、図53及び図54は図51のB−B′線断面に沿った工程断面図、図55及び図56は図51のC−C′線断面に沿った工程断面図である。
【0213】
まず、例えば第1実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ及び周辺回路用トランジスタ上を覆う層間絶縁膜48を形成する。
【0214】
次いで、層間絶縁膜48上に、例えばCVD法により、膜厚20nmのシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜120を形成する。
【0215】
次いで、エッチングストッパ膜120及び層間絶縁膜48、シリコン窒化膜18に、プラグ44に接続されたプラグ56、ゲート電極22に接続されたプラグ58を形成する。
【0216】
次いで、層間絶縁膜48上に、例えばCVD法により、膜厚50nmのW膜を堆積してパターニングし、プラグ56,44を介してソース/ドレイン拡散層26に接続されたビット線64と、プラグ58を介してゲート電極22に接続された配線層66とを形成する(図53(a)、図55(a))。ここで、ビット線64の幅は例えば0.18μmとし、ビット線64間のスペースは例えば0.18μmとする。
【0217】
次いで、全面に、例えばCVD法によりシリコン酸化膜を堆積した後、CMP法によりその表面を平坦化し、ビット線64上の膜厚が約50nmであるシリコン酸化膜よりなる層間絶縁膜72を形成する(図53(b)、図55(b))。
【0218】
次いで、リソグラフィー技術及びエッチング技術により、プラグ46に達するコンタクトホール74を、層間絶縁膜72、エッチングストッパ膜120、層間絶縁膜48に形成する。
【0219】
次いで、層間絶縁膜72、48に開口されたコンタクトホール74内に、プラグ76を埋め込む(図53(c))。
【0220】
次いで、例えば第1実施形態による半導体装置の製造方法と同様にして、層間絶縁膜78,80、蓄積電極84、内側保護膜86を形成する(図54(a)、図56(a))。
【0221】
このとき、0.18μmの設計ルールを用いると、例えば蓄積電極84の短辺方向のピッチサイズは360nm、長辺方向のピッチサイズは720nmとなる。リソグラフィー過程における光学的な影響を考慮すると、実際に形成される蓄積電極84のサイズは、短辺方向の幅が例えば260nm、長辺方向の幅が例えば480nm(間隙240nm)となる。また、斜め方向に配置されている蓄積電極84間の間隙は、角部の丸まりにより、例えば340nmとなる。
【0222】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、層間絶縁膜80及び内側保護膜86をエッチングして蓄積電極84の外側面を露出するとともに、層間絶縁膜78より下層にある層間絶縁膜72もエッチングし、ビット線64間の領域、ビット線64とプラグ76との間に空洞88を形成する(図54(b)、図56(b))。なお、層間絶縁膜48上にはエッチングストッパ膜120が形成されているため、層間絶縁膜48下の絶縁膜はエッチングされることはない。
【0223】
ここで、層間絶縁膜72のエッチングは、層間絶縁膜78と蓄積電極84との界面部分を起点として等方的に進行する。これにより、層間絶縁膜72のエッチング面は、蓄積電極84の形状を反映したものとなる。
【0224】
上述したようなデバイスパラメータを適用した場合、層間絶縁膜72のエッチング量を、例えば30%のオーバーエッチングを見込み、厚さにして約130nmに設定する。これにより、深さ方向に関しては、エッチングストッパ膜12上までの層間絶縁膜72をすべてエッチングすることができる。
【0225】
一方、短辺方向に隣接する蓄積電極84間の間隙は約100nmであり、長辺方向に隣接する蓄積電極84間の間隙は約240nmであるから、水平方向のエッチングにより、この領域の層間絶縁膜72もすべてエッチングされる。
【0226】
しかしながら、斜め方向に配置されている蓄積電極84間の間隙は約340nmであり、上記のエッチング条件ではすべての層間絶縁膜72はエッチングされない。このため、平面的に見ると、4つの蓄積電極84に挟まれた領域の中央部分には、図51及び図57(a)に示すように略菱形の層間絶縁膜72が残存する。なお、図57(a)に示すように、空洞88の外縁部においても、層間絶縁膜72の形状は蓄積電極84の形状を反映したものとなる。また、層間絶縁膜80にも、蓄積電極84の形状を反映したエッチング面が形成される。
【0227】
また、層間絶縁膜72のエッチングは、図57(b)に示すように深さ方向にも等方的に進行する。したがって、4つの蓄積電極84に挟まれた領域の中央部分に残存する層間絶縁膜72は、図52(b)及び図56(b)に示すように、上部ほど細い略四角錐形状となる。
【0228】
四角錐形状の層間絶縁膜72は、ビット線64及び層間絶縁膜78の双方に接しており、層間絶縁膜78を支持する構造となっている。したがって、このように略四角錐形状に残存する層間絶縁膜72により、層間絶縁膜78の崩落を防止することができる。
【0229】
次いで、例えば第1実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜90、プレート電極92、配線層104,106,112等を形成する。
【0230】
こうして、1トランジスタ、1キャパシタよりなるDRAMを製造することができる。
【0231】
このように、本実施形態によれば、層間絶縁膜72よっても、空洞88を形成することによる層間絶縁膜78の崩壊を防止することができる。
【0232】
[第9実施形態]
本発明の第9実施形態による半導体装置及びその製造方法について図58乃至図63を用いて説明する。
【0233】
図58は本実施形態による半導体装置の構造を示す平面図、図59は本実施形態による半導体装置の構造を示す概略断面図、図60乃至図63は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0234】
上記第1乃至第8実施形態では、本発明をDRAMに適用した場合を示したが、本発明は、SRAMをはじめとする他のメモリデバイスやロジックデバイスなど、他の半導体デバイスにおいても同様に適用することができる。本実施形態では、本発明を他のデバイスに適用した場合の一例について説明する。
【0235】
はじめに、本実施形態による半導体装置の構造について図58及び図59を用いて説明する。なお、図59は図58のA−A′線断面に沿った概略断面図である。
【0236】
シリコン基板200上には、素子領域を画定する素子分離膜202が形成されている。素子分離膜202が形成されたシリコン基板200上には、上面がシリコン窒化膜206により覆われたゲート電極208と、ソース/ドレイン拡散層218とを有するMOSトランジスタが形成されている。
【0237】
MOSトランジスタが形成されたシリコン基板200上には、層間絶縁膜220,222が形成されている。層間絶縁膜222上には、プラグ226を介してソース/ドレイン拡散層218に接続された配線層230が形成されている。
【0238】
配線層230が形成された層間絶縁膜222上には、層間絶縁膜234,236が形成されている。層間絶縁膜236上には、プラグ240を介して配線層230に接続された配線層244が形成されている。
【0239】
配線層244が形成された層間絶縁膜236上には、層間絶縁膜248,250が形成されている。層間絶縁膜250上には、プラグ252を介して配線層244に接続された配線層256が形成されている。
【0240】
ここで、本実施形態による半導体装置は、層間絶縁膜220に空洞228が形成されており、層間絶縁膜234に空洞242が形成されており、層間絶縁膜248に空洞254が形成されていることに特徴がある。また、空洞228,242,254は、図59に示すように、プラグ226,240,252をそれぞれ中心とした円形形状を有しており、隣接した空洞が互いに接続されている。
【0241】
このようにして層間絶縁膜220,234,248に空洞228,242,254をそれぞれ形成することにより、配線層間の寄生容量を大幅に低減することができる。
【0242】
次に、本実施形態による半導体装置の製造方法について図60乃至図63を用いて説明する。なお、図60乃至図63は図59のA−A′線断面に沿った工程断面図を表している。
【0243】
まず、半導体基板200の主表面上に、例えばSTI法により素子分離膜20を形成する。
【0244】
次いで、素子分離膜202により画定された複数の素子領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜204を形成する。
【0245】
次いで、全面に、例えばCVD法により、例えば多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜206により覆われた多結晶シリコン膜よりなるゲート電極208を形成する。なお、ゲート電極208は、多結晶シリコン膜の単層構造に限られるものではなく、ポリサイド構造、ポリメタル構造、或いは、金属膜等を適用してもよい。
【0246】
次いで、ゲート電極208をマスクとしてイオン注入を行い、ゲート電極208の両側のシリコン基板200中にLDD領域或いはエクステンション領域となる不純物拡散領域210を形成する(図60(a))。
【0247】
次いで、全面に、例えばCVD法により、例えば膜厚5〜20nmのシリコン窒化膜214と、例えば膜厚70nmのシリコン酸化膜とを順次堆積する。
【0248】
次いで、シリコン窒化膜214をストッパとしてシリコン酸化膜をエッチバックする。こうして、シリコン窒化膜214が形成されたゲート電極208及びシリコン窒化膜214の側壁に、シリコン酸化膜よりなるサイドウォール絶縁膜216を形成する。
【0249】
なお、シリコン窒化膜214は、後工程でサイドウォール絶縁膜216を除去する際に素子分離膜202がエッチングされるのを防止するためのものである。素子分離膜202をサイドウォール絶縁膜216とはエッチング特性の異なる膜(例えばシリコン窒化膜)により形成するような場合には、必ずしも必要はない。
【0250】
次いで、ゲート電極208及びびサイドウォール絶縁膜216をマスクとしてイオン注入を行い、ゲート電極208の両側のシリコン基板200中に、LDD構造或いはエクステンション構造のソース/ドレイン拡散層218を形成する。
【0251】
こうして、ゲート電極208と、その両側のシリコン基板200中に形成されたソース/ドレイン拡散層218とを有するMOSトランジスタを形成する(図60(b))。
【0252】
次いで、全面に、例えばCVD法により、例えば膜厚500nmのシリコン酸化膜を堆積した後、CMP法等によりシリコン窒化膜206が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜220を形成する。
【0253】
次いで、全面に、例えばCVD法により、例えば膜厚40〜80nmのシリコン窒化膜を堆積し、シリコン窒化膜よりなる層間絶縁膜222を形成する(図60(c))。
【0254】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜220,222及びシリコン窒化膜214を貫き、ソース/ドレイン拡散層218に達するコンタクトホール224を形成する。
【0255】
次いで、コンタクトホール224内に、プラグ226を埋め込む(図60(d))。例えば、全面に、例えばCVD法により、例えば膜厚10nmのRu膜と、例えば膜厚15nmのTiN膜と、例えば膜厚200nmのW膜とを順次堆積した後、層間絶縁膜222の表面が露出するまでCMP法によりW膜、TiN膜及びRu膜を平坦に除去し、コンタクトホール224内に埋め込まれたW膜/TiN膜/Ru膜よりなるプラグ226を形成する。
【0256】
なお、最下層のRu膜は、通常用いられているTi膜の場合と同様、シリコン基板200とのコンタクトをとるための膜である。このRu膜は、ソース/ドレイン拡散層218を形成する際の熱処理等においてシリコン基板200と反応し、TiN膜とシリコン基板200との界面にシリサイド膜を形成する。
【0257】
次いで、例えば弗酸系水溶液を用いたウェットエッチングを行う。この際、プラグ226の外周部は、層間絶縁膜220,222を構成するシリコン酸化膜及びシリコン窒化膜に対して密着性の劣るRu膜により構成されているため、エッチング液はプラグ226と層間絶縁膜222との界面から染み込み、層間絶縁膜222より下層にある層間絶縁膜220及びサイドウォール絶縁膜216がエッチングされる。これにより、層間絶縁膜222下には、空洞228が形成される(図61(a))。なお、素子分離膜202上及びゲート電極208の側面部分にはシリコン窒化膜214が形成されているため、素子分離膜202やゲート絶縁膜204がエッチングされることはない。
【0258】
このようにして空洞228を形成することにより、ゲート電極208間の領域、ゲート電極208とプラグ226との間の誘電率を低減することができるので、これら配線間の寄生容量を大幅に低減することができる。
【0259】
なお、層間絶縁膜220及びサイドウォール絶縁膜216のエッチングは、図58(a)に示すように、プラグ226を起点として等方的に進行する。空洞228をあまり広く形成すると、層間絶縁膜222が崩壊する虞がある。したがって、層間絶縁膜220のエッチング量は、層間絶縁膜222が崩壊しない量に適宜調整することが望ましい。また、空洞228がスクライブラインまで達すると、チップをダイシングしたときにチップの周縁部に空洞224が露出し、耐湿性を劣化する虞がある。したがって、空洞228を形成する際には、空洞228の周縁部がスクライブラインに達しないように制御する必要がある。
【0260】
次いで、層間絶縁膜222上に、プラグ226を介してMOSトランジスタに接続された配線層230を形成する。なお、配線層の表面は、例えばTiN、WN、SiN、Al2O3、W、Ti、Siなどの耐弗酸性の保護膜232により覆っておく。
【0261】
次いで、全面に、例えばCVD法により、例えば膜厚500〜1000nmのシリコン酸化膜を堆積した後、CMP法等により保護膜232が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜234を形成する(図61(b))。
【0262】
次いで、全面に、例えばCVD法により、例えば膜厚100〜500nmのシリコン窒化膜を堆積し、シリコン窒化膜よりなる層間絶縁膜236を形成する。
【0263】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜236に、保護膜232に達するコンタクトホール238を形成する。保護膜232を絶縁膜により形成する場合にあっては、配線層230に達するコンタクトホール238を形成する。
【0264】
次いで、コンタクトホール238内に、プラグ240を埋め込む(図61(c))。例えば、全面に、例えばCVD法により、例えば膜厚300nmのRu膜を堆積した後、層間絶縁膜236の表面が露出するまでCMP法によりRu膜を平坦に除去し、コンタクトホール238内に埋め込まれたRu膜よりなるプラグ240を形成する。配線層230がメタルの場合、必ずしもコンタクトメタル(Ti)やバリアメタル(TiN)は不要であるから、上述のようにRu膜のみによってプラグ240を形成することもできる。
【0265】
次いで、例えば弗酸系水溶液を用いたウェットエッチングを行う。この際、プラグ240の外周部は、層間絶縁膜236を構成するシリコン酸化膜に対して密着性の劣るRu膜により構成されているため、エッチング液はプラグ240と層間絶縁膜236との界面から染み込み、層間絶縁膜236より下層にある層間絶縁膜234がエッチングされる。これにより、層間絶縁膜236下には、空洞242が形成される(図61(a))。
【0266】
なお、この場合、図58に示すようにプラグ240は配線層230の領域をはみ出すように形成されており、界面から染み込んだ弗酸水溶液は層間絶縁膜236に達することができる。また、配線層230はプラグ226を完全に覆うように形成されているため、エッチング液が更に下層に至って層間絶縁膜220がエッチングされることはない。
【0267】
このようにして空洞242を形成することにより、配線層230間の領域の誘電率を低減することができるので、配線層230間の寄生容量を大幅に低減することができる。
【0268】
なお、層間絶縁膜234のエッチングは、図58(b)に示すように、プラグ240を起点として等方的に進行する。空洞242をあまり広く形成すると、層間絶縁膜236が崩壊する虞がある。したがって、層間絶縁膜234のエッチング量は、層間絶縁膜236が崩壊しない量に適宜調整することが望ましい。また、空洞242がスクライブラインまで達すると、チップをダイシングしたときにチップの周縁部に空洞242が露出し、耐湿性を劣化する虞がある。したがって、空洞242を形成する際には、空洞242の周縁部がスクライブラインに達しないように制御する必要がある。
【0269】
次いで、層間絶縁膜236上に、配線層230、保護膜232、層間絶縁膜234,236、プラグ240の形成方法と同様にして、配線層244、保護膜246、層間絶縁膜248,250、プラグ252を形成する(図62(b))。
【0270】
次いで、例えば弗酸系水溶液を用いたウェットエッチングを行う。この際、プラグ252の外周部は、層間絶縁膜250を構成するシリコン酸化膜に対して密着性の劣るRu膜により構成されているため、エッチング液はプラグ252と層間絶縁膜250との界面から染み込み、層間絶縁膜250より下層にある層間絶縁膜248がエッチングされる。これにより、層間絶縁膜250下には、空洞254が形成される。
【0271】
このようにして空洞254を形成することにより、配線層244間の領域の誘電率を低減することができるので、配線層244間の寄生容量を大幅に低減することができる。
【0272】
なお、層間絶縁膜248のエッチングは、プラグ252を起点として等方的に進行する。空洞254をあまり広く形成すると、層間絶縁膜250が崩壊する虞がある。したがって、層間絶縁膜248のエッチング量は、層間絶縁膜250が崩壊しない量に適宜調整することが望ましい。また、空洞254がスクライブラインまで達すると、チップをダイシングしたときにチップの周縁部に空洞254が露出し、耐湿性を劣化する虞がある。したがって、空洞254を形成する際には、空洞254の周縁部がスクライブラインに達しないように制御する必要がある。
【0273】
次いで、層間絶縁膜250上に、プラグ252を介して配線層244に接続された配線層256を形成する(図63)。
【0274】
このように、本実施形態によれば、プラグの外周部に層間絶縁膜との密着性に劣る膜を設け、プラグと層間絶縁膜との界面からのエッチング液の染み込みを利用して下層の層間絶縁膜に空洞を形成するので、配線層間の寄生容量を大幅に低減することができる。
【0275】
なお、本実施形態では、ゲート電極208の上面にシリコン窒化膜206を設け、空洞228上の層間絶縁膜222を支える構造としたが、ゲート電極208上のシリコン窒化膜206は必ずしも必要はない。この場合、例えば図64に示すように、柱状の層間絶縁膜220を空洞228内に残存し、層間絶縁膜222の崩壊を防止するようにしてもよい。シリコン窒化膜206を形成する場合であっても、このような柱状の層間絶縁膜を残存してもよい。また、空洞228が十分に小さければ、空洞228の外周部分を層間絶縁膜222の崩壊を防止するための構造体として利用することもできる。
【0276】
また、本実施形態では、各プラグを介して形成した空洞が互いに接続されるように層間絶縁膜のエッチング量を制御したが、各プラグが個別の空洞内に載置されるように、エッチング量を少なくしてもよい。
【0277】
また、本実施形態では、層間絶縁膜228、242、254を別々にエッチングしているが、1回のエッチングでこれらすべての層間絶縁膜に空洞を形成するようにしてもよい。この場合、各プラグと配線層とをずらすように配置すればよい。各層間絶縁膜エッチング量を制御するには、各層間絶縁膜を構成する材料のエッチングレートを適宜制御すればよい。
【0278】
[変形実施形態]
本発明は、上記実施形態に限らず種々の変形が可能である。
【0279】
例えば、上記第1乃至第8実施形態では、蓄積電極と層間絶縁膜との界面からのエッチング液の染み込みを利用して、下層絶縁膜をエッチングしているが、蓄積電極に形成されたピンホールを利用して、下層絶縁膜をエッチングすることもできる。蓄積電極を多結晶材料で形成する場合、結晶粒界にピンホールが形成されることがある。したがって、蓄積電極にピンホールが形成されるように、蓄積電極の形成条件を適宜制御することにより、蓄積電極に形成されたピンホールを利用して、下層絶縁膜をエッチングすることもできる。
【0280】
なお、ピンホールを有する蓄積電極は、成膜の初期段階における成長核の密度を低くすることにより形成することができる。例えば、成膜初期における成膜温度を270〜290℃(通常の成膜温度は300〜330℃)程度に低温化することにより、ピンホールを有する蓄積電極を形成することができる。
【0281】
また、上記第1乃至第8実施形態では、筒状の蓄積電極の内側面及び外側面を蓄積電極面に利用した、いわゆるシリンダ型キャパシタを有する半導体装置に本発明を適用した場合について示したが、本発明を適用しうるキャパシタは、シリンダ型キャパシタに限られるものではない。例えば図65に示すような、柱状の蓄積電極84を有する、いわゆるピラー型キャパシタや、例えば図66に示すような、蓄積電極84の内側面のみを蓄積電極面に利用した、いわゆるコンケイブ型キャパシタにおいても、本発明を適用することができる。
【0282】
ピラー型キャパシタを形成する場合には、蓄積電極84を形成する過程において、開口部82内を蓄積電極84によって埋め込むようにすればよい。
【0283】
また、コンケイブ型キャパシタを形成する場合には、層間絶縁膜80を、弗酸系水溶液に対する耐性のある絶縁膜、例えばシリコン窒化膜により形成し、空洞88を形成する際のエッチング工程において層間絶縁膜80を残存するようにすればよい。層間絶縁膜80のすべてを弗酸系水溶液に対する耐性のある絶縁膜によって形成する代わりに、層間絶縁膜80の上面及び開口部82の内壁に、弗酸系水溶液に対する耐性のある絶縁膜を形成しておいてもよい。
【0284】
また、上記第1乃至第8実施形態では、本発明をDRAMのキャパシタに適用した場合を説明したが、キャパシタ誘電体膜90として強誘電体膜を用い、同様の構造で強誘電体メモリ(FeRAM)を構成するようにしてもよい。
【0285】
また、上記第1乃至7実施形態ではビット線64上に形成されたシリコン窒化膜62により層間絶縁膜78を支え、上記第8実施形態ではビット線64上に形成された略四角錐形状の層間絶縁膜72により層間絶縁膜78を支え、上記第9実施形態ではゲート電極208上に形成されたシリコン窒化膜206により層間絶縁膜222を支え、上記第9実施形態の変形例では略四角柱形状の層間絶縁膜220によって層間絶縁膜222を支えるようにしているが、層間絶縁膜78,222は、他の構成部分によって支えることもできる。
【0286】
例えば、図67(a)に示すように開口部82の少なくとも層間絶縁膜78の部分の形状を逆テーパ形状にすると、この部分の蓄積電極84の形状も逆テーパ形状にすることができる。したがって、層間絶縁膜78が蓄積電極84に引っかかり、空洞88方向に崩落することを防止することができる。
【0287】
また、例えば図67(b)に示すように開口部82の少なくとも一方向の幅をプラグ76の幅より狭くすると、層間絶縁膜78はプラグ76上に乗り上げるかたちとなる。したがって、層間絶縁膜78がプラグ76によって支えられ、空洞88方向に崩落することを防止することができる。
【0288】
また、第9実施形態による半導体装置の場合には、コンタクトホール224の少なくとも層間絶縁膜222の部分の形状を逆テーパ形状にすることにより、層間絶縁膜222がプラグ226に引っかかる形状となるので、図67(a)の場合と同様、層間絶縁膜222の崩落を防止することができる。
【0289】
また、上記第1乃至第9実施形態では、空洞を形成する際に除去する絶縁膜がシリコン酸化膜であり、ストッパとして用いる絶縁膜がシリコン窒化膜である場合を説明したが、除去する絶縁膜と残存する絶縁膜とが逆であってもよい。また、互いにエッチング選択性を有する絶縁膜であれば、シリコン酸化膜とシリコン窒化膜との組み合わせに限られず、他の組み合わせを用いてもよい。また、除去する膜には、導電体膜を用いるようにしてもよい。
【0290】
また、上記実施形態では、シリコン基板上に形成した半導体装置について示したが、SOI基板、GaAs基板、InP基板、SiC基板、その他の基板上に形成した半導体装置においても同様に適用することができる。
【0291】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【0292】
(付記1) 半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成され、開口部を有する第2の絶縁膜と、少なくとも前記開口部内に形成された導電体とを有し、前記第1の絶縁膜に、前記開口部の形状に応じた周縁部の形状を有する空洞が形成されていることを特徴とする半導体装置。
【0293】
(付記2) 付記1記載の半導体装置において、前記第2の絶縁膜は、前記導電体によって支持されていることを特徴とする半導体装置。
【0294】
(付記3) 付記1又は2記載の半導体装置において、前記半導体基板と前記第2の絶縁膜との間に形成された第1の配線層を更に有し、前記空洞は、前記導電体と前記第1の配線層との間に形成されていることを特徴とする半導体装置。
【0295】
(付記4) 付記3記載の半導体装置において、前記半導体基板と前記導電体との間に、前記導電体を前記半導体基板に電気的に接続する第1の電極プラグを更に有し、前記空洞は、前記導電体と前記第1の配線層との間に形成されていることを特徴とする半導体装置。
【0296】
(付記5) 付記4記載の半導体装置において、前記第2の絶縁膜は、前記第1の電極プラグ上に形成されており、前記第1の電極プラグによって支持されていることを特徴とする半導体装置。
【0297】
(付記6) 付記1又は2記載の半導体装置において、前記半導体基板と前記第2の絶縁膜との間に形成され、少なくとも2つの配線パターンを有する第1の配線層を更に有し、前記空洞は、前記配線パターン間に形成されていることを特徴とする半導体装置。
【0298】
(付記7) 付記1又は2記載の半導体装置において、前記半導体基板と前記第2の絶縁膜との間に形成された第1の配線層と、前記半導体基板と前記第2の絶縁膜との間に形成され、前記第1の配線層と異なる導電層よりなる第2の配線層とを更に有し、前記空洞は、前記第1の配線層と第2の配線層との間に形成されていることを特徴とする半導体装置。
【0299】
(付記8) 付記7記載の半導体装置において、前記半導体基板と前記第2の配線層との間に、前記第2の配線層を前記半導体基板に電気的に接続する第2の電極プラグを更に有し、前記第2の配線層は、前記第2の電極プラグによって支持されていることを特徴とする半導体装置。
【0300】
(付記9) 付記7又は8記載の半導体装置において、前記第2の配線層上に、前記第2の絶縁膜と接する第3の絶縁膜を更に有し、前記第2の絶縁膜は、前記第2の配線層及び前記第3の絶縁膜によって支持されていることを特徴とする半導体装置。
【0301】
(付記10) 付記1乃至9のいずれか1項に記載の半導体装置において、前記導電体と前記第2の絶縁膜は、前記開口部内において所定の間隙をおいて配置されており、前記間隙の下部領域には前記空洞が延在し、前記間隙の上部領域には前記第2の絶縁膜上に形成された第4の絶縁膜が埋め込まれて前記空洞が塞がれていることを特徴とする半導体装置。
【0302】
(付記11) 付記1乃至10のいずれか1項に記載の半導体装置において、前記導電体は、前記半導体基板に電気的に接続されたキャパシタの蓄積電極であることを特徴とする半導体装置。
【0303】
(付記12) 付記3乃至11のいずれか1項に記載の半導体装置において、前記第1の配線層は、トランジスタのゲート電極であることを特徴とする半導体装置。
【0304】
(付記13) 付記7乃至12のいずれか1項に記載の半導体装置において、前記第2の配線層は、ビット線であることを特徴とする半導体装置。
【0305】
(付記14) 付記10記載の半導体装置において、前記導電体は、前記半導体基板に電気的に接続されたキャパシタの蓄積電極であり、前記第4の絶縁膜は、前記蓄積電極上に形成されたキャパシタ誘電体膜であることを特徴とする半導体装置。
【0306】
(付記15) 付記1乃至14のいずれか1項に記載の半導体装置において、前記半導体基板上に、複数のセルアレイ領域を有し、前記複数のセルアレイ領域のそれぞれに、互いに独立した前記空洞が形成されていることを特徴とする半導体装置。
【0307】
(付記16) 半導体基板上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、前記第1の絶縁膜とは異なるエッチング特性を有する第2の絶縁膜を形成する工程と、前記第2の絶縁膜に、少なくとも前記第1の絶縁膜に達する開口部を形成する工程と、少なくとも前記開口部内に、前記第2の絶縁膜に接する導電体を形成する工程と、前記第2の絶縁膜と前記導電体との界面からエッチング液を染み込ませて前記第1の絶縁膜をエッチングし、前記第2の絶縁膜の下部に空洞を形成する工程とを有することを特徴とする半導体装置の製造方法。
【0308】
(付記17) 付記16記載の半導体装置の製造方法において、前記半導体基板と前記第2の絶縁膜との間に配線層を形成する工程を更に有し、前記空洞を形成する工程では、前記配線層の周囲に前記空洞を形成することを特徴とする半導体装置の製造方法。
【0309】
(付記18) 付記17記載の半導体装置の製造方法において、前記配線層の側壁に、前記第1の絶縁膜のエッチング特性と実質的に同一のエッチング特性を有するサイドウォール絶縁膜を形成する工程を更に有し、前記空洞を形成する工程では、前記第1の絶縁膜及び前記サイドウォール絶縁膜をエッチングすることにより、前記配線層の側壁部分に前記空洞を形成することを特徴とする半導体装置の製造方法。
【0310】
(付記19) 付記16乃至18のいずれか1項に記載の半導体装置の製造方法において、前記第2の絶縁膜を形成する工程の後に、前記第2の絶縁膜上に、前記第1の絶縁膜と実質的に同一のエッチング特性を有する第3の絶縁膜を形成する工程を更に有し、前記空洞を形成する工程では、前記導電体と前記第3の絶縁膜及び前記第2の絶縁膜との界面からエッチング液を染み込ませることにより、前記第1の絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。
【0311】
(付記20) 付記19記載の半導体装置の製造方法において、
前記空洞を形成する工程では、前記第1の絶縁膜をエッチングして前記空洞を形成するとともに、前記第3の絶縁膜の一部が前記第2の絶縁膜上に残存するように前記第3の絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。
【0312】
【発明の効果】
以上の通り、本発明によれば、電極或いは配線層間の領域に空洞を形成しこれら電極或いは配線層間の誘電率を低減するので、電極或いは配線層間の領域の寄生容量を大幅に低減することができ、ひいては半導体装置の高速化に貢献することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による半導体装置の構造を示す平面図である。
【図2】本発明の第1実施形態による半導体装置の構造を示す概略断面図である。
【図3】本発明の第1実施形態による半導体装置の構造を示す斜視図である。
【図4】半導体チップ上におけるセルアレイの配置の一例を示す平面図である。
【図5】単位セルアレイ間における半導体装置の構造を示す概略断面図である。
【図6】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図7】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図8】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図9】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図10】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その5)である。
【図11】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その6)である。
【図12】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その7)である。
【図13】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その8)である。
【図14】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その9)である。
【図15】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その10)である。
【図16】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その11)である。
【図17】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その12)である。
【図18】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その13)である。
【図19】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その14)である。
【図20】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その15)である。
【図21】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その16)である。
【図22】本発明の第1実施形態による半導体装置の製造方法における層間絶縁膜のエッチング過程を説明する図である。
【図23】本発明の第2実施形態による半導体装置の構造を示す概略断面図である。
【図24】本発明の第2実施形態による半導体装置の構造を示すメモリセル領域の拡大断面図である。
【図25】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図26】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図27】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図28】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図29】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その5)である。
【図30】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その6)である。
【図31】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その7)である。
【図32】本発明の第2実施形態による半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【図33】本発明の第3実施形態による半導体装置の構造を示す概略断面図である。
【図34】本発明の第3実施形態による半導体装置の製造方法を示す工程断面図である。
【図35】本発明の第4実施形態による半導体装置の構造を示す概略断面図である。
【図36】本発明の第4実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図37】本発明の第4実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図38】本発明の第4実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図39】本発明の第4実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図40】本発明の第4実施形態の変形例による半導体装置及びその製造方法を示す概略断面図である。
【図41】本発明の第5実施形態による半導体装置の構造を示す概略断面図である。
【図42】本発明の第5実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図43】本発明の第5実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図44】本発明の第6実施形態による半導体装置の構造を示す概略断面図である。
【図45】本発明の第6実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図46】本発明の第6実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図47】本発明の第7実施形態による半導体装置の構造を示す概略断面図である。
【図48】本発明の第7実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図49】本発明の第7実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図50】本発明の第7実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図51】本発明の第8実施形態による半導体装置の構造を示す平面図である。
【図52】本発明の第8実施形態による半導体装置の構造を示す概略断面図である。
【図53】本発明の第8実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図54】本発明の第8実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図55】本発明の第8実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図56】本発明の第8実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図57】本発明の第8実施形態による半導体装置の製造方法における層間絶縁膜のエッチング過程を説明する図である。
【図58】本発明の第9実施形態による半導体装置の構造を示す平面図である。
【図59】本発明の第9実施形態による半導体装置の構造を示す概略断面図である。
【図60】本発明の第9実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図61】本発明の第9実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図62】本発明の第9実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図63】本発明の第9実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図64】本発明の第9実施形態の変形例による半導体装置及びその製造方法を示す平面図及び概略断面図である。
【図65】本発明の第1の変形実施形態による半導体装置の構造を示す概略断面図である。
【図66】本発明の第2の変形実施形態による半導体装置の構造を示す概略断面図である。
【図67】本発明の第3の変形実施形態による半導体装置の構造を示す概略断面図である。
【図68】従来の半導体装置の構造を示す平面図である。
【符号の説明】
10…シリコン基板
12…素子分離膜
14,16…ゲート絶縁膜
18,32,62…シリコン窒化膜
20,22,24…ゲート電極
26,28,36…ソース/ドレイン拡散層
30…不純物拡散領域
34,70…サイドウォール絶縁膜
38,48,72,78,80,94,108…層間絶縁膜
40,42,50,52,54,74,96,98…コンタクトホール
44,46,56,58,60,76,100,102,110…プラグ
64…ビット線
66,68,104,106,112…配線層
82…開口部
84…蓄積電極
86…内側保護膜
88…空洞
90…キャパシタ誘電体膜
92…プレート電極
114,116,118…サイドウォール絶縁膜
120…エッチングストッパ膜
122…サイドウォール絶縁膜
124…選択除去膜
126…間隙
128…密着層
200…シリコン基板
202…素子分離膜
204…ゲート絶縁膜
206,214…シリコン窒化膜
208…ゲート電極
210…不純物拡散領域
216…サイドウォール絶縁膜
218…ソース/ドレイン拡散層
220,222,234,236,248,250…層間絶縁膜
224,238…コンタクトホール
226,240,252…プラグ
228,242,254…空洞
230,244,256…配線層
232,246…保護膜
302…素子領域
304…ワード線
306、314…サイドウォール絶縁膜
308、310…プラグ
312…ビット線
Claims (8)
- 半導体基板上に形成され、空洞を有する第1の絶縁膜と、
前記第1の絶縁膜上に形成され、開口部を有する第2の絶縁膜と、
少なくとも前記開口部内に形成され、前記空洞に露出する導電体と、
前記第1の絶縁膜内に形成され、前記空洞内において、第1の方向に延在する第1の配線層と、
前記第1の絶縁膜内に形成され、前記空洞内の、前記第1の配線層と前記第2の絶縁膜との間の位置において、前記第1の方向とは異なる第2の方向に延在する第2の配線層と、
前記空洞内において、前記導電体を前記半導体基板に電気的に接続するプラグと
を有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1の配線層は、少なくとも2つの配線パターンを有し、
前記空洞は、前記配線パターン間に延在している
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2の配線層は、少なくとも2つの配線パターンを有し、
前記空洞は、前記配線パターン間に延在している
ことを特徴とする半導体装置。 - 請求項1乃至3のいずれか1項に記載の半導体装置において、
前記導電体と前記第2の絶縁膜は、前記開口部内において所定の間隙をおいて配置されており、前記間隙の下部領域には前記空洞が延在し、前記間隙の上部領域には前記第2の絶縁膜上に形成された第3の絶縁膜が埋め込まれて前記空洞が塞がれている
ことを特徴とする半導体装置。 - 半導体基板上に、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、前記第1の絶縁膜とは異なるエッチング特性を有する第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に、少なくとも前記第1の絶縁膜に達する開口部を形成する工程と、
少なくとも前記開口部内に、前記第2の絶縁膜に接する導電体を形成する工程と、
前記第2の絶縁膜と前記導電体との界面からエッチング液を染み込ませて前記第1の絶縁膜をエッチングし、前記第2の絶縁膜の下部に空洞を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記半導体基板と前記第2の絶縁膜との間の前記第1の絶縁膜内に配線層を形成する工程を更に有し、
前記空洞を形成する工程では、前記配線層の周囲に前記空洞を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記配線層の側壁に、前記第1の絶縁膜のエッチング特性と実質的に同一のエッチング特性を有するサイドウォール絶縁膜を形成する工程を更に有し、
前記空洞を形成する工程では、前記第1の絶縁膜及び前記サイドウォール絶縁膜をエッチングすることにより、前記配線層の側壁部分に前記空洞を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項5乃至7のいずれか1項に記載の半導体装置の製造方法において、
前記第2の絶縁膜を形成する工程の後に、前記第2の絶縁膜上に、前記第1の絶縁膜と実質的に同一のエッチング特性を有する第3の絶縁膜を形成する工程を更に有し、
前記空洞を形成する工程では、前記導電体と前記第3の絶縁膜及び前記第2の絶縁膜との界面からエッチング液を染み込ませることにより、前記第1の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
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