CN104282688B - 一种集成电路及其制造方法 - Google Patents

Abstract

本发明提供一种集成电路及其制造方法，涉及半导体技术领域。本发明的集成电路包括位于第一半导体衬底内的第一组晶体管，所述第一组晶体管中的各个晶体管的顶部被位于第一半导体衬底的第一表面的第一体介电层隔离、底部被位于第一半导体衬底的第二表面的第二体介电层隔离、各个晶体管之间被位于第一半导体衬底内的第一组浅沟槽隔离所隔离，相对于现有技术中的集成电路，减轻了耦合作用产生的寄生电容。本发明的集成电路的制造方法，用于制造上述集成电路，同样具有上述优点。

Description

一种集成电路及其制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种集成电路及其制造方法。

背景技术

在半导体技术领域中，射频前端模块(Radio Frequency Frond-End Module，简称RF FEM)，是无线通信设备(例如手机、平板电脑等)中的关键组件，而射频开关器件(简称射频开关，通常为集成电路或集成电路的一部分)又是射频前端模块的关键组件之一。射频前端模块(RF FEM)中的射频开关，需要具有高的信号保真性、低的插入损失、良好的线性特征和较小的信号形变。

在现有技术中，射频开关通常采用砷化镓(GaAs)半导体晶体管制造，其加工制造及封装成本较昂贵。近年来，随着半导体技术的进步，已经可以采用绝缘体上硅金属氧化物半导体场效应晶体管(SOI MOS)制造射频开关器件，并且制得的射频开关器件已经能够接近或达到采用砷化镓(GaAs)半导体晶体管制造的射频开关器件的性能水平。

然而，在采用绝缘体上硅金属氧化物半导体场效应晶体管(以下简称晶体管)制造的射频开关器件中，晶体管的源极、漏极和栅极以及互连线与半导体衬底的寄生耦合作用会产生寄生电容，而这种寄生电容会随着信号的电压变化而变化，包括信号的线性保真性(linearity)、插入损耗(insertion loss)及谐波畸变(harmonic distortion),从而影响场效应晶体管的综合性能，最终影响射频开关器件甚至整个射频前端模块的性能。

因此，为了解决上述问题，本发明提出一种新的集成电路及其制造方法。

发明内容

针对现有技术的不足，本发明提供一种集成电路及其制造方法，该集成电路可以降低晶体管的源极、漏极和栅极以及互连线与半导体衬底的耦合作用产生的寄生电容。

本发明实施例一提供一种集成电路，包括：

第一半导体衬底；

位于所述第一半导体衬底内的第一组晶体管；

位于所述第一半导体衬底内并将所述第一组晶体管中的相邻的晶体管隔离的第一组浅沟槽隔离；

位于所述第一半导体衬底的第一表面上并将所述第一组晶体管中的各个晶体管的顶部隔离的第一体介电层；

位于所述第一半导体衬底的与所述第一表面相对的第二表面上并将所述第一组晶体管中的各个晶体管的底部隔离的第二体介电层；

位于所述第一体介电层内、垂直于所述第一半导体衬底的所述第一表面且与所述第一组晶体管中的各个晶体管的源极、漏极以及栅极相连的第一组垂直互连件；

贯穿所述第一体介电层、所述第一半导体衬底和所述第二体介电层且垂直于所述第一半导体衬底的所述第一表面的第二组垂直互连件；

位于所述第一体介电层的远离所述第一半导体衬底的表面上且连接所述第一组垂直互连件和所述第二组垂直互连件的第一组横向互连件。

其中，所述第一组晶体管中的各个晶体管可以均为金属氧化物半导体场效应管。

其中，所述第一组晶体管中的各个晶体管可以均为全耗尽场效应晶体管。

其中，所述第一组晶体管中的各个晶体管的栅极位于所述第一体介电层内。

其中，所述第一半导体衬底为单晶硅。

其中，所述第二组垂直互连件中的各个垂直互连件的侧向被所述第一体介电层、所述第一组浅沟槽隔离和所述第二体介电层分层环绕绝缘。

其中，所述第一组垂直互连件的材料为含硅半导体材料或钨。

其中，所述第二组垂直互连件的材料为含硅半导体材料、钨或铜。

其中，所述第一组横向互连件的材料为铝、钨或铜。

其中，所述集成电路为射频开关器件；

或者，所述集成电路为包括射频开关器件的射频前端模块，并且所述第一组晶体管为所述射频开关器件中的晶体管。

本发明实施例二提供一种集成电路的制造方法，所述方法包括：

步骤S101：提供第一半导体衬底，在所述第一半导体衬底内形成第一组浅沟槽隔离；

步骤S102：在所述第一半导体衬底内形成第一组晶体管，其中所述第一组晶体管中的相邻的晶体管被所述第一组浅沟槽隔离所隔离；

步骤S103：在所述第一半导体衬底的第一表面上形成第一体介电层，其中所述第一体介电层覆盖所述第一组晶体管中的各个晶体管的顶部以隔离所述晶体管的顶部；

步骤S104：在所述第一体介电层内形成垂直于所述第一半导体衬底的所述第一表面并且与所述第一组晶体管中的各个晶体管的源极、漏极以及栅极相连的第一组垂直互连件；

步骤S105：在所述第一体介电层的远离所述第一半导体衬底的表面上形成第一组横向互连件，所述第一组横向互连件中的每一个均与所述第一组垂直互连件相连接；

步骤S106：形成贯穿所述第一体介电层和所述第一半导体衬底的第二组垂直互连件，其中，所述第二组垂直互连件在所述第一体介电层的远离所述第一半导体衬底的表面上与所述第一组横向互连件相连接。

其中，在所述步骤S105与所述步骤S106之间还包括如下步骤：

步骤S10561：在所述第一半导体衬底的所述第一表面接合作为承载衬底的第二半导体衬底；

步骤S10562：对所述第一半导体衬底的与所述第一表面相对的第二表面进行减薄处理。

进一步的，在所述步骤S101中，在形成所述第一组浅沟槽隔离之前，在所述第一半导体衬底内形成距所述第一半导体衬底的所述第一表面的距离大于或等于所述第一组浅沟槽隔离的高度的第二体介电层；并且，所述第一组浅沟槽隔离位于所述第二体介电层与所述第一半导体衬底的所述第一表面之间；

在所述步骤S102中，所述第一组晶体管中的各个晶体管的底部被所述第二体介电层所覆盖以隔离所述晶体管的底部；

在所述步骤S10562中，所述减薄处理停止于所述第二体介电层之上；

在所述步骤S106中，所述第二组垂直互连件在贯穿所述第一体介电层和所述第一半导体衬底的同时还贯穿所述第二体介电层。

更进一步的，所述第二体介电层除了覆盖所述第一组晶体管中的各个晶体管的底部以隔离所述晶体管的底部之外，在所述步骤S10562中，还作为所述减薄处理的减薄停止层。

其中，在所述步骤S102中，形成所述第一组晶体管的方法包括：

步骤S1021：通过所述第一半导体衬底的所述第一表面进行第一次离子注入以形成第一掺杂区；

步骤S1022：在所述第一半导体衬底的所述第一表面上形成栅极；

步骤S1023：通过所述第一半导体衬底的所述第一表面进行第二次离子注入以形成第二掺杂区；

步骤S1024：对所述第一半导体衬底进行热处理以激活第一次离子注入和第二次离子注入的离子。

其中，所述第一组晶体管中的各个晶体管均为金属氧化物半导体场效应管(MOS-FET)。

其中，所述第一组晶体管中的各个晶体管可以为全耗尽场效应晶体管。

其中，在所述步骤S102中，所述第一组晶体管中的各个晶体管的栅极位于所述第一半导体衬底的所述第一表面上。

其中，所述第一组垂直互连件的材料为含硅半导体材料或钨；

和/或，所述第二组垂直互连件的材料为含硅半导体材料、钨或铜；

和/或，所述第一组横向互连件的材料为铝、钨或铜。

其中，所述集成电路为射频开关器件；

或者，所述集成电路为包括射频开关器件的射频前端模块，并且所述第一组晶体管为所述射频开关器件中的晶体管。

本发明的集成电路，包括位于第一半导体衬底内的第一组晶体管，所述第一组晶体管中的各个晶体管的顶部被位于第一半导体衬底的第一表面的第一体介电层隔离、底部被位于第一半导体衬底的第二表面的第二体介电层隔离、各个晶体管之间被位于第一半导体衬底内的第一组浅沟槽隔离所隔离，即，各个晶体管均被绝缘材料所隔离，因而相对于现有技术中的集成电路，可以减轻甚至消除晶体管的源极、漏极、栅极以及互连线与第一半导体衬底的耦合作用产生的寄生电容，可以有效地降低通过晶体管的信号损失和形变，提高了整个集成电路的性能。本发明的集成电路的制造方法，用于制造上述集成电路，同样具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A为本发明实施例一的一种集成电路的结构的一种示意性剖视图；

图1B为本发明实施例一的一种集成电路的结构的另一种示意性剖视图；

图2A至2I为本发明实施例二的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图；

图3为本发明实施例二的一种集成电路的制造方法的一种示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的集成电路及其制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图1A和图1B来描述本发明实施例提出的集成电路的结构。其中，图1A为本发明实施例的一种集成电路的结构的一种示意性剖视图，图1B为本发明实施例一的一种集成电路的结构的另一种示意性剖视图。

如图1A所示，本实施例的集成电路包括：第一半导体衬底100和位于第一半导体衬底100内的第一组晶体管，其中第一组晶体管至少包括两个晶体管，为了表示的简要，图1A中仅示出了第一组晶体管包括晶体管1011和晶体管1012两个晶体管的情况。本实施例的集成电路，还包括位于第一半导体衬底100内并将第一组晶体管中的相邻的晶体管之间隔离的第一组浅沟槽隔离102，位于第一半导体衬底100的第一表面上并将所述第一组晶体管中的各个晶体管(例如晶体管1011和1012)的顶部隔离的第一体介电层103，位于第一半导体衬底100的与第一表面相对的第二表面上并将第一组晶体管中的各个晶体管的底部隔离的第二体介电层104，位于第一体介电层103内、垂直于第一半导体衬底100的第一表面且与第一组晶体管中的各个晶体管的源极10111、漏极10112以及栅极10113相连的第一组垂直互连件105，贯穿第一体介电层103、第一半导体衬底100和第二体介电层104且垂直于第一半导体衬底100的第一表面的第二组垂直互连件106，以及位于第一体介电层103的远离第一半导体衬底100的表面上且连接第一组垂直互连件105和第二组垂直互连件106的第一组横向互连件107。

在本实施例中，晶体管(例如晶体管1011和1012)的顶部是指晶体管的栅极所在的一侧，顶部是指晶体管的与顶部相对的一侧。第一组垂直互连件105、第二组垂直互连件106以及第一组横向互连件107均分别包括至少一个互连件，且一般均分别包括多个互连件，如图1A所示。

本领域的技术人员可以理解，图1A为截面图，仅用于示意本实施例的集成电路在截面位置处的情况，并不代表集成电路的整体情况。例如，图1A仅示出了第一组横向互连件107中的一个互连件连接了第一组垂直互连件105中的一个互连件和第二组垂直互连件106中的一个互连件，但这并不代表第一组横向互连件107中的其他互连件不连接第一组垂直互连件105中的其他互连件和第二组垂直互连件106中的其他互连件，实际上，第一组横向互连件107中的其他互连件可以在截面之外的其他位置连接第一组垂直互连件105中的其他互连件和第二组垂直互连件106中的其他互连件。

在本实施例中，第一半导体衬底100可以为单晶硅衬底或其他类型的衬底。第一组晶体管中的各个晶体管(例如晶体管1011和1012)可以均为金属氧化物半导体场效应管。并且，第一组晶体管中的各个晶体管可以为部分耗尽场效应晶体管,也可以为全耗尽场效应晶体管,优选为全耗尽场效应晶体管。

在本实施例中，第一组晶体管中的各个晶体管的栅极10113位于第一体介电层103内，如图1A所示。

如图1A所示，在本实施例中，第二组垂直互连件106中的各个垂直互连件(简称互连件)的侧向被第一体介电层103、第一组浅沟槽隔离102和第二体介电层104分层环绕绝缘(隔离)。

在本实施例中，第一组垂直互连件105的材料一般为含硅半导体材料或钨；第二组垂直互连件106的材料一般为含硅半导体材料、钨或铜；所述第一组横向互连件107的材料一般为铝、钨或铜。

其中，本实施例的集成电路可以为射频开关器件，第一组晶体管一般为射频开关器件中的晶体管。

在本实施例中，在第一组垂直互连件105、第二组垂直互连件106以及第一组横向互连件107之外，该集成电路还包括其他互连件，例如互连件108，如图1A所示。并且，在第一体介电层103之上还可以包括第三体介电层103’，在第二体介电层104之上还可以包括第四体介电层104’，如图1A所示。

进一步的，本实施例的集成电路一般还包括位于第一半导体衬底100的第一表面上的作为承载衬底的第二半导体衬底200，第二半导体衬底200一般通过粘合层109与位于第一半导体衬底100第一表面最上方的膜层粘合，如图1A所示。其中，所述第二半导体衬底200可以作为该集成电路的封装的一部分。当然，本实施例的集成电路也可以不包括第二半导体衬底200。

图1B示出了本发明实施例的集成电路的结构的另一种示意性剖视图。该集成电路的结构与图1A示出的集成电路的结构的不同之处在于，该集成电路为包括射频开关器件的射频前端模块，其中第一组晶体管为射频开关器件中的晶体管；并且，该集成电路除包括位于第一半导体衬底100的第一区域的第一组晶体管、第一组垂直互连件105、第二组垂直互连件106以及第一组横向互连件107之外，还包括位于第一半导体衬底100的第二区域的第二组晶体管1201以及位于第一半导体衬底100的第三区域的第三组晶体管1301，如图1B所示，此外，该集成电路还可以包括图1B中未示出的其他部件，例如MEMS器件、集成无源器件(IPD)等，此次不再赘述。在本实施例中，第二组晶体管1201和第三组晶体管1301均包括多个晶体管，为了表示的简要，在图1B中每组晶体管仅示意性地示出了一个。关于第二组晶体管1201、第三组晶体管1301以及其他部件的具体结构以及制作方法等，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。

本发明的集成电路，由于第一组晶体管中的各个晶体管的顶部被位于第一半导体衬底的第一表面的第一体介电层隔离、底部被位于第一半导体衬底的第二表面的第二体介电层隔离、各个晶体管之间被位于第一半导体衬底内的第一组浅沟槽隔离所隔离，即，各个晶体管均被绝缘材料所隔离，因此第一组晶体管形成的部件，相对于现有技术，可以减轻甚至消除晶体管的源极、漏极、栅极以及互连线与第一半导体衬底的耦合作用产生的寄生电容，可以有效地降低通过晶体管的信号损失和形变，因而可以进而提高了整个集成电路的性能。

实施例二

下面，参照图2A-图2I以及图3来描述本发明实施例提出的集成电路的制造方法一个示例性方法的详细步骤。其中，图2A至2I为本发明实施例的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图；图3为本发明实施例的一种集成电路的制造方法的一种示意性流程图。

本发明实施例的集成电路的制造方法，用于制造实施例一所述的集成电路，具体包括如下步骤：

步骤A1：提供第一半导体衬底100，在第一半导体衬底100内形成埋入绝缘层104(即，第二体介电层104，相对后续的第一体介电层103而言)，在第一半导体衬底100内的埋入绝缘层104与第一半导体衬底100的第一表面之间形成第一组浅沟槽隔离102，如图2A所示。

其中，第一组浅沟槽隔离102的高度小于或等于埋入绝缘层104与第一半导体衬底100的第一表面的距离，即，埋入绝缘层104(第二体介电层104)距第一半导体衬底100的第一表面的距离大于或等于第一组浅沟槽隔离102的高度。

其中，形成第二体介电层104的方法可以包括：从第一半导体衬底100的第二表面(与第一表面相对的表面)对第一半导体衬底100进行非硅离子注入以在第一半导体衬底100的适当深度位置处形成非硅离子层。其中，该非硅离子层即可作为埋入绝缘层104。其中，所述非硅离子包括氧离子、碳离子、氮离子或它们之中至少两者的组合。

进一步的，在所述形成非硅离子层的步骤之后还可以包括对所述第一半导体衬底进行高温处理的步骤。

在本实施例中，埋入绝缘层104可以单独或与其他层一起作为覆盖后续形成的第一组晶体管的底部的第二体介电层。也可以作为后续对第一半导体衬底100进行减薄处理时的停止层。在本实施例中，此处形成埋入绝缘层104的工艺步骤可以根据实际情况予以省略，后续再通过沉积或其他工艺单独形成第二体介电层104。

步骤A2：在第一半导体衬底100内形成第一组晶体管，其中所述第一组晶体管中的相邻的晶体管之间被第一组浅沟槽隔离102所隔离，如图2B所示。

其中，第一组晶体管至少包括两个晶体管，图2B示出了第一组晶体管包括晶体管1011和晶体管1012两个晶体管的情况。每个晶体管均包括源极10111、漏极10112和栅极10113。

在本实施例中，形成第一组晶体管的方法可以包括如下步骤：

步骤A21：通过所述第一半导体衬底的所述第一表面进行第一次离子注入以形成第一掺杂区；

步骤A22：在所述第一半导体衬底的所述第一表面上形成栅极；

步骤A23：通过所述第一半导体衬底的所述第一表面进行第二次离子注入以形成第二掺杂区；

步骤A24：对所述第一半导体衬底进行热处理以激活第一次离子注入和第二次离子注入的离子。

其中，优选地，第一组晶体管中的各个晶体管均为金属氧化物半导体场效应管(MOS-FET)。进一步的，第一组晶体管中的各个晶体管均为全耗尽场效应晶体管。

在本实施例中，在形成第一组晶体管的同时，还可以在第一半导体衬底100的其他区域形成其他晶体管，例如第二组晶体管或第三组晶体管等，此处并不对此进行限定。本领域的技术人员可以理解，如果在步骤A2形成同时第二组晶体管或第三组晶体管，那么，在步骤A1中，还可以同时形成相应的沟槽隔离等结构。

步骤A3：在第一半导体衬底100的第一表面上形成第一体介电层103，其中第一体介电层103覆盖第一组晶体管中的各个晶体管的顶部以隔离所述晶体管的顶部，如图2C所示。

其中，晶体管(例如晶体管1011和晶体管1012)的顶部，是指晶体管的栅极所在的一侧。

步骤A4：在第一体介电层103内形成垂直于第一半导体衬底100的第一表面并且与第一组晶体管中的各个晶体管的源极10111、漏极10112以及栅极10113相连的第一组垂直互连件105，如图2D所示。

其中，第一组垂直互连件105的材料可以为含硅半导体材料或钨以及其他合适的材料。

步骤A5：在第一体介电层103的远离第一半导体衬底100的表面上形成第一组横向互连件107，第一组横向互连件107中的每一个互连件均与所述第一组垂直互连件105相连接，如图2E所示。

其中，第一组横向互连件107的材料可以为铝、钨或铜以及其他合适的材料。

步骤A6：继续进行后段制程(BEOL)工艺以在第一半导体衬底100的第一表面形成第三体介电层103’以及其他互连件，例如互连件108，如图2F所示。

本步骤可以形成多层的互连结构，也可以单层的互连结构，并且，本步骤可以根据实际情况予以省略，此次并不对此进行限定。

步骤A7：在第一半导体衬底100的第一表面接合用于作为承载衬底(carriersubstrate)的第二半导体衬底200。示例性地，第二半导体衬底103通过粘合层109与位于第一半导体衬底100第一表面的互连件108及其他层粘合，如图2G所示。

其中，粘合层109的材料可以为氧化物层或其他合适的材料。第二半导体衬底200可以为各种半导体衬底，其作用在于用于承载和支撑第一半导体衬底100。其中，第二半导体衬底200可以在后续工艺中去除，也可以予以保留。如予以保留，第二半导体衬底200可以在后续封装工艺中作为集成电路的封装的一部分。将作为承载衬底的第二半导体衬底200予以保留作为集成电路的封装的一部分，可以节省材料、降低成本。

步骤A8：对第一半导体衬底100的与第一表面相对的第二表面进行减薄处理，使得所述减薄处理停止于第二体介电层104(即埋入绝缘层104)之上，如图2H所示。

步骤A9：在第二体介电层104之上形成第四体介电层104’，形成贯穿第一体介电层103、第二体介电层104、第四体介电层104’和第一半导体衬底100的第二组垂直互连件106，其中，第二组垂直互连件106在第一体介电层103的远离第一半导体衬底100的表面上与第一组横向互连件107相连接，如图2I所示。

其中，第二组垂直互连件106的材料可以为含硅半导体材料、钨或铜以及其他合适的材料。

在本步骤中，形成第四体介电层104’的步骤可以省略。此时步骤A9包括：形成贯穿第一体介电层103、第二体介电层104和第一半导体衬底100的第二组垂直互连件106，其中，第二组垂直互连件106在第一体介电层103的远离第一半导体衬底100的表面上与第一组横向互连件107相连接。当然，如果在之前的步骤中省略形成埋入绝缘层104(即第二体介电层104)，那么第二组垂直互连件106则仅贯穿第一体介电层103和第一半导体衬底100。在本实施例中，在形成第二组垂直互连件106之前，还可以在第一半导体衬底100内拟形成第二组垂直互连件106的区域形成介电层，该介电层可以与第二体介电层104连成一个整体，也可以为与第二体介电层104独立的部分，此处并不对此进行限定。

在本实施例中，第二组垂直互连件106可以为硅通孔(TSV)或其他结构。第二组垂直互连件106的作用主要在于通过第一组横向互连件107将晶体管的源极、漏极以及栅极引到第一半导体衬底的另一表面。由于第一组晶体管中的各个晶体管的顶部被位于第一半导体衬底100的第一表面的第一体介电层103隔离、底部被位于第一半导体衬底100的第二表面的第二体介电层104隔离、各个晶体管之间被位于第一半导体衬底100内的第一组浅沟槽隔离102所隔离，因此可以减轻甚至消除晶体管的源极、漏极、栅极以及互连线与第一半导体衬底的耦合作用产生的寄生电容。本领域的技术人员可以理解，在图2I中，第二组垂直互连件106的顶端的金属层也可以省略，本实施例并不对此进行限定。

至此，完成了本实施例的集成电路的制造方法的相关步骤的介绍，后续可以通过划片、封装等步骤完成最终的集成电路的制造，此处不再赘述。

在本实施例中，根据上述方法制得的集成电路，可以为射频开关器件，其中第一组晶体管一般为射频开关器件中的晶体管；也可以为射频前端模块，其中第一组晶体管作为射频前端模块中的射频开关器件中的晶体管；还可以为其他集成模块，在此并不进行限定。关于集成电路的具体结构，除了包括第一组晶体管、第一组垂直互连件105、第二组垂直互连件106以及第一组横向互连件107之外，还可以包括位于第一半导体衬底100的其他区域的其他部件，例如，其他晶体管组、MEMS器件以及集成无源器件等，关于这些器件的具体结构以及它们的具体制作方法等，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。

根据本实施例的集成电路的制造方法制得的集成电路，由于第一组晶体管中的各个晶体管的顶部被位于第一半导体衬底的第一表面的第一体介电层隔离、底部被位于第一半导体衬底的第二表面的第二体介电层隔离、各个晶体管之间被位于第一半导体衬底内的第一组浅沟槽隔离所隔离，即，各个晶体管均被绝缘材料所隔离，因此第一组晶体管形成的部件，相对于现有技术，可以减轻甚至消除晶体管的源极、漏极、栅极以及互连线与第一半导体衬底的耦合作用产生的寄生电容，可以有效地降低通过晶体管的信号损失和形变，因而可以进而提高了整个集成电路的性能。

图3示出了本发明实施例提出的一种集成电路的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括：

步骤S101：提供第一半导体衬底，在所述第一半导体衬底内形成第一组浅沟槽隔离；

步骤S102：在所述第一半导体衬底内形成第一组晶体管，其中所述第一组晶体管中的相邻的晶体管被所述第一组浅沟槽隔离所隔离；

步骤S103：在所述第一半导体衬底的第一表面上形成第一体介电层，其中所述第一体介电层覆盖所述第一组晶体管中的各个晶体管的顶部以隔离所述晶体管的顶部；

步骤S104：在所述第一体介电层内形成垂直于所述第一半导体衬底的所述第一表面并且与所述第一组晶体管中的各个晶体管的源极、漏极以及栅极相连的第一组垂直互连件；

步骤S105：在所述第一体介电层的远离所述第一半导体衬底的表面上形成第一组横向互连件，其中所述第一组横向互连件中的每一个均与所述第一组垂直互连件相连接；

步骤S106：形成贯穿所述第一体介电层和所述第一半导体衬底的第二组垂直互连件，其中所述第二组垂直互连件在所述第一体介电层的远离所述第一半导体衬底的表面上与所述第一组横向互连件相连接。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (20)

1.一种集成电路，其特征在于，包括：

第一半导体衬底；

位于所述第一半导体衬底内的第一组晶体管；

位于所述第一半导体衬底内并将所述第一组晶体管中的相邻的晶体管隔离的第一组浅沟槽隔离；

位于所述第一半导体衬底的第一表面上并将所述第一组晶体管中的各个晶体管的顶部隔离的第一体介电层；

位于所述第一半导体衬底的与所述第一表面相对的第二表面上并将所述第一组晶体管中的各个晶体管的底部隔离的第二体介电层；

位于所述第一体介电层内、垂直于所述第一半导体衬底的所述第一表面且与所述第一组晶体管中的各个晶体管的源极、漏极以及栅极相连的第一组垂直互连件；

贯穿所述第一体介电层、所述第一半导体衬底和所述第二体介电层且垂直于所述第一半导体衬底的所述第一表面的第二组垂直互连件；

位于所述第一体介电层的远离所述第一半导体衬底的表面上且连接所述第一组垂直互连件和所述第二组垂直互连件的第一组横向互连件。

2.如权利要求1所述的集成电路，其特征在于，所述第一组晶体管中的各个晶体管均为金属氧化物半导体场效应管。

3.如权利要求2所述的集成电路，其特征在于，所述晶体管为全耗尽场效应晶体管。

4.如权利要求1所述的集成电路，其特征在于，所述第一组晶体管中的各个晶体管的栅极位于所述第一体介电层内。

5.如权利要求1所述的集成电路，其特征在于，所述第一半导体衬底为单晶硅。

6.如权利要求1所述的集成电路，其特征在于，所述第二组垂直互连件中的各个垂直互连件的侧向被所述第一体介电层、所述第一组浅沟槽隔离和所述第二体介电层分层环绕绝缘。

7.如权利要求1所述的集成电路，其特征在于，所述第一组垂直互连件的材料为含硅半导体材料或钨。

8.如权利要求1所述的集成电路，其特征在于，所述第二组垂直互连件的材料为含硅半导体材料、钨或铜。

9.如权利要求1所述的集成电路，其特征在于，所述第一组横向互连件的材料为铝、钨或铜。

10.如权利要求1所述的集成电路，其特征在于，所述集成电路为射频开关器件；

或者，所述集成电路为包括射频开关器件的射频前端模块，并且所述第一组晶体管为所述射频开关器件中的晶体管。

11.一种集成电路的制造方法，其特征在于，所述方法包括：

步骤S101：提供第一半导体衬底，在所述第一半导体衬底内形成第一组浅沟槽隔离；

步骤S102：在所述第一半导体衬底内形成第一组晶体管，其中所述第一组晶体管中的相邻的晶体管被所述第一组浅沟槽隔离所隔离；

步骤S103：在所述第一半导体衬底的第一表面上形成第一体介电层，其中所述第一体介电层覆盖所述第一组晶体管中的各个晶体管的顶部以隔离所述晶体管的顶部；

步骤S104：在所述第一体介电层内形成垂直于所述第一半导体衬底的所述第一表面并且与所述第一组晶体管中的各个晶体管的源极、漏极以及栅极相连的第一组垂直互连件；

步骤S105：在所述第一体介电层的远离所述第一半导体衬底的表面上形成第一组横向互连件，其中所述第一组横向互连件中的每一个均与所述第一组垂直互连件相连接；

步骤S106：形成贯穿所述第一体介电层和所述第一半导体衬底的第二组垂直互连件，其中所述第二组垂直互连件在所述第一体介电层的远离所述第一半导体衬底的表面上与所述第一组横向互连件相连接。

12.如权利要求11所述的集成电路的制造方法，其特征在于，在所述步骤S105与所述步骤S106之间还包括如下步骤：

步骤S10561：在所述第一半导体衬底的所述第一表面接合作为承载衬底的第二半导体衬底；

步骤S10562：对所述第一半导体衬底的与所述第一表面相对的第二表面进行减薄处理。

13.如权利要求12所述的集成电路的制造方法，其特征在于，

在所述步骤S101中，在形成所述第一组浅沟槽隔离之前，在所述第一半导体衬底内形成距所述第一半导体衬底的所述第一表面的距离大于或等于所述第一组浅沟槽隔离的高度的第二体介电层；并且，所述第一组浅沟槽隔离位于所述第二体介电层与所述第一半导体衬底的所述第一表面之间；

在所述步骤S102中，所述第一组晶体管中的各个晶体管的底部被所述第二体介电层所覆盖以隔离所述晶体管的底部；

在所述步骤S10562中，所述减薄处理停止于所述第二体介电层之上；

在所述步骤S106中，所述第二组垂直互连件在贯穿所述第一体介电层和所述第一半导体衬底的同时还贯穿所述第二体介电层。

14.如权利要求13所述的集成电路的制造方法，其特征在于，

在所述步骤S10562中，所述第二体介电层作为所述减薄处理的减薄停止层。

15.如权利要求11所述的集成电路的制造方法，其特征在于，在所述步骤S102中，形成所述第一组晶体管的方法包括：

步骤S1021：通过所述第一半导体衬底的所述第一表面进行第一次离子注入以形成第一掺杂区；

步骤S1022：在所述第一半导体衬底的所述第一表面上形成栅极；

步骤S1023：通过所述第一半导体衬底的所述第一表面进行第二次离子注入以形成第二掺杂区；

步骤S1024：对所述第一半导体衬底进行热处理以激活第一次离子注入和第二次离子注入的离子。

16.如权利要求11所述的集成电路的制造方法，其特征在于，所述第一组晶体管中的各个晶体管均为金属氧化物半导体场效应管。

17.如权利要求11所述的集成电路的制造方法，其特征在于，所述晶体管为全耗尽场效应晶体管。

18.如权利要求11所述的集成电路的制造方法，其特征在于，在所述步骤S102中，所述第一组晶体管中的各个晶体管的栅极位于所述第一半导体衬底的所述第一表面上。

19.如权利要求11所述的集成电路的制造方法，其特征在于，

所述第一组垂直互连件的材料为含硅半导体材料或钨；

和/或，所述第二组垂直互连件的材料为含硅半导体材料、钨或铜；

和/或，所述第一组横向互连件的材料为铝、钨或铜。

20.如权利要求11所述的集成电路的制造方法，其特征在于，所述集成电路为射频开关器件；

或者，所述集成电路为包括射频开关器件的射频前端模块，并且所述第一组晶体管为所述射频开关器件中的晶体管。