CN104241267B - 一种集成电路及其制造方法 - Google Patents

Abstract

本发明提供一种集成电路及其制造方法，涉及半导体技术领域。本发明的集成电路，将采用不同侧壁和底部绝缘的第一组晶体管、第二组晶体管、第三组晶体管以及集成无源器件等组件集成到单一芯片之上，相对于现有技术中的射频前端模块，具有更高的信噪比、更低的功耗、更小的器件尺寸以及更低的成本。本发明的集成电路的制造方法，用于制造上述集成电路，在制得的集成电路具有上述优点的同时，可以降低封装复杂度和制造成本。

Description

一种集成电路及其制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种集成电路及其制造方法。

背景技术

在半导体技术领域中，射频前端模块（Radio Frequency Frond-End Module，简称RF FEM）是无线通信设备（例如手机、平板电脑等）中的关键组件。在现有技术中，射频前端模块（RF FEM）通常由多个不同的芯片通过系统级封装（SiP）实现。一般而言，射频前端模块（RF FEM）通常包括功率放大器内核（Power amplifier core）、功率放大器控制器（PAcontroller）、调谐器（Tuners）、射频开关（RF switch）、滤波器（Filters）等不同芯片以及包括包络检测（envelope tracking）芯片在内的其他芯片。其中，功率放大器内核通常采用砷化镓（GaAs）芯片或高电压（HV）互补型金属氧化物半导体（CMOS）芯片；功率放大器控制器通常采用CMOS芯片，调谐器通常采用射频CMOS芯片，射频开关通常采用绝缘体上硅金属氧化物半导体场效应晶体管（SOI MOS），滤波器通常采用射频集成无源器件（RF IPD），而其他芯片（如包络检测芯片）通常采用CMOS芯片。

然而，在现有技术中，射频前端模块（RF FEM）由于由多个不同的芯片经过系统级封装（SiP）得到，因此往往具有模块尺寸大、信噪比（SNR）低、功耗大等缺点。此外，制造射频前端模块的方法（即，系统级封装方法）往往具有工艺复杂度高、成本高等缺点。

因此，为了解决上述问题，本发明提出一种新的集成电路及其制造方法。

发明内容

针对现有技术的不足，本发明提供一种集成电路及其制造方法，通过单一芯片实现现有技术中的射频前端模块（RF FEM）的部分或全部功能。

本发明实施例一提供一种集成电路，包括：第一半导体衬底、位于所述第一半导体衬底的第二表面上的第一体介电层以及分别位于所述第一半导体衬底的第一表面的第一区域、第二区域和第三区域的第一组晶体管、第二组晶体管和第三组晶体管，其中，

位于所述第一区域的所述第一组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第一区域的部分所隔离，其中所述第一组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第一距离，所述第一体介电层位于所述第一区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为第二距离；

位于所述第二区域的所述第二组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组深沟槽隔离所隔离，底部由所述第一体介电层位于所述第二区域的部分所隔离，其中所述第一组深沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第二距离，所述第一体介电层位于所述第二区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第二距离；

位于所述第三区域的所述第三组晶体管中的各个晶体管之间由位于第一半导体衬底内的第二组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第三区域的部分所隔离，其中所述第二组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离，所述第一体介电层位于所述第三区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离；

其中，所述第二距离大于所述第一距离。

其中，所述第一组晶体管为低压MOS晶体管，所述第二组晶体管为高压MOS晶体管。进一步的，所述第二组晶体管为横向扩散MOS晶体管。

其中，所述第三组晶体管为全耗尽型MOS晶体管。

其中，所述第一体介电层还包括位于所述第一半导体衬底的第四区域和第五区域的部分，其中，所述第一体介电层位于所述第一半导体衬底的第四区域和第五区域的部分贯穿所述第一半导体衬底。

其中，所述集成电路还包括位于所述第一半导体衬底的第四区域的硅通孔，所述硅通孔贯穿所述第一体介电层位于所述第一半导体衬底的第四区域的部分。

其中，所述集成电路还包括位于所述第一体介电层位于所述第一半导体衬底的第五区域的部分的上方的集成无源器件。

其中，所述集成无源器件包括电容和/或电感。

本发明实施例二提供一种集成电路的制造方法，所述方法包括：

步骤S101：提供第一半导体衬底，在所述第一半导体衬底内形成位于所述第一半导体衬底的第三区域且距所述第一半导体衬底的第一表面的距离为第一距离的岛状水平隔离层；

步骤S102：在所述第一半导体衬底的第一区域和第三区域分别形成的第一组浅沟槽隔离和第二组浅沟槽隔离，在所述第一半导体衬底的第二区域形成第一组深沟槽隔离，其中，所述第一组浅沟槽隔离靠近所述第一半导体衬底的与所述第一表面相对的第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第一距离，所述第二组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离，所述第一组深沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第二距离，所述第二距离大于所述第一距离；

步骤S103：在所述第一半导体衬底的第一区域、第二区域和第三区域分别形成第一组晶体管、第二组晶体管和第三组晶体管，其中，所述第一组晶体管、第二组晶体管和第三组晶体管均位于所述第一半导体衬底的第一表面一侧；

步骤S104：从所述第一半导体衬底的第二表面对所述第一半导体衬底进行刻蚀，以在所述第三区域形成露出所述岛状水平隔离层的第一沟槽，其中所述第二表面是与所述第一表面相对的表面；

步骤S105：在所述第一沟槽中填充介电材料并进行平坦化处理，以形成包括位于所述第一区域、第二区域和第三区域的部分的第一体介电层。

其中，所述第一组晶体管为低压MOS晶体管，所述第二组晶体管为高压MOS晶体管。进一步的，所述第二组晶体管为横向扩散MOS晶体管。

其中，所述第三组晶体管为全耗尽型MOS晶体管。

其中，在所述步骤S103和所述步骤S104之间还包括步骤S1034：

进行后段制程工艺以在所述第一半导体衬底的所述第一表面形成金属互连结构。

其中，形成所述岛状水平隔离层的方法包括：从所述第一半导体衬底的所述第二表面对所述第一半导体衬底进行非硅离子注入以在所述第一半导体衬底的第一深度位置处形成非硅离子层，其中所述非硅离子包括氧离子、碳离子、氮离子或它们之中至少两者的组合。

其中，在所述形成非硅离子层的步骤之后，还包括对所述第一半导体衬底进行高温处理的步骤。

其中，在所述步骤S1034与所述步骤S104之间还包括如下步骤：

步骤S10341：在所述第一半导体衬底的所述第一表面接合作为承载衬底的第二半导体衬底；

步骤S10342：对所述第一半导体衬底的所述第二表面进行减薄处理以使得减薄处理后的第一半导体衬底的第二表面距所述第一半导体衬底的第一表面的距离为第三距离，所述第三距离大于或等于所述第二距离。

其中，在所述步骤S101中，在形成所述岛状水平隔离层之前，在所述第一半导体衬底内形成距所述第一半导体衬底的所述第一表面的距离为所述第三距离的减薄停止层；在所述步骤S10342中，所述减薄处理停止于所述减薄停止层之上。

其中，形成所述减薄停止层的步骤包括：从所述第一半导体衬底的所述第二表面对所述第一半导体衬底进行非硅离子注入以在所述第一半导体衬底的第二深度位置处形成非硅离子层，其中所述非硅离子包括氧离子、碳离子、氮离子或它们之中至少两者的组合。

其中，在所述形成非硅离子层的步骤之后，还包括对所述第一半导体衬底进行高温处理的步骤。

其中，在所述步骤S104中，在从所述第一半导体衬底的第二表面对所述第一半导体衬底进行刻蚀以在所述第三区域形成露出所述岛状水平隔离层的第一沟槽的同时，还在所述第一半导体衬底的第四区域和第五区域形成贯穿经减薄处理的所述第一半导体衬底的第二沟槽；

在所述步骤S105中，在所述第一沟槽中填充介电材料的同时在所述第二沟槽中填充介电材料，并且，经平坦化处理形成的所述第一体介电层除包括位于所述第一半导体衬底的第一区域、第二区域和第三区域的部分之外，还包括位于所述第一半导体衬底的第四区域和第五区域的部分。

其中，在所述步骤S105之后还包括步骤S106：

在所述第一半导体衬底的第四区域形成硅通孔，所述硅通孔贯穿所述第一体介电层位于所述第一半导体衬底的第四区域的部分。

其中，在所述步骤S106之后还包括步骤S107：

在所述第一体介电层位于所述第一半导体衬底的第五区域的部分的上方形成集成无源器件。

其中，所述集成无源器件包括电容和/或电感。

本发明的集成电路，与现有技术中的射频前端模块（RF FEM）相比，具有更高的信噪比（SNR）、更低的功耗、更小的器件尺寸以及更低的成本。本发明的集成电路的制造方法，可以降低封装复杂度和制造成本，并且，根据该方法所制造的集成电路，与现有技术中的射频前端模块相比，具有信噪比高、功耗低、器件尺寸小等优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为本发明实施例一的一种集成电路的结构的示意性剖视图；

图2A至2J为本发明实施例二的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图1来描述本发明实施例提出的集成电路的结构。其中，图1为本发明实施例的一种集成电路的结构的示意性剖视图。

本实施例提供一种集成电路，其可以作为手机等通信设备的射频前端模块（RFFEM）。如图1所示，本实施例的集成电路包括：第一半导体衬底100、位于第一半导体衬底100上的第一体介电层1001以及位于第一半导体衬底100的第一区域的第一组晶体管1102、位于第一半导体衬底100的第二区域的第二组晶体管1202和位于第一半导体衬底100的第三区域的第三组晶体管1302。其中，第一组晶体管1102为核心MOS晶体管（Core MOS），一般为低压MOS晶体管，第二组晶体管1202为高压MOS晶体管（HV MOS），第三组晶体管1302为全耗尽型MOS晶体管（FD MOS），第四组晶体管1402也为核心MOS晶体管（Core MOS）。进一步的，第二组晶体管为LDMOS晶体管（即，横向扩散MOS晶体管）。在本实施例中，第一组晶体管1102、第二组晶体管1202和第三组晶体管1302均包括多个晶体管，为了表示的简要，在图1中每组晶体管仅示意性地示出了一个。其中，第三组晶体管1302可以为绝缘体上硅（SOI）晶体管。

在本实施例中，第一组晶体管1102中的各个晶体管之间由位于第一半导体衬底100的第一区域且具有第一深度H1的第一组浅沟槽隔离（STI）1101所隔离，底部由第一体介电层1001位于所述第一区域的部分所隔离，其中所述第一体介电层1001位于所述第一区域的部分在所述第一半导体衬底100内具有第二深度H2；第二组晶体管1202中的各个晶体管之间被位于第一半导体衬底100的第二区域且具有第二深度H2的第一组深沟槽隔离（DTI）1201所隔离，底部由所述第一体介电层1001位于所述第二区域的部分所隔离，其中所述第一体介电层1001位于所述第二区域的部分在所述第一半导体衬底100内具有第二深度H2；第三组晶体管1302中的各个晶体管之间被位于第一半导体衬底100的第三区域且具有第一深度H1的第二组浅沟槽隔离（STI）1301所隔离，底部由所述第一体介电层1001位于所述第三区域的部分所隔离，其中所述第一体介电层1001位于所述第三区域的部分在所述第一半导体衬底100内具有第一深度H1。其中，第一体介电层1001位于所述第三区域的部分1304嵌入到第一半导体衬底100之中，顶部与第一半导体衬底100的第二表面（背面）处于同一平面，底部与第二浅沟槽隔离1301以及第三组晶体管1302的底部相接触。在本实施例中，第二深度H2大于第一深度H1，并且第二深度H2小于等于第一半导体衬底100的厚度。其中，第一组浅沟槽隔离（STI）1101、第一组深沟槽隔离（DTI）1201和第二组浅沟槽隔离（STI）1301可以视为各组晶体管的隔离侧壁（简称侧壁）。第一体介电层1001可以视为各组晶体管的底部。即，第一组晶体管、第二组晶体管、第三组晶体管采用了不同侧壁和底部绝缘。

在本实施例中，第一半导体衬底100的第一表面（“正面”），是指第一半导体衬底100形成有晶体管的表面；第二表面（“背面或“反面”），则指第一半导体衬底100的与“第一表面”相对的另一表面。并且，在本实施例中，“深度”就是通常意义上“距离”，“深度”的计算方法以第一半导体衬底100的第一表面为参照，“某一层具有第一深度H1（或第二深度H2）”是指该层距离第一半导体衬底100的第一表面的距离为H1（或H2），具体可参见图1对H1和H2的标示，其他情形以此类推。具体而言，在本实施例中，第一组浅沟槽隔离1101靠近第一半导体衬底100的第二表面的一侧距第一半导体衬底100的第一表面的距离为“第一距离”H1；第一组深沟槽隔离1201靠近第一半导体衬底100的第二表面的一侧距第一半导体衬底100的第一表面的距离为“第二距离”H2；第二组浅沟槽隔离（STI）1301靠近第一半导体衬底100的第二表面的一侧距第一半导体衬底100的第一表面的距离也为“第一距离”H1。

在本实施例的集成电路中，如图1所示，第一组晶体管1102所在区域的半导体衬底的厚度与第二组晶体管1202所在区域的半导体衬底的厚度相同，但是，位于第一组晶体管1202中不同的晶体管的侧面的第一组浅沟槽隔离1101的深度小于位于第二组晶体管1202中不同的晶体管的侧面的第一组深沟槽隔离1201。第三组晶体管1302所在区域的半导体衬底的厚度小于第一组晶体管1102所在区域的半导体衬底的厚度以及第二组晶体管1202所在区域的半导体衬底的厚度，位于第三组晶体管1302中不同晶体管侧面的第二组浅沟槽隔离1301的深度与第一组浅沟槽隔离1101的深度相同。

本实施例的集成电路进一步还包括位于第一半导体衬底100的第四区域的硅通孔（TSV）1405和第一半导体衬底100的第五区域的硅通孔1505，硅通孔1405和硅通孔1505贯穿第一体介电层1001位于第一半导体衬底100的第四区域和第五区域中的部分1504。其中，第一体介电层1001位于第一半导体衬底100的第四区域和第五区域的部分1504贯穿第一半导体衬底100，并且，第一体介电层1001位于第一半导体衬底100的第四区域和第五区域的部分1504的上下表面分别与第一半导体衬底100的第一表面（正面）和第二表面（背面）处于同一水平面。在本实施例中，硅通孔1405和硅通孔1505的作用在于连接位于第一半导体衬底100第一表面（正面）和第二表面（背面）的器件。其中，硅通孔1405和硅通孔1505均可以为一个或多个，为了表示简要，图1中仅示出了一个硅通孔1405和一个硅通孔1505。需要解释的是，本实施例的第一体介电层1001包括位于第一半导体衬底100的第三区域的部分1304、位于第一半导体衬底100的第四区域和第五区域的部分1504和位于第一半导体衬底100的其他区域的部分1100，如图1所示。并且，1100、1304和1504一般为一个整体，图1中分区域示出只是为了便于描述和说明。

本实施例的集成电路进一步还包括位于第一半导体衬底100的第五区域的集成无源器件（IPD），该集成无源器件包括电容15061和电感15062。在本实施例中，集成无源器件位于第一体介电层1001位于第一半导体衬底100的第五区域的部分的上方，如图1所示。其中，电容15061和电感15062均可以为一个或多个，为了表示简要，图1中仅示出了一个电感和一个电容。在本实施例中，集成无源器件也可以仅包括电容或电感，对于电容或电感的数量，本实施例并不进行限定。在本实施例中，电容15061通过硅通孔1505与第一半导体衬底100第一表面（也称正面或上表面）的其他部件相连，当集成无源器件不包括电容15061时，硅通孔1505可以予以省略。

本实施例的集成电路一般还包括位于第一半导体衬底100的第一表面上的作为承载衬底的第二半导体衬底103，第二半导体衬底103一般通过粘合层102与位于第一半导体衬底100第一表面的金属间介电层或其他膜层粘合，如图1所示。其中，所述第二半导体衬底103可以作为该集成电路的封装的一部分。当然，本实施例的集成电路也可以不包括第二半导体衬底103。

在本实施例中，该集成电路还包括后段金属互连结构、焊盘结构（如焊盘1407、焊盘15071和焊盘15072以及连接焊盘1406等）以及层间介电层、金属间介电层等结构，如图1所示。

在本实施例中，该集成电路除包括第一组晶体管1102、第二组晶体管1202、第三组晶体管1302之外，还可以包括集成无源器件和硅通孔等组件。

本实施例的集成电路，由于集成了第一组晶体管1102、第二组晶体管1202、第三组晶体管1302以及集成无源器件等组件，因此可以用于实现射频前端模块（RF FEM）功能。其中，第一组晶体管1102可以用于实现功率放大器控制器的功能，第二组晶体管1202可以用于实现功率放大器内核的功能，第三组晶体管1302可以用于实现射频开关的功能，集成无源器件（例如电容15061和电感15062）可以用于实现滤波器的功能。

本实施例的集成电路，由于第一组晶体管1102等各组晶体管之间通过浅沟槽隔离或深沟槽隔离以及第一体介电层1001进行隔离，具有较好的噪声隔离效果，可以避免该集成电路中的不同的组成部分之间的噪声干扰，使得整个集成电路在整体上具有更高的信噪比（SNR）。而现有技术中的射频前端模块（RF FEM）通过多个芯片通过系统级封装实现，不同芯片间的走线会导致噪声的产生，往往信噪比较低。本领域的技术人员可以理解，现有的典型的RF器件技术如SOI器件，SOI上面的晶体管虽然有SOI中的氧化硅夹层实现底部绝缘，但是下部的硅基衬底仍然与晶体管甚至晶体管互连器件有电偶合作用，因而负面地影响了这些射频晶体管的信噪性能。而本发明实施例中的第三组晶体管，作为用于实现射频开关功能的晶体管其结构与现有技术中的上述SOI器件并不相同，其底部通过第一体介电层绝缘、周围通过第二组浅沟槽隔离绝缘，第一体介电层优选与第二组浅沟槽隔离相连接，因此可以具有更好的信噪性能。

此外，本实施例的集成电路显然比通过多个芯片通过系统级封装实现的射频前端模块具有更小的器件尺寸和更低的功耗以及更低的成本。并且，由于本实施例的集成电路通过单一芯片形式实现射频前端模块的功能，因此可以比较容易地实现多模多基带等功能更加全面的通信功能。

简言之，本发明的集成电路，与现有技术中的射频前端模块（RF FEM）相比，具有更高的信噪比、更低的功耗、更小的器件尺寸以及更低的成本。

实施例二

下面，参照图2A-图2J来描述本发明实施例提出的集成电路的制造方法一个示例性方法的详细步骤。其中，图2A至2J为本发明实施例的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图。

本发明实施例的集成电路的制造方法，用于制造实施例一所述的集成电路，具体包括如下步骤：

步骤A1：提供第一半导体衬底100，在第一半导体衬底100中形成平行于第一半导体衬底100表面的减薄停止层101，在第一半导体衬底100的第三区域形成平行于位于第一半导体衬底100中且平行于第一半导体衬底100表面的岛状水平隔离层（horizontalisolation layer）1300。其中，岛状水平隔离层1300在第一半导体衬底100中具有第一深度H1，减薄停止层101在第一半导体衬底100中具有第二深度H2，第二深度H2大于第一深度H1。形成的图形，如图2A所示。

在本实施例中，第一半导体衬底100的第一表面（或“正面”），是指第一半导体衬底100形成有晶体管（例如第一组晶体管1202）的表面；第二表面（“背面或“反面”）则指第一半导体衬底100的与“第一表面”相对的另一表面。并且，在本实施例中，“深度”就是通常意义上“距离”，“深度”的计算方法以第一半导体衬底100的第一表面为参照，“某一层具有第一深度H1（或第二深度H2）”是指该层距离第一半导体衬底100的第一表面的距离为H1（或H2），具体可参见图2A和图2J对H1和H2的标示，其他情形以此类推。

在本实施例中，示例性的，第一半导体衬底100包括第一区域、第二区域、第三区域、第四区域和第五区域等五个区域，如图2A所示。

在本实施例中，第一半导体衬底100一般采用体硅（bulk Si）。减薄停止层101和岛状水平隔离层1300均可以采用氧化物（氧化硅）或其他合适的材料。示例性的，减薄停止层101和岛状水平隔离层1300均为氧化硅。

其中，形成减薄停止层101的方法可以包括：从第一半导体衬底100的所述第二表面对第一半导体衬底100进行非硅离子注入以在第一半导体衬底100的第二深度H2位置处形成非硅离子层。其中，该非硅离子层即可作为减薄停止层101。其中，所述非硅离子包括氧离子、碳离子、氮离子或它们之中至少两者的组合。

进一步的，在所述形成非硅离子层的步骤之后还可以包括对所述第一半导体衬底进行高温处理的步骤。

形成岛状水平隔离层1300的方法，可以与形成减薄停止层101的方法相同，区别仅在于：在形成岛状水平隔离层1300时应当将形成的非硅离子层的位置控制在第一半导体衬底100的第三区域。此外，形成减薄停止层101的方法，还可以采用外延生长法形成，此处不再赘述。

在本实施例中，减薄停止层101的作用主要在于作为后续对第一半导体衬底100进行减薄处理时的停止层。在本实施例中，形成减薄停止层101的工艺步骤可以根据实际情况予以省略。

步骤A2：在第一半导体衬底100中形成浅沟槽隔离（STI）和深沟槽隔离（DTI）。

具体地，在第一半导体衬底100的第一区域形成具有第一深度H1的第一组浅沟槽隔离1101，在第一半导体衬底100的第二区域形成具有第二深度H2的第一组深沟槽隔离1201，在第一半导体衬底100的第三区域形成具有第一深度H1的第二组浅沟槽隔离1301，在第一半导体衬底100的第六区域形成具有第一深度H1的第三组浅沟槽隔离1401，如图2B所示。

其中，H2大于H1。在本实施例中，可以先形成第一组浅沟槽隔离1101、第二组浅沟槽隔离1301和第三组浅沟槽隔离1401，再形成第一组深沟槽隔离1201。

在本实施例中，第一组浅沟槽隔离1101靠近第一半导体衬底100的第二表面的一侧距第一半导体衬底100的第一表面的距离为“第一距离”H1（即，第一组浅沟槽隔离1101具有第一深度H1）；第一组深沟槽隔离1201靠近第一半导体衬底100的第二表面的一侧距第一半导体衬底100的第一表面的距离为“第二距离”H2（即，第一组深沟槽隔离1201具有第二深度H2）；第二组浅沟槽隔离（STI）1301靠近第一半导体衬底100的第二表面的一侧距第一半导体衬底100的第一表面的距离也为“第一距离”H1（即，第二组浅沟槽隔离1301具有第一深度H1）。减薄停止层101距第一半导体衬底100的第一表面的距离为“第二距离”H2。

此外，在本实施例中，形成的第一组深沟槽隔离1201在第一半导体衬底100中的深度也可以小于减薄停止层101在第一半导体衬底100中的深度，但仍需大于第一组浅沟槽隔离1101、第二组浅沟槽隔离1301和第三组浅沟槽隔离1401在第一半导体衬底100中的深度。

步骤A3：在第一半导体衬底100的第一区域、第二区域和第三区域分别形成第一组晶体管1102、第二组晶体管1202和第三组晶体管1302，如图2C所示。其中，第一组晶体管1102、第二组晶体管1202和第三组晶体管1302均位于第一半导体衬底100的第一表面一侧，如图2C所示。

在本实施例中，第一组晶体管1102、第二组晶体管1202和第三组晶体管1302均包括多个晶体管，为了表示的简要，在图2C及相关附图中每组晶体管仅示意性地示出了一个晶体管。并且，在本实施例中，对形成第一组晶体管1102、第二组晶体管1202和第三组晶体管1302的先后顺序并不进行限定，本领域的技术人员可以根据实际需要进行选择。

其中，第一组晶体管1102为核心MOS晶体管（Core MOS），一般为低压MOS晶体管，第二组晶体管1202为高压MOS晶体管（HV MOS），第三组晶体管1302为全耗尽型MOS晶体管（FDMOS），第四组晶体管1402也为核心MOS晶体管（Core MOS）。进一步的，第二组晶体管为LDMOS晶体管（即，横向扩散MOS晶体管）。

其中，第一组晶体管1102中的各个晶体管之间被位于第一半导体衬底100的第一区域且具有第一深度H1的第一组浅沟槽隔离（STI）1101所隔离；第二组晶体管1202中的各个晶体管之间被位于第一半导体衬底100的第二区域且具有第二深度H2的第一组深沟槽隔离（DTI）1201所隔离；第三组晶体管1302中的各个晶体管之间被位于第一半导体衬底100的第三区域且具有第一深度H1的第二组浅沟槽隔离（STI）1301所隔离。

步骤A4：进行后段制程（BEOL）工艺以在第一半导体衬底100的正面形成金属互连结构，如图2D所示。

具体地，通过半导体器件的后段制程（BEOL）工艺，在第一半导体衬底100的第一区域、第二区域、第三区域、第四区域和第五区域分别形成第一金属互连结构1103、第二金属互连结构1203、第三金属互连结构1303、第四金属互连结构1403和第五金属互连结构1503，如图2D所示。形成金属互连结构的方法，可以采用现有技术中的各种方法。在形成金属互连结构时，还需在第一半导体衬底100上形成层间介电层、金属层等膜层，此处不再赘述。

步骤A5：在第一半导体衬底100的第一表面接合用于作为承载衬底（carriersubstrate）的第二半导体衬底103。示例性地，第二半导体衬底103通过粘合层102与位于第一半导体衬底100第一表面的金属间介电层粘合，如图2E所示。

其中，粘合层102的材料可以为氧化物层或其他合适的材料。第二半导体衬底103可以为各种半导体衬底，其作用在于用于承载和支撑第一半导体衬底100。其中，第二半导体衬底103可以在后续工艺中去除，也可以予以保留。如予以保留，第二半导体衬底103可以在后续封装工艺中作为集成电路的封装的一部分。将作为承载衬底的第二半导体衬底103予以保留作为集成电路的封装的一部分，可以节省材料、降低成本。

步骤A6：对第一半导体衬底100的第二表面进行减薄处理至第二深度H2，如图2F所示。

其中，第二表面是与第一表面相对的表面；减薄处理至第二深度H2是指将减薄处理后的第一半导体衬底100的厚度与第二深度H2相同。当第一半导体衬底100中形成有减薄停止层101时，优选使得减薄工艺停止于减薄停止层101之上，即，第一半导体衬底100位于减薄停止层101之上的部分被完全去除，如图2F所示。

步骤A7：在第一半导体衬底100上形成第一体介电层1001，如图2G所示。

其中，第一体介电层1001包括位于第一半导体衬底100的第三区域的部分1304、位于第一半导体衬底100的第四区域和第五区域的部分1504和位于第一半导体衬底100的其他区域的部分1100，如图2G所示。1100、1304和1504一般为一个整体，图2G中分区域示出只是为了便于描述和说明。

其中，第一体介电层1001可以为氧化硅或其他合适的材料；优选的，第一体介电层1001为氧化硅。

在本实施例中，第一体介电层位于第三区域的部分1304嵌入到第一半导体衬底100之中，第一体介电层位于第三区域的部分1304的底部与第一半导体衬底100（指经过减薄处理的第一半导体衬底）的第二表面处于同一平面，顶部与第二浅沟槽隔离1301以及第三组晶体管1302的底部相接触。第一体介电层位于第四区域和第五区域的部分1504的上下表面分别与经过减薄处理的第一半导体衬底100的第一表面（正面）和第二表面（反面）处于同一水平面。

示例性的，步骤A7一般包括如下步骤：

步骤A701：对第一半导体衬底100进行刻蚀，在第三区域形成露出岛状水平隔离层1300的第一沟槽，并在第四区域和第五区域形成贯穿经减薄处理的第一半导体衬底100的第二沟槽；

步骤A702：在第一沟槽和第二沟槽中填充介电材料并进行平坦化处理，以形成第一体介电层1001。其中，介电材料可以为氧化物。

其中，进行平坦化处理，具体是指在填充介电材料后对第一半导体衬底100的第二表面进行平坦化处理。平坦化处理后，第一半导体衬底100的第二表面均被第一体介电层1001所覆盖，如图2G所示。进行平坦化处理的工艺，可以为化学机械抛光（CMP）或其他方法。

步骤A8：形成贯穿第一体介电层1001位于第四区域和第五区域的部分1504的硅通孔1405和硅通孔1505，如图2H所示。

其中，硅通孔1405和硅通孔1505的作用在于连接位于第一半导体衬底100第一表面和第二表面的器件。在本实施例中，硅通孔1405和硅通孔1505均可以为一个或多个，为了表示的简要，图2H及后续其他附图仅示出了一个硅通孔1405和一个硅通孔1505。

步骤A9：在第一体介电层1001位于第五区域的部分的上方形成集成无源器件（IPD）。其中，集成无源器件包括电容和/或电感元件。

示例性的，如图2I所示在第一体介电层1001位于第五区域的部分的上方形成电容15061和电感15062，其中，电容15061为平板电容，包括由金属层形成的上电极和下电极。其中，电容15061和电感15062均可以为一个或多个，为了表示简要，图2I及相关附图中仅示出了一个电感和一个电容。在本实施例中，集成无源器件也可以仅包括电容或电感，对于电容或电感的数量，本实施例并不进行限定。在本实施例中，电容15061通过硅通孔1505与第一半导体衬底100第一表面的其他部件相连，当集成无源器件不包括电容15061时，硅通孔1505可以予以省略。在本步骤中，还可以在形成集成无源器件的同时，形成位于硅通孔1405上方的连接焊盘1406。

步骤A10：形成用于连接硅通孔和集成无源器件的焊盘结构。

示例性的，如图2J所示，形成焊盘结构1407、15071和15072，其中，焊盘结构1407用于将硅通孔1405引向集成电路的外部，焊盘结构15071用于将电容15061引向集成电路的外部，焊盘结构15072用于将电感15062引向集成电路的外部。

至此，完成了本实施例的集成电路的制造方法的相关步骤的介绍，后续可以通过划片、封装等步骤完成最终的集成电路的制造，此处不再赘述。

此外，本实施例的集成电路的制造方法，除包括形成第一组晶体管1102、第二组晶体管1202、第三组晶体管1302以及集成无源器件等组件的步骤之外，还可以包括形成其他各种组件的步骤，在此并不进行限定。

根据本实施例的集成电路的制造方法制得的集成电路，集成了第一组晶体管1102、第二组晶体管1202、第三组晶体管1302以及集成无源器件等组件，可以用于实现射频前端模块（RF FEM）功能。

本实施例的集成电路的制造方法，由于形成了浅沟槽隔离或深沟槽隔离以及第一体介电层等结构，可以对第一组晶体管1102等各组件之间进行隔离，因而可以避免该集成电路中的不同的组件之间的噪声干扰，使得整个集成电路在整体上具有更高的信噪比（SNR）。而现有技术中的射频前端模块（RF FEM）通过多个芯片通过系统级封装实现，不同芯片间的走线会导致噪声的产生，往往信噪比较低。

此外，本实施例的集成电路的制造方法制得的集成电路，显然比通过多个芯片通过系统级封装实现的射频前端模块具有更小的器件尺寸和更低的功耗。而相对于现有技术中通过系统级封装的方式实现射频前端模块，本实施例的集成电路的制造方法，由于采用单一芯片的形式来实现，封装的复杂度将得到大幅的降低，因而制造成本也会得到降低。

概括而言，本实施例集成电路的制造方法，可以降低封装的复杂度和制造成本，并且，根据该方法所制得的集成电路，与现有技术中的射频前端模块相比，具有信噪比高、功耗低、器件尺寸小等优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (21)

1.一种集成电路，其特征在于，包括：第一半导体衬底、位于所述第一半导体衬底的第二表面上的第一体介电层以及分别位于所述第一半导体衬底的第一表面的第一区域、第二区域和第三区域的第一组晶体管、第二组晶体管和第三组晶体管，其中，

位于所述第一区域的所述第一组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第一区域的部分所隔离，其中所述第一组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第一距离，所述第一体介电层位于所述第一区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为第二距离；

位于所述第二区域的所述第二组晶体管中的各个晶体管之间由位于所述第一半导体衬底内的第一组深沟槽隔离所隔离，底部由所述第一体介电层位于所述第二区域的部分所隔离，其中所述第一组深沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第二距离，所述第一体介电层位于所述第二区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第二距离；

位于所述第三区域的所述第三组晶体管中的各个晶体管之间由位于第一半导体衬底内的第二组浅沟槽隔离所隔离，底部由所述第一体介电层位于所述第三区域的部分所隔离，其中所述第二组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离，所述第一体介电层位于所述第三区域的部分的靠近所述第一半导体衬底的所述第一表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离；

所述第一体介电层还包括位于所述第一半导体衬底的第四区域和第五区域的部分，其中，所述第一体介电层位于所述第一半导体衬底的第四区域和第五区域的部分贯穿所述第一半导体衬底；

其中，所述第二距离大于所述第一距离。

2.如权利要求1所述的集成电路，其特征在于，所述第一组晶体管为低压MOS晶体管，所述第二组晶体管为高压MOS晶体管。

3.如权利要求1所述的集成电路，其特征在于，所述第三组晶体管为全耗尽型MOS晶体管。

4.如权利要求2所述的集成电路，其特征在于，所述第二组晶体管为横向扩散MOS晶体管。

5.如权利要求1所述的集成电路，其特征在于，所述集成电路还包括位于所述第一半导体衬底的第四区域的硅通孔，所述硅通孔贯穿所述第一体介电层位于所述第一半导体衬底的第四区域的部分。

6.如权利要求1所述的集成电路，其特征在于，所述集成电路还包括位于所述第一体介电层位于所述第一半导体衬底的第五区域的部分的上方的集成无源器件。

7.如权利要求6所述的集成电路，其特征在于，所述集成无源器件包括电容和/或电感。

8.一种集成电路的制造方法，其特征在于，所述方法包括：

步骤S101：提供第一半导体衬底，在所述第一半导体衬底内形成位于所述第一半导体衬底的第三区域且距所述第一半导体衬底的第一表面的距离为第一距离的岛状水平隔离层；

步骤S102：在所述第一半导体衬底的第一区域和第三区域分别形成第一组浅沟槽隔离和第二组浅沟槽隔离，在所述第一半导体衬底的第二区域形成第一组深沟槽隔离，其中，所述第一组浅沟槽隔离靠近所述第一半导体衬底的与所述第一表面相对的第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第一距离，所述第二组浅沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为所述第一距离，所述第一组深沟槽隔离靠近所述第一半导体衬底的所述第二表面的一侧距所述第一半导体衬底的所述第一表面的距离为第二距离，所述第二距离大于所述第一距离；

步骤S103：在所述第一半导体衬底的第一区域、第二区域和第三区域分别形成第一组晶体管、第二组晶体管和第三组晶体管，其中，所述第一组晶体管、第二组晶体管和第三组晶体管均位于所述第一半导体衬底的第一表面一侧；

步骤S104：在从所述第一半导体衬底的第二表面对所述第一半导体衬底进行刻蚀以在所述第三区域形成露出所述岛状水平隔离层的第一沟槽，同时在所述第一半导体衬底的第四区域和第五区域形成贯穿经减薄处理的所述第一半导体衬底的第二沟槽，其中所述第二表面是与所述第一表面相对的表面；

步骤S105：在所述第一沟槽中填充介电材料的同时在所述第二沟槽中填充介电材料，并且，经平坦化处理形成的第一体介电层除包括位于所述第一半导体衬底的第一区域、第二区域和第三区域的部分之外，还包括位于所述第一半导体衬底的第四区域和第五区域的部分。

9.如权利要求8所述的集成电路的制造方法，其特征在于，所述第一组晶体管为低压MOS晶体管，所述第二组晶体管为高压MOS晶体管。

10.如权利要求8所述的集成电路的制造方法，其特征在于，所述第三组晶体管为全耗尽型MOS晶体管。

11.如权利要求9所述的集成电路的制造方法，其特征在于，所述第二组晶体管为横向扩散MOS晶体管。

12.如权利要求8所述的集成电路的制造方法，其特征在于，在所述步骤S103和所述步骤S104之间还包括步骤S1034：

进行后段制程工艺以在所述第一半导体衬底的所述第一表面形成金属互连结构。

13.如权利要求8所述的集成电路的制造方法，其特征在于，形成所述岛状水平隔离层的方法包括：从所述第一半导体衬底的所述第二表面对所述第一半导体衬底进行非硅离子注入以在所述第一半导体衬底的第一深度位置处形成非硅离子层，其中所述非硅离子包括氧离子、碳离子、氮离子或它们之中至少两者的组合。

14.如权利要求13所述的集成电路的制造方法，其特征在于，在所述形成非硅离子层的步骤之后，还包括对所述第一半导体衬底进行高温处理的步骤。

15.如权利要求12所述的集成电路的制造方法，其特征在于，在所述步骤S1034与所述步骤S104之间还包括如下步骤：

步骤S10341：在所述第一半导体衬底的所述第一表面接合作为承载衬底的第二半导体衬底；

步骤S10342：对所述第一半导体衬底的所述第二表面进行减薄处理以使得减薄处理后的第一半导体衬底的第二表面距所述第一半导体衬底的第一表面的距离为第三距离，所述第三距离大于或等于所述第二距离。

16.如权利要求15所述的集成电路的制造方法，其特征在于，

在所述步骤S101中，在形成所述岛状水平隔离层之前，在所述第一半导体衬底内形成距所述第一半导体衬底的所述第一表面的距离为所述第三距离的减薄停止层；

在所述步骤S10342中，所述减薄处理停止于所述减薄停止层之上。

17.如权利要求16所述的集成电路的制造方法，其特征在于，形成所述减薄停止层的步骤包括：从所述第一半导体衬底的所述第二表面对所述第一半导体衬底进行非硅离子注入以在所述第一半导体衬底的第二深度位置处形成非硅离子层，其中所述非硅离子包括氧离子、碳离子、氮离子或它们之中至少两者的组合。

18.如权利要求17所述的集成电路的制造方法，其特征在于，在所述形成非硅离子层的步骤之后，还包括对所述第一半导体衬底进行高温处理的步骤。

19.如权利要求18所述的集成电路的制造方法，其特征在于，在所述步骤S105之后还包括步骤S106：

在所述第一半导体衬底的第四区域形成硅通孔，所述硅通孔贯穿所述第一体介电层位于所述第一半导体衬底的第四区域的部分。

20.如权利要求19所述的集成电路的制造方法，其特征在于，在所述步骤S106之后还包括步骤S107：

在所述第一体介电层位于所述第一半导体衬底的第五区域的部分的上方形成集成无源器件。

21.如权利要求20所述的集成电路的制造方法，其特征在于，所述集成无源器件包括电容和/或电感。