CN107305840A - 一种半导体器件及其制造方法和电子装置 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制造方法和电子装置。所述方法包括：提供第一衬底，在所述第一衬底的第一表面上形成包括硅通孔的前端器件，在所述第一衬底的第一表面上接合有第二衬底；对所述第一衬底的第二表面进行减薄处理并回蚀刻，以露出部分所述硅通孔；在所述第一衬底的第二表面上形成扩散阻挡材料层，以覆盖露出的所述硅通孔；回蚀刻所述扩散阻挡材料层，以在所述硅通孔侧壁的周边上形成扩散阻挡层；在所述第一衬底的第二表面上形成介电层，以覆盖所述硅通孔和所述扩散阻挡层；平坦化所述介电层至所述硅通孔。所述方法提高了所述半导体器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路(integratedcircuit，IC)技术，3D集成电路(integrated circuit，IC)被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，那么就会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。
因此，目前在所述3D集成电路(integrated circuit，IC)技术中大都采用硅通孔(Through Silicon Via，TSV)以及位于硅通孔上方的金属互连结构形成电连接，然后进一步实现晶圆之间的键合。
在3D IC立体叠合技术，硅通孔(TSV)、中介板(Interposer)等关键技术、封装零组件的协助下，在有限面积内进行最大程度的晶片叠加与整合，进一步缩减晶片面积、封装体积并提升晶片沟通效率。因此，晶圆水平上的Cu-Cu接合(Wafer level Cu-Cu bonding)作为3DIC中的一项关键技术，在高端产品上的有重要的应用趋势。
在半导体器件的制备过程中在晶圆接合之后进行回蚀刻，露出所述硅通孔，需要在露出的硅通孔周围形成扩散阻挡层，以防止硅通孔中金属的扩散，在该步骤中需要进行平坦化步骤，但是在平坦化步骤中会引起晶圆的脱落或者碎裂等。
因此，为解决目前工艺中的上述技术问题，有必要提出一种新的半导体器件及其制造方法和电子装置。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例一提供了一种半导体器件的制造方法，所述方法包括：
提供第一衬底，在所述第一衬底的第一表面上形成包括硅通孔的前端器件，在所述第一衬底的第一表面上接合有第二衬底；
对所述第一衬底的第二表面进行减薄处理并回蚀刻，以露出部分所述硅通孔；
在所述第一衬底的第二表面上形成扩散阻挡材料层，以覆盖露出的所述硅通孔；
回蚀刻所述扩散阻挡材料层，以在所述硅通孔侧壁的周边上形成扩散阻挡层；
在所述第一衬底的第二表面上形成介电层，以覆盖所述硅通孔和所述扩散阻挡层；
平坦化所述介电层至所述硅通孔。
可选地，所述扩散阻挡材料层包括SiON层、Ta层、TaN层、SIN层、Ti层、TIN层中的一种或多种。
可选地，所述扩散阻挡材料层的沉积温度低于150℃。
可选地，所述扩散阻挡材料层的厚度在1000埃以下。
可选地，通过硅烷基反应系统沉积所述扩散阻挡材料层。
可选地，所述第一衬底与所述第二衬底接合的方法包括：
提供第一衬底，在所述第一衬底的第一表面上形成有所述硅通孔和位于所述硅通孔上方的功能器件，以与所述硅通孔形成电连接；
将所述第一衬底的第一表面与所述第二衬底接合；
反转所述第一衬底，以对所述第一衬底的第二表面进行减薄处理并回蚀刻。
本发明还提供了一种半导体器件，所述半导体器件包括：
第一衬底；
硅通孔，嵌于所述第一衬底中并且露出所述硅通孔的顶端；
扩散阻挡层，位于露出的所述硅通的侧壁上；
介电层，位于所述第一衬底和所述扩散阻挡层上，与所述硅通孔的顶部平齐。
可选地，所述扩散阻挡材料层包括SiON层、Ta层、TaN层、SIN层、Ti层、TIN层中的一种或多种。
可选地，所述扩散阻挡材料层的沉积温度低于150℃。
可选地，其特征在于，所述扩散阻挡层的厚度在1000埃以下。
本发明还提供了一种电子装置，包括上述的半导体器件。
为了解决目前工艺中存在的问题，本发明在所述半导体器件制备中在露出所述硅通孔之后低温沉积扩散阻挡材料层，以防止对硅通孔造成氧化，同时对所述扩散阻挡材料层进行回蚀刻，仅在所述硅通孔的侧壁上形成扩散阻挡层，同时可以释放器件中存在的应力，最后沉积介电层并平坦化，通过所述方法很好的解决了硅通孔中金属扩散的问题，同时可以防止在平坦化过程中造成晶圆的脱落或者碎裂等，进一步提高了所述半导体器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图；
图2A-图2G为本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图3示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
目前工艺中所述半导体器件制造方法包括：
提供第一衬底，在所述第一衬底的第一表面一侧形成包括硅通孔的前端器件，在所述第一衬底的第一表面上接合有第二衬底；
对所述第二衬底进行减薄处理并回蚀刻，以露出所述硅通孔的顶端；
在所述第一衬底上形成介电层，以覆盖露出的所述硅通孔的顶端；
然后执行平坦化步骤至所述硅通孔。
其中，所述介电层通常选用ONO(氧化物-氮化物-氧化物的结构绝缘隔离层)，但是所述方法存在硅通孔中金属扩散和平坦化过程中造成晶圆脱落或者碎裂的问题。
为了解决该问题，发明人尝试增加所述介电层的厚度，将其厚度增加到1千埃至3千埃左右，但是仍存在晶圆脱落或者碎裂的问题。
此外，大部分的介电层的沉积温度都高于200℃，这会对露出的硅通孔中的金属造成氧化，虽然有些氧化物的沉积温度也低于150℃，但是这类氧化物并不能有效的阻止硅通孔中的金属的扩散。
因此目前工艺中存在上述多个相互矛盾的问题对器件的制备和性能带来很大影响，为了本发明提供了一种半导体器件的制造方法，所述方法包括：
提供第一衬底，在所述第一衬底的第一表面上形成包括硅通孔的前端器件，在所述第一衬底的第一表面上接合有第二衬底；
对所述第一衬底的第二表面进行减薄处理并回蚀刻，以露出部分所述硅通孔；
在所述第一衬底的第二表面上形成扩散阻挡材料层，以覆盖露出的所述硅通孔的顶端；
回蚀刻所述扩散阻挡材料层，以在所述硅通孔的周边的侧壁上形成阻挡层；
在所述第一衬底的第二表面上形成介电层，以覆盖露出的所述硅通孔和所述阻挡层；
平坦化所述介电层至所述硅通孔。
其中，所述扩散阻挡材料层包括SiON层、Ta层、TaN层、SIN层、Ti层、TIN层中的一种或多种。
可选地，所述扩散阻挡材料层的沉积温度低于150℃。
可选地，所述扩散阻挡材料层的厚度为1000埃以下。
可选地，通过硅烷基反应系统沉积所述扩散阻挡材料层。
本发明在所述半导体器件制备中在露出所述硅通孔之后低温沉积扩散阻挡材料层，以防止对硅通孔造成氧化，同时对所述扩散阻挡材料层进行回蚀刻，仅在所述硅通孔的侧壁上形成扩散阻挡层，同时可以释放器件中存在的应力，最后沉积介电层并平坦化，通过所述方法很好的解决了硅通孔中金属扩散的问题，同时可以防止在平坦化过程中造成晶圆的脱落或者碎裂等，进一步提高了所述半导体器件的性能和良率。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例一
下面，参照图1以及图2A-图2G来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图1为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图，具体地包括：
步骤S1：提供第一衬底，在所述第一衬底的第一表面上形成包括硅通孔的前端器件，在所述第一衬底的第一表面上接合有第二衬底；
步骤S2：对所述第一衬底的第二表面进行减薄处理并回蚀刻，以露出部分所述硅通孔；
步骤S3：在所述第一衬底的第二表面上形成扩散阻挡材料层，以覆盖露出的所述硅通孔；
步骤S4：回蚀刻所述扩散阻挡材料层，以在所述硅通孔侧壁的周边上形成扩散阻挡层；
步骤S5：在所述第一衬底的第二表面上形成介电层，以覆盖所述硅通孔和所述扩散阻挡层；
步骤S6：平坦化所述介电层至所述硅通孔。
本实施例的半导体器件的制造方法，具体包括如下步骤：
执行步骤一，提供第一衬底201，在所述第一衬底的第一表面一侧形成包括硅通孔202的前端器件，在所述第一衬底的第二表面上接合有第二衬底203。
具体地，如图2A所述，其中，第一衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
作为示例，本实施例中，第一衬底为绝缘体上硅(SOI)，包括自下而上的体硅、氧化埋层和顶层硅。
其中所述第一衬底的第一表面为所述第一衬底的正面，例如所述第一衬底的正面是指形成有CMOS器件以及图案的一面，所述第一衬底的背面是指没有形成CMOS器件以及图案的一面，在后续的步骤中，若不特殊说明，所述第一衬底的正面和背面均参照该解释。
在所述第一衬底的第一表面形成硅通孔202，例如所述硅通孔在形成所述CMOS器件之前在所述器件晶圆中形成。
其中形成所述硅通孔的方法包括但不限于以下步骤：
在所述第一衬底的第一表面上沉积图案化的光刻胶层，以所述光刻胶层为掩膜蚀刻所述半导体衬底，形成通孔，然灰化去除所述光刻胶层，然后在所述通孔中填充导电材料，形成硅通孔。
其中，所述导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。
较佳地，导电材料为钨材料。在另一实施例中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
可选地，填充所述导电材料之前，还可以在所述通孔中沉积介质层，所述介质层包含两层，分别为阻挡层和衬里层，然后再形成所述硅通孔。
进一步，所述硅通孔中的导电层选用金属铜。
进一步，在所述第一衬底的第一表面上在所述硅通孔的上方还可以形成各种功能器件，并且与所述硅通孔形成电连接，例如可以形成各种有源器件等，所述有源器件包括但不限于晶体管、二极管等。
此外，在所述有源器件上还可以形成各种互连结构，所述互连结构包括若干金属层以及位于所述若干金属层之间的通孔，所述互连结构用于和所述CMOS器件形成电连接。
然后在所述第一衬底201的第一表面(正面)形成第二衬底203。
具体地，如图2A所示，在该步骤中提供第二衬底203，并和所述第一衬底201的正面进行键合。
在本发明中，所述第二衬底203可以选用硅、多晶硅等材料，并不局限于某一种。
具体地，在该步骤中可以通过粘结胶将第一衬底和所述第二衬底进行键合，此外还可以通过熔融键合的方法将所述第一衬底和所述第二衬底进行键合，并不局限于某一种，根据具体需要进行设计，在此不再赘述。
执行步骤二，对所述第一衬底的第二表面进行减薄处理并回蚀刻，以露出部分所述硅通孔。
具体地，如图2B所述，首先将所述器件晶圆反转，在执行反转步骤之后，所述第二衬底位于底部，所述第一衬底的第二表面，即所述第二衬底的底面向上。
接着执行对所述器件晶圆的进行减薄的步骤。
在该步骤中所述减薄步骤包对所述第二衬底进行背部研磨。
在该步骤中，所述研磨方法可以选用本领域常用的方法，并不局限于某一种，在此不再赘述。
在该步骤中将所述器件晶圆的背面研磨至所述硅通孔的顶部，以露出所述硅通孔的顶部，以保证满足所述硅通孔TTV性能的要求。
在露出所述硅通孔的顶部之后，硅通孔中的金属铜通常会发生侧边效应，例如发生严重的铜扩散，致使后续步骤中在沉积介电层之后发生介电层的碎裂。目前工艺中形成铜扩散阻挡层的方法不能满足硅通孔的要求。
接着回蚀刻所述第一衬底的背面，以露出部分所述硅通孔202。
具体地，如图2C所示，在该步骤中选用和所述硅通孔具有较大蚀刻选择比的方法回蚀刻所述第一衬底的背面，以防止对所述硅通孔造成损坏。
在该步骤中，露出的所述硅通孔的厚度小于10um。
在本发明中可以选用干法蚀刻或者湿法蚀刻，并不局限于某一种，例如选用反应离子蚀刻方法，所述反应离子刻蚀选用CxFy气体，例如CF4、CHF3、C4F8或C5F8，在本发明的一具体实施方式中，所述蚀刻可以选用CF4、CHF3，另外加上N2、CO2中的一种作为蚀刻气氛，其中气体流量为CF4 10-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。
执行步骤三，在所述第一衬底的第二表面上形成扩散阻挡材料层204，以覆盖露出的所述硅通孔的顶端。
具体地，如图2D所示，在该步骤中其中，所述扩散阻挡材料层包括SiON层、Ta层、TaN层、SIN层、Ti层、TIN层中的一种或多种。
进一步，所述扩散阻挡材料层还可以选用一些复合材料：含有元素Mo的复合物。
可选地，所述扩散阻挡材料层的沉积温度低于150℃。
可选地，所述扩散阻挡材料层的厚度为1000埃以下。
可选地，通过硅烷基反应系统沉积所述扩散阻挡材料层。
目前工艺中并没有形成所述扩散阻挡材料层的步骤，而是直接形成介电层，使用所述介电层作为绝缘层同时作为扩散阻挡层，但是所述介电层的沉积温度都高于200℃，这会对露出的硅通孔中的金属造成氧化，虽然有些氧化物的沉积温度也低于150℃，但是这类氧化物并不能有效的阻止硅通孔中的金属的扩散，而且单纯的增加所述介电层的厚度，并不能解决晶圆脱落或者碎裂的问题。
因此在本发明中在所述第一衬底的第二表面上形成扩散阻挡材料层，以覆盖露出的所述硅通孔的顶端，所述低温不会对所述通孔造成任何损坏，而且所述扩散阻挡材料层可以对金属铜的扩散起到很好的阻挡作用，更进一步，所述扩散阻挡材料层的厚度为1000埃左右，其厚度适中，在后续的步骤中还包括对所述扩散阻挡材料层回蚀刻的步骤，以去除所述器件中存在的应力。
本发明在所述半导体器件制备中在露出所述硅通孔之后低温沉积扩散阻挡材料层，以防止对硅通孔造成氧化，同时对所述扩散阻挡材料层进行回蚀刻，仅在所述硅通孔的侧壁上形成扩散阻挡层，同时可以释放器件中存在的应力，最后沉积介电层并平坦化，通过所述方法很好的解决了硅通孔中金属扩散的问题，同时可以防止在平坦化过程中造成晶圆的脱落或者碎裂等，进一步提高了所述半导体器件的性能和良率。
执行步骤四，回蚀刻所述扩散阻挡材料层204，以在所述硅通孔的周边的侧壁上形成扩散阻挡层2041。
具体地，如图2E所示，在该步骤中，蚀刻去除所述第一衬底的第二表面上的所述扩散阻挡材料层，仅保留位于所述硅通孔的周边的侧壁上的所述扩散阻挡材料层，以形成扩散阻挡层2041。
其中，所述扩散阻挡层2041环绕所述硅通孔的侧壁设置，以在所述硅通孔的四周完全包围所述硅通孔，以形成较好的阻挡效果。
进一步，所述回蚀刻选用湿法蚀刻。可选地，所述湿法蚀刻选用和所述第一衬底具有较大蚀刻选择比的方法。
执行步骤五，在所述第一衬底的第二表面上形成介电层，以覆盖露出的所述硅通孔和所述阻挡层；平坦化所述介电层至所述硅通孔。
具体地，如图2F所示，在该步骤中沉积介电层205，以覆盖所述第一衬底的背面和露出的所述硅通孔。
在该步骤中，所述介电层205可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。
可选地，所述介电层205选用低温沉积方法，例如所述介电层205的沉积温度可以低于150℃。
在该步骤中所述介电层完全覆盖所述器件晶圆的背面以及所述硅通孔。
在该步骤中由于所述介电层的沉积温度较低，不会对硅通孔造成影响，而且所述器件中由于所述阻挡层的回蚀刻去除了器件中存在的应力，因此所述介电层没有凸起，更加光滑，也不会发生目前工艺中碎裂的现象。
接着平坦化所述介电层至所述硅通孔。
具体地，如图2G所示，在该步骤中可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
进一步，所述方法还进一步包括：在所述器件晶圆的背面进行晶圆的键合和/或堆叠的工艺。
至此，完成了本发明实施例的制备所述半导体气器件的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制造方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过目前工艺中的各种工艺来实现，此处不再赘述。
本发明在所述半导体器件制备中在露出所述硅通孔之后低温沉积扩散阻挡材料层，以防止对硅通孔造成氧化，同时对所述扩散阻挡材料层进行回蚀刻，仅在所述硅通孔的侧壁上形成扩散阻挡层，同时可以释放器件中存在的应力，最后沉积介电层并平坦化，通过所述方法很好的解决了硅通孔中金属扩散的问题，同时可以防止在平坦化过程中造成晶圆的脱落或者碎裂等，进一步提高了所述半导体器件的性能和良率。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
实施例二
本发明实施例提供一种半导体器件，其采用前述实施例一中的制造方法制备获得。
下面，参照图2G来描述本发明实施例提出的半导体器件的一种结构。其中，图2G为本发明实施例的半导体器件的结构的一种剖视图。
如图2G所示，本实施例的半导体器件包括：
第一衬底201；
硅通孔202，嵌于所述第一衬底中并且露出所述硅通孔的顶端；
扩散阻挡层2041，位于露出的所述硅通孔的顶端的侧壁上；
介电层205，位于所述第一衬底和所述扩散阻挡层上，与所述硅通孔的顶部平齐。
具体地，其中，第一衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
作为示例，本实施例中，第一衬底为绝缘体上硅(SOI)，包括自下而上的体硅、氧化埋层和顶层硅。
其中所述第一衬底的第一表面为所述第一衬底的正面，例如所述第一衬底的正面是指形成有CMOS器件以及图案的一面，所述第一衬底的背面是指没有形成CMOS器件以及图案的一面，在后续的步骤中，若不特殊说明，所述第一衬底的正面和背面均参照该解释。
其中，所述扩散阻挡层2041包括SiON层、Ta层、TaN层、SIN层、Ti层、TIN层中的一种或多种。
进一步，所述扩散阻挡层2041还可以选用一些复合材料：含有元素Mo的复合物。
可选地，所述扩散阻挡层2041的沉积温度低于150℃。
可选地，所述扩散阻挡层2041的厚度为1000埃以下。
在所述第一衬底的第一表面形成有硅通孔202，例如所述硅通孔在形成所述CMOS器件之前在所述器件晶圆中形成。
其中形成所述硅通孔的方法包括但不限于以下步骤：
在所述第一衬底的第一表面上沉积图案化的光刻胶层，以所述光刻胶层为掩膜蚀刻所述半导体衬底，形成通孔，然灰化去除所述光刻胶层，然后在所述通孔中填充导电材料，形成硅通孔。
其中，所述导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。
较佳地，导电材料为钨材料。在另一实施例中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
可选地，填充所述导电材料之前，还可以在所述通孔中沉积介质层，所述介质层包含两层，分别为阻挡层和衬里层，然后再形成所述硅通孔。
进一步，所述硅通孔中的导电层选用金属铜。
进一步，在所述第一衬底的第一表面上在所述硅通孔的上方还可以形成各种功能器件，并且与所述硅通孔形成电连接，例如可以形成各种有源器件等，所述有源器件包括但不限于晶体管、二极管等，此外，在所述有源器件上还可以形成各种互连结构，所述互连结构包括若干金属层以及位于所述若干金属层之间的通孔，所述互连结构用于和所述CMOS器件形成电连接。
在所述硅通孔的周边的侧壁上形成有扩散阻挡层2041。
所述扩散阻挡层2041的沉积温度低于150℃。
可选地，所述扩散阻挡层2041的厚度为1000埃以下。
可选地，通过硅烷基反应系统沉积所述扩散阻挡材料层。
目前工艺中并没有形成所述扩散阻挡材料层的步骤，而是直接形成介电层，使用所述介电层作为绝缘层同时作为扩散阻挡层，但是所述介电层的沉积温度都高于200℃，这会对露出的硅通孔中的金属造成氧化，虽然也存在氧化物的沉积温度低于150℃，但是这类氧化物并不能有效的阻止硅通孔中的金属的扩散，而且单纯的增加所述介电层的厚度，并不能解决晶圆脱落或者碎裂的问题。
因此在本发明中在所述第一衬底的第二表面上形成扩散阻挡材料层，以覆盖露出的所述硅通孔的顶端，所述低温不会对所述通孔造成任何损坏，而且所述扩散阻挡材料层可以对金属铜的扩散起到很好的阻挡作用，更进一步，所述扩散阻挡材料层的厚度为1000埃左右，其厚度适中，在后续的步骤中还包括对所述扩散阻挡材料层回蚀刻的步骤，以去除所述器件中存在的应力。
其中，所述扩散阻挡层2041环绕所述硅通孔的侧壁设置，以在所述硅通孔的四周完全包围所述硅通孔，以形成较好的阻挡效果。
在所述第一衬底的第二表面上形成有介电层，以覆盖露出的所述硅通孔和所述阻挡层；所述介电层与所述硅通孔平齐。
所述介电层205可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。
可选地，所述介电层205选用低温沉积方法，例如所述介电层205的沉积温度可以低于150℃。
其中，所述介电层完全覆盖所述器件晶圆的背面以及所述硅通孔。
其中由于所述介电层的沉积温度较低，不会对硅通孔造成影响，而且所述器件中由于所述阻挡层的回蚀刻去除了器件中存在的应力，因此所述介电层没有凸起，更加光滑，也不会发生目前工艺中碎裂的现象。
本发明在所述半导体器件在露出所述硅通孔之后低温沉积扩散阻挡材料层，以防止对硅通孔造成氧化，同时对所述扩散阻挡材料层进行回蚀刻，仅在所述硅通孔的侧壁上形成扩散阻挡层，同时可以释放器件中存在的应力，最后沉积介电层并平坦化，通过所述方法很好的解决了硅通孔中金属扩散的问题，同时可以防止在平坦化过程中造成晶圆的脱落或者碎裂等，进一步提高了所述半导体器件的性能和良率。
实施例三
本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件包括根据实施例一所述的半导体器件的制造方法制造的半导体器件，或包括实施例二所述的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制造方法所制得的半导体器件，所述半导体器件包括第一衬底；硅通孔，嵌于所述第一衬底中并且露出所述硅通孔的顶端；扩散阻挡层，位于露出的所述硅通孔的顶端的侧壁上；介电层，位于所述第一衬底和所述扩散阻挡层上，与所述硅通孔的顶部平齐。本发明在所述半导体器件在露出所述硅通孔之后低温沉积扩散阻挡材料层，以防止对硅通孔造成氧化，同时对所述扩散阻挡材料层进行回蚀刻，仅在所述硅通孔的侧壁上形成扩散阻挡层，同时可以释放器件中存在的应力，最后沉积介电层并平坦化，通过所述方法很好的解决了硅通孔中金属扩散的问题，同时可以防止在平坦化过程中造成晶圆的脱落或者碎裂等，进一步提高了所述半导体器件的性能和良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供第一衬底，在所述第一衬底的第一表面上形成包括硅通孔的前端器件，在所述第一衬底的第一表面上接合有第二衬底；
对所述第一衬底的第二表面进行减薄处理并回蚀刻，以露出部分所述硅通孔；
在所述第一衬底的第二表面上形成扩散阻挡材料层，以覆盖露出的所述硅通孔；
回蚀刻所述扩散阻挡材料层，以在所述硅通孔侧壁的周边上形成扩散阻挡层；
在所述第一衬底的第二表面上形成介电层，以覆盖所述硅通孔和所述扩散阻挡层；
平坦化所述介电层至所述硅通孔。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述扩散阻挡材料层包括SiON层、Ta层、TaN层、SIN层、Ti层、TIN层中的一种或多种。
3.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，所述扩散阻挡材料层的沉积温度低于150℃。
4.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，所述扩散阻挡材料层的厚度在1000埃以下。
5.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，通过硅烷基反应系统沉积所述扩散阻挡材料层。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一衬底与所述第二衬底接合的方法包括：
提供第一衬底，在所述第一衬底的第一表面上形成有所述硅通孔和位于所述硅通孔上方的功能器件，以与所述硅通孔形成电连接；
将所述第一衬底的第一表面与所述第二衬底接合；
反转所述第一衬底，以对所述第一衬底的第二表面进行减薄处理并回蚀刻。
7.一种半导体器件，其特征在于，所述半导体器件包括：
第一衬底；
硅通孔，嵌于所述第一衬底中并且露出所述硅通孔的顶端；
扩散阻挡层，位于露出的所述硅通的侧壁上；
介电层，位于所述第一衬底和所述扩散阻挡层上，与所述硅通孔的顶部平齐。
8.根据权利要求7所述的半导体器件，其特征在于，所述扩散阻挡材料层包括SiON层、Ta层、TaN层、SIN层、Ti层、TIN层中的一种或多种。
9.根据权利要求7所述的半导体器件，其特征在于，所述扩散阻挡材料层的沉积温度低于150℃。
10.根据权利要求7所述的半导体器件，其特征在于，其特征在于，所述扩散阻挡层的厚度在1000埃以下。
11.一种电子装置，其特征在于，包括权利要求7至10之一所述的半导体器件。
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