CN104681606B - 一种集成电路及其制造方法和电子装置 - Google Patents

Abstract

本发明提供一种集成电路及其制造方法和电子装置，涉及半导体技术领域。本发明提供的集成电路在复合半导体衬底的牺牲层内设置有位于晶体管下方的空腔，由于该空腔可以隔离晶体管与复合半导体衬底，因此可以降低晶体管的源极、漏极和栅极以及互连线与复合半导体衬底之间的寄生耦合作用，减小因基板耦合效应产生的寄生电容，进而提高集成电路的性能。本发明的集成电路的制造方法，用于制造上述集成电路，制得的集成电路同样具有上述优点。本发明的电子装置，使用了上述集成电路，因而也具有上述优点。

Description

一种集成电路及其制造方法和电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种集成电路及其制造方法和电子装置。

背景技术

在半导体技术领域中，射频前端模块（Radio Frequency Frond-End Module，简称RF FEM），是无线通信设备（例如手机、平板电脑等）中的关键组件，而射频开关器件（简称射频开关，通常为集成电路或集成电路的一部分）又是射频前端模块的关键组件之一。射频前端模块（RF FEM）中的射频开关，需要具有高的信号保真性、低的插入损失、良好的线性特征和较小的信号形变。

在现有技术中，射频开关通常采用砷化镓（GaAs）半导体晶体管制造，其加工制造及封装成本较昂贵。近年来，随着半导体技术的进步，已经可以采用绝缘体上硅金属氧化物半导体场效应晶体管（SOI MOS）制造射频开关器件，并且制得的射频开关器件已经能够接近或达到采用砷化镓（GaAs）半导体晶体管制造的射频开关器件的性能水平。

然而，在采用绝缘体上硅金属氧化物半导体场效应晶体管（以下简称晶体管）制造的射频开关器件中，仍然存在晶体管的源极、漏极和栅极以及互连线与半导体衬底的寄生耦合作用，仍然带来附加的寄生电容，而这种寄生电容会随着开关信号的电压变化而变化，从而进一步影响场效应晶体管的综合性能，最终影响射频开关器件甚至整个射频前端模块的性能。

因此，为了解决上述问题，本发明提出一种新的集成电路及其制造方法。

发明内容

针对现有技术的不足，本发明提供一种集成电路及其制造方法和电子装置，该集成电路可以降低晶体管的源极、漏极和栅极以及互连线与半导体衬底的耦合作用，减小因基板耦合效应产生的寄生电容。

本发明实施例一提供一种集成电路，包括复合半导体衬底以及位于所述复合半导体衬底上的晶体管；

所述复合半导体衬底包括第一半导体衬底、位于所述第一半导体衬底之上的牺牲层、位于所述牺牲层之上的绝缘层以及位于所述绝缘层之上的第二半导体衬底；所述晶体管形成于所述第二半导体衬底之上，所述晶体管的底部由所述绝缘层所隔离，不同的所述晶体管之间由位于所述第二半导体衬底内的浅沟槽隔离所隔离；

其中，所述牺牲层内设置有位于所述晶体管的下方的空腔，相邻的所述空腔之间由隔离插塞所隔离。

可选地，所述空腔的上部与底部分别与所述绝缘层以及所述第一半导体衬底相邻接，并且，相邻的所述空腔之间由隔离插塞所隔离。

可选地，所述空腔的高度为100nm-4um。进一步的，所述空腔的高度为1um-2um。

可选地，所述隔离插塞贯穿所述浅沟槽隔离和所述绝缘层，并且所述隔离插塞的下端与所述第一半导体衬底相抵顶。

可选地，所述隔离插塞的材料为氧化硅（SiO2）、掺氟硅酸盐玻璃（FSG）、高密度等离子体氧化物（HDP oxide）或低k介电材料。其中，低k介电材料一般指k<4的介电材料。

可选地，该集成电路还包括设置于所述第二半导体衬底的上方并覆盖所述晶体管的第一体介电层，其中，所述晶体管的顶部被所述第一体介电层所隔离。

可选地，所述第一体介电层的材料为氧化硅（SiO2）、掺氟硅酸盐玻璃（FSG）、高密度等离子体氧化物（HDP oxide）或低k介电材料（一般指k<4的介电材料）。

可选地，所述第一体介电层和所述隔离插塞的材料相同。

可选地，所述绝缘层为氧化物层。

可选地，所述牺牲层的材料为单晶锗硅或多晶锗硅。

可选地，所述晶体管为金属氧化物半导体场效应晶体管（MOS FET）。

可选地，所述集成电路为射频开关器件；或者，所述集成电路为包括射频开关器件的射频前端模块，并且所述晶体管为所述射频开关器件中的晶体管。

本发明实施例二提供一种集成电路的制造方法，所述方法包括：

步骤S101：提供复合半导体衬底，其中所述复合半导体衬底包括第一半导体衬底、位于所述第一半导体衬底之上的牺牲层、位于所述牺牲层之上的绝缘层以及位于所述绝缘层之上的第二半导体衬底；

步骤S102：在所述第二半导体衬底上形成保护层，并形成贯穿所述保护层与所述第二半导体衬底的浅沟槽隔离；

步骤S103：形成贯穿所述浅沟槽隔离、所述绝缘层以及所述牺牲层的导通孔；

步骤S104：采用选择性刻蚀的方法去除所述牺牲层位于不同的所述导通孔之间的部分，在所述牺牲层内形成空腔区域；

步骤S105：向所述导通孔内填充介电材料并通过化学机械抛光（CMP）去除多余的介电材料以形成隔离插塞，所述隔离插塞将所述空腔区域隔离成多个空腔；

步骤S106：去除所述浅沟槽隔离高于所述第二半导体衬底的部分、所述隔离插塞高于所述第二半导体衬底的部分以及所述保护层，在所述第二半导体衬底位于所述浅沟槽隔离之间的区域上形成晶体管。

可选地，在所述步骤S101中，所述牺牲层的材料为单晶锗硅或多晶锗硅。

可选地，在所述步骤S104中，所述选择性刻蚀的方法为湿法刻蚀，所采用的刻蚀液为热盐酸（HCL）。

可选地，在所述步骤S102中，所述保护层的材料为氮化硅。

可选地，在所述步骤S103中，不同的所述导通孔所共同形成的图案不构成闭合结构，即彼此不连通。

可选地，所述空腔的高度为100nm-4um。进一步地，所述空腔的高度为1um-2um。

可选地，所述步骤S101包括：

步骤S1011：提供第一半导体衬底；

步骤S1012：在所述第一半导体衬底之上形成牺牲层；

步骤S1013：对所述牺牲层的上表面进行氧化以形成位于所述牺牲层之上的绝缘层；

步骤S1014：在所述绝缘层之上粘合第二半导体衬底。

可选地，在所述步骤S106之后还包括步骤S107：在第二半导体衬底的上方形成覆盖所述晶体管的第一体介电层。

可选地，所述集成电路为射频开关器件；或者，所述集成电路为包括射频开关器件的射频前端模块，并且所述晶体管为所述射频开关器件中的晶体管。

本发明实施例三提供一种电子装置，其包括如上所述的集成电路。

本发明的集成电路，由于在复合半导体衬底的牺牲层内设置有位于晶体管下方的空腔，可以隔离晶体管与复合半导体衬底（主要指第一半导体衬底），因此可以降低晶体管的源极、漏极和栅极以及互连线与复合半导体衬底（主要指第一半导体衬底）之间的寄生耦合作用，减小因基板耦合效应产生的寄生电容，提高集成电路的性能。本发明的集成电路的制造方法，用于制造上述集成电路，制得的集成电路同样具有上述优点。本发明的电子装置，使用了上述集成电路，因而也具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为本发明实施例一的一种集成电路的结构的一种示意性剖视图；

图2A至2F为本发明实施例二的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图；

图3为本发明实施例二的一种集成电路的制造方法的一种示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的集成电路及其制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

本发明实施例提供一种集成电路，在复合半导体衬底的牺牲层内设置有位于晶体管下方的空腔，可以隔离晶体管与复合半导体衬底（主要指第一半导体衬底），因而可以降低晶体管的源极、漏极和栅极以及互连线与复合半导体衬底（主要指第一半导体衬底）之间的寄生耦合作用，减小因基板耦合效应产生的寄生电容，提高集成电路的性能。

下面，参照图1来描述本发明实施例提出的集成电路的结构。其中，图1为本发明实施例的一种集成电路的结构的一种示意性剖视图。

如图1所示，本实施例的集成电路包括复合半导体衬底100以及位于复合半导体衬底100上的晶体管107。其中，复合半导体衬底100包括第一半导体衬底1001、位于第一半导体衬底1001之上的牺牲层1002、位于牺牲层1002之上的绝缘层1003以及位于绝缘层1003之上的第二半导体衬底1004。晶体管107形成于第二半导体衬底1004之上，晶体管107的底部由绝缘层1003所隔离，不同的晶体管107之间由位于第二半导体衬底1004内的浅沟槽隔离102所隔离。其中，复合半导体衬底100的牺牲层1002内设置有空腔1051，所述空腔1051位于晶体管107的下方，并且，相邻的空腔1051之间由隔离插塞106所隔离。

在本实施例中，晶体管107的底部是指晶体管的栅极所在的一侧，顶部是指晶体管的与底部相对的一侧。

示例性地，牺牲层1002的材料为单晶锗硅（SiGe）或多晶锗硅（SiGe），优选为多晶锗硅。

示例性地，空腔1051的上部与底部分别与所述绝缘层1002以及所述第一半导体衬底1001相邻接，并且，相邻的所述空腔1051之间由隔离插塞106所隔离，如图1所示。当然，空腔1051也可以采取其他任何可行的方案进行设置，例如，空腔1051可以仅设置于牺牲层1002的内部，并且空腔1051的各个侧壁以及上壁、下壁均为牺牲层1002自身。

可选地，空腔1051的高度为100nm-4um，进一步的，空腔1051的高度为1um-2um。

其中，空腔1051内部可以为真空或接近真空的状态，也可以填充有气体。优选地，空腔1051内部为真空或接近真空。

其中，隔离插塞106贯穿浅沟槽隔离102和绝缘层1003，并且隔离插塞106的下端与第一半导体衬底1001相抵顶，如图1所示。

示例性地，隔离插塞106的材料可以为氧化硅（SiO2）、掺氟硅酸盐玻璃（FSG）、高密度等离子体氧化物（HDP oxide）或低k介电材料。其中，低k介电材料一般指k<4的介电材料。

进一步地，该集成电路还包括设置于第二半导体衬底1004的上方并覆盖晶体管107的第一体介电层108，其中，晶体管107的顶部被所述第一体介电层108所隔离。

其中，第一体介电层108的材料为氧化硅（SiO2）、掺氟硅酸盐玻璃（FSG）、高密度等离子体氧化物（HDP oxide）或低k介电材料。

可选地，所述第一体介电层108和所述隔离插塞106的材料相同。

示例性地，绝缘层1003为氧化物层或其他合适的材料。

可选地，第一半导体衬底1001可以为硅衬底或玻璃衬底。第二半导体衬底1004可以为单晶硅衬底或多晶硅衬底。

可选地，晶体管107为金属氧化物半导体场效应晶体管（MOS FET）。

本实施例的集成电路可以为各种半导体集成电路，例如：其可以为射频开关器件；也可以为包括射频开关器件的射频前端模块（RF FEM），并且晶体管107为所述射频开关器件中的晶体管。

本发明实施例的集成电路，除包括晶体管107外，还可以包括图1中未示出的其他部件，例如MEMS器件、集成无源器件（IPD）等，此次不再赘述。关于晶体管107以及其他部件的具体结构等，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。

本实施例的集成电路，由于在复合半导体衬底100的牺牲层1002内设置有位于晶体管107下方的空腔1051，可以隔离晶体管107与复合半导体衬底100（主要是隔离晶体管107与第一半导体衬底1001），因此可以降低晶体管107的源极、漏极和栅极以及互连线与复合半导体衬底100（主要指第一半导体衬底1001）之间的寄生耦合作用，减小因基板耦合效应产生的寄生电容，进而提高集成电路的性能。此外，该集成电路通过位于晶体管107底部的绝缘层1003对晶体管107的底部进行隔离，通过覆盖晶体管107的第一体介电层108对晶体管107的顶部进行隔离，不同的晶体管107之间由浅沟槽隔离102进行隔离，可以实现晶体管107与复合半导体衬底100之间最大程度的隔离，相对于现有技术中的集成电路（例如：射频半导体开关器件），可以将基板耦合效应压缩到最小，从而进一步降低开关信号的损失和形变，提高集成电路的性能。

实施例二

下面，参照图2A-图2F以及图3来描述本发明实施例提出的集成电路的制造方法一个示例性方法的详细步骤。其中，图2A至2F为本发明实施例的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图；图3为本发明实施例的一种集成电路的制造方法的一种示意性流程图。

本发明实施例的集成电路的制造方法，用于制造实施例一所述的集成电路，具体包括如下步骤：

步骤A1：提供复合半导体衬底100，其中复合半导体衬底100包括第一半导体衬底1001、位于第一半导体衬底1001之上的牺牲层1002、位于牺牲层1002之上的绝缘层1003以及位于绝缘层1003之上的第二半导体衬底1004，如图2A所示。

其中，第一半导体衬底1001可以为硅衬底或玻璃衬底。第二半导体衬底1004可以为单晶硅衬底或多晶硅衬底。

其中，绝缘层1003可以为氧化物层或其他合适的材料形成的膜层。

由于绝缘层1003的存在，该复合半导体衬底100（也可简称为“半导体衬底”）为绝缘体上硅半导体衬底（SOI）。

形成复合半导体衬底100的方法，可以采用现有技术中的各种方法。特别地，本实施例提出一种形成复合半导体衬底100的方法，包括如下步骤：

步骤A101：提供第一半导体衬底1001。

步骤A102：在所述第一半导体衬底1001之上形成牺牲层1002。其中，该牺牲层1002可以为多晶锗硅，形成的方法可以为外延生长法。

步骤A103：对所述牺牲层1002的上表面进行氧化以形成位于所述牺牲层1002之上的绝缘层1003。其中，氧化形成的氧化物层即作为绝缘层1003。

步骤A104：在所述绝缘层1003之上粘合第二半导体衬底1004。

至此，完成了复合半导体衬底100的制备。当然，在步骤A104之后，还可能需要包括对形成的衬底结构进行切割的工艺以获得可用于后续步骤的复合半导体衬底100，此处并不对此进行限定。

步骤A2：在所述第二半导体衬底1004上形成保护层101，并形成贯穿所述保护层101与所述第二半导体衬底1004的浅沟槽隔离102，如图2B所示。

其中，保护层101的材料可以为氮化硅或其他合适的材料。形成保护层101的方法可以为沉积法或其他合适的方法。

示例性地，形成浅沟槽隔离102的方法可以包括如下步骤：刻蚀形成贯穿所述保护层101与所述第二半导体衬底1004的沟槽；在该沟槽内填充介电材料（例如：氧化物）；通过CMP去除多余的介电材料以形成浅沟槽隔离102。

步骤A3：形成贯穿所述浅沟槽隔离102和所述绝缘层1002以及所述牺牲层1002的导通孔104，如图2C所示。

其中，形成导通孔104的方法，可以为干法刻蚀、湿法刻蚀或其他合适的方法。

其中，不同的所述导通孔104所共同形成的图案不构成闭合结构，即相互之间不连通，如图2C所示。其中，应尽量控制刻蚀工艺使得导通孔104不延伸入第一半导体衬底1001。

步骤A4：采用选择性刻蚀的方法去除所述牺牲层1002位于不同的所述导通孔104之间的部分，在所述牺牲层1002内形成空腔区域105，如图2D所示。

示例性地，该选择性刻蚀为选择性等向刻蚀。

示例性地，该选择性刻蚀的方法所采用的刻蚀方法为湿法刻蚀，所采用的刻蚀液可以为热盐酸（HCL）或其他合适的刻蚀液。当牺牲层1003为锗硅（无论单晶锗硅还是多晶锗硅）时，优选采用热盐酸进行刻蚀。

其中，空腔区域105位于绝缘层1003的下方，是一个连续的大面积的被刻蚀掏空的区域，如图2D所示。

步骤A5：向所述导通孔104内填充介电材料并通过CMP（化学机械抛光）去除位于所述浅沟槽隔离102之上的多余的介电材料以形成隔离插塞106，所述隔离插塞106将所述空腔区域105隔离成多个空腔1051，如图2E所示。

其中，所述介电材料可以为氧化硅、掺氟硅酸盐玻璃、高密度等离子体氧化物或低k介电材料。

示例性地，空腔1051的高度为100nm-4um；进一步地，空腔1051的高度为1um-2um。

步骤A6：去除所述浅沟槽隔离102高于所述第二半导体衬底1004的部分、所述隔离插塞106高于所述第二半导体衬底1004的部分以及所述保护层101，在所述第二半导体衬底1004位于所述浅沟槽隔离102之间的区域上形成晶体管107，如图2F所示。

显然，晶体管107位于空腔1051的上方，如图2F所示。

其中，晶体管107可以为金属氧化物半导体场效应晶体管（MOS FET）或其他类型的晶体管。并且，在步骤A6中，在形成晶体管107的同时，还可以形成其他部件，例如MEMS器件、集成无源器件（IPD）等，本实施例并不对此进行限定。

在本实施例中，在步骤A6之后，还可以包括步骤A7：在第二半导体衬底1004的上方形成覆盖所述晶体管107的第一体介电层108，形成的图形如图2F所示。其中，第一体介电层108可以用于隔离晶体管108的顶部。

至此，完成了本实施例的集成电路的制造方法的相关步骤的介绍，后续还可以包括形成其他器件的步骤以及形成互连线的步骤，此处不再赘述。

在本实施例中，根据上述方法制得的集成电路，可以为射频开关器件，其中晶体管107一般为射频开关器件中的晶体管；也可以为射频前端模块（RF FEM），其中晶体管107作为射频前端模块中的射频开关器件中的晶体管；还可以为其他各种集成电路，在此并不进行限定。关于集成电路的具体结构，除了包括图2F中示出的晶体管107、空洞1051、浅沟槽隔离102、以及隔离插塞106等部件之外，还可以包括位于第二半导体衬底1004的其他区域（图中未示出）的其他部件，例如，其他晶体管、MEMS器件以及集成无源器件等，关于这些器件的具体结构以及它们的具体制作方法等，本领域的技术人员可以根据实际需要参照现有技术进行选择，此处不再赘述。

根据本实施例的集成电路的制造方法制得的集成电路，由于在复合半导体衬底100的牺牲层1002内设置有位于晶体管107下方的空腔1051，可以隔离晶体管107与复合半导体衬底100（主要是隔离晶体管107与第一半导体衬底1001），因此可以降低晶体管107的源极、漏极和栅极以及互连线与复合半导体衬底100（主要指第一半导体衬底1001）之间的寄生耦合作用，减小因基板耦合效应产生的寄生电容，进而提高集成电路的性能。

此外，该集成电路通过位于晶体管107底部的绝缘层1003对晶体管107的底部进行隔离，通过覆盖晶体管107的第一体介电层108对晶体管107的顶部进行隔离，不同的晶体管107之间由浅沟槽隔离102进行隔离，可以实现晶体管107与复合半导体衬底100之间最大程度的隔离，相对于现有技术中的集成电路（例如：射频半导体开关器件），可以将基板耦合效应压缩到最小，从而进一步降低开关信号的损失和形变，进一步提高集成电路的性能。

图3示出了本发明实施例提出的一种集成电路的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括：

步骤S101：提供复合半导体衬底，其中所述复合半导体衬底包括第一半导体衬底、位于所述第一半导体衬底之上的牺牲层、位于所述牺牲层之上的绝缘层以及位于所述绝缘层之上的第二半导体衬底；

步骤S102：在所述第二半导体衬底上形成保护层，并形成贯穿所述保护层与所述第二半导体衬底的浅沟槽隔离；

步骤S103：形成贯穿所述浅沟槽隔离、所述绝缘层以及所述牺牲层的导通孔；

步骤S104：采用选择性刻蚀的方法去除所述牺牲层位于不同的所述导通孔之间的部分，在所述牺牲层内形成空腔区域；

步骤S105：向所述导通孔内填充介电材料并通过化学机械抛光去除多余的介电材料以形成隔离插塞，所述隔离插塞将所述空腔区域隔离成多个空腔；

步骤S106：去除所述浅沟槽隔离高于所述第二半导体衬底的部分、所述隔离插塞高于所述第二半导体衬底的部分以及所述保护层，在所述第二半导体衬底位于所述浅沟槽隔离之间的区域上形成晶体管。

实施例三

本发明实施例提供一种电子装置，其包括：实施例一所述的集成电路，或根据实施例二所述的集成电路的制造方法制造的集成电路。

由于使用的集成电路可以降低晶体管的源极、漏极和栅极以及互连线与半导体衬底之间的寄生耦合作用，减小因基板耦合效应产生的寄生电容，进而提高集成电路的性能，因此该电子装置同样具有上述优点，具有更好的性能。

该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述集成电路的中间产品，例如：具有该集成电路的手机主板等。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (17)

1.一种集成电路，其特征在于，包括复合半导体衬底以及位于所述复合半导体衬底上的晶体管；

所述复合半导体衬底包括第一半导体衬底、位于所述第一半导体衬底之上的牺牲层、位于所述牺牲层之上的绝缘层以及位于所述绝缘层之上的第二半导体衬底；所述晶体管形成于所述第二半导体衬底之上，所述晶体管的底部由所述绝缘层所隔离，不同的所述晶体管之间由位于所述第二半导体衬底内的浅沟槽隔离所隔离；

其中，所述牺牲层内设置有位于所述晶体管的下方的空腔，相邻的所述空腔之间由隔离插塞所隔离，所述隔离插塞贯穿所述浅沟槽隔离和所述绝缘层，并且所述隔离插塞的下端与所述第一半导体衬底相抵顶。

2.如权利要求1所述的集成电路，其特征在于，所述空腔的上部与底部分别与所述绝缘层以及所述第一半导体衬底相邻接，并且，相邻的所述空腔之间由隔离插塞所隔离。

3.如权利要求1所述的集成电路，其特征在于，所述空腔的高度为100nm-4um。

4.如权利要求3所述的集成电路，其特征在于，所述空腔的高度为1um-2um。

5.如权利要求1所述的集成电路，其特征在于，所述隔离插塞的材料为氧化硅、掺氟硅酸盐玻璃、高密度等离子体氧化物或低k介电材料。

6.如权利要求1至5任一项所述的集成电路，其特征在于，还包括设置于所述第二半导体衬底的上方并覆盖所述晶体管的第一体介电层，其中，所述晶体管的顶部被所述第一体介电层所隔离。

7.如权利要求6所述的集成电路，其特征在于，所述第一体介电层的材料为氧化硅、掺氟硅酸盐玻璃、高密度等离子体氧化物或低k介电层。

8.如权利要求6所述的集成电路，其特征在于，所述第一体介电层和所述隔离插塞的材料相同。

9.如权利要求1至5任一项所述的集成电路，其特征在于，所述牺牲层的材料为单晶锗硅或多晶锗硅。

10.一种集成电路的制造方法，其特征在于，所述方法包括：

步骤S101：提供复合半导体衬底，其中所述复合半导体衬底包括第一半导体衬底、位于所述第一半导体衬底之上的牺牲层、位于所述牺牲层之上的绝缘层以及位于所述绝缘层之上的第二半导体衬底；

步骤S102：在所述第二半导体衬底上形成保护层，并形成贯穿所述保护层与所述第二半导体衬底的浅沟槽隔离；

步骤S103：形成贯穿所述浅沟槽隔离、所述绝缘层以及所述牺牲层的导通孔；

步骤S104：采用选择性刻蚀的方法去除所述牺牲层位于不同的所述导通孔之间的部分，在所述牺牲层内形成空腔区域；

步骤S105：向所述导通孔内填充介电材料并通过化学机械抛光去除多余的介电材料以形成隔离插塞，所述隔离插塞将所述空腔区域隔离成多个空腔；

步骤S106：去除所述浅沟槽隔离高于所述第二半导体衬底的部分、所述隔离插塞高于所述第二半导体衬底的部分以及所述保护层，在所述第二半导体衬底位于所述浅沟槽隔离之间的区域上形成晶体管。

11.如权利要求10所述的集成电路的制造方法，其特征在于，在所述步骤S101中，所述牺牲层的材料为单晶锗硅或多晶锗硅。

12.如权利要求10所述的集成电路的制造方法，其特征在于，在所述步骤S104中，所述选择性刻蚀的方法为湿法刻蚀，所采用的刻蚀液为热盐酸。

13.如权利要求10所述的集成电路的制造方法，其特征在于，在所述步骤S102中，所述保护层的材料为氮化硅。

14.如权利要求10所述的集成电路的制造方法，其特征在于，在所述步骤S103中，不同的所述导通孔所共同构成的图案不构成闭合结构。

15.如权利要求10至14任一项所述的集成电路的制造方法，其特征在于，所述步骤S101包括：

步骤S1011：提供第一半导体衬底；

步骤S1012：在所述第一半导体衬底之上形成牺牲层；

步骤S1013：对所述牺牲层的上表面进行氧化以形成位于所述牺牲层之上的绝缘层；

步骤S1014：在所述绝缘层之上粘合第二半导体衬底。

16.如权利要求10至14任一项所述的集成电路的制造方法，其特征在于，在所述步骤S106之后还包括步骤S107：在第二半导体衬底的上方形成覆盖所述晶体管的第一体介电层。

17.一种电子装置，其特征在于，包括权利要求1至9任一项所述的集成电路。