CN100355076C - 半导体衬底的制造方法以及半导体装置的制造方法和由该方法制造的半导体衬底以及半导体装置 - Google Patents

半导体衬底的制造方法以及半导体装置的制造方法和由该方法制造的半导体衬底以及半导体装置 Download PDF

Info

Publication number
CN100355076C
CN100355076C CNB038163977A CN03816397A CN100355076C CN 100355076 C CN100355076 C CN 100355076C CN B038163977 A CNB038163977 A CN B038163977A CN 03816397 A CN03816397 A CN 03816397A CN 100355076 C CN100355076 C CN 100355076C
Authority
CN
China
Prior art keywords
aforementioned
substrate
cavity
heat treatment
manufacture method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB038163977A
Other languages
English (en)
Other versions
CN1669148A (zh
Inventor
小椋厚志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1669148A publication Critical patent/CN1669148A/zh
Application granted granted Critical
Publication of CN100355076C publication Critical patent/CN100355076C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Abstract

提供一种低成本、高品质的SON半导体衬底的制造方法，另外，通过在制造工序中引入此半导体衬底的制造方法提供高性能的半导体装置的制造方法。在衬底中预先决定的区域选择性地注入离子，由该注入的离子在前述预先决定的区域内形成多个微小空洞。通过对该衬底进行热处理，使前述多个微小空洞的各个成长，进一步使相邻的微小空洞相互结合，由在前述预先决定的区域中延伸的空洞形成由空洞构成的绝缘区域。

Description

半导体衬底的制造方法以及半导体装置的制造方法和由该方法制造的半导体衬底以及半导体装置
技术领域
本发明涉及能使半导体装置具有高速动作特性以及低电力消耗等的高性能特性的半导体衬底的制造方法以及在工序中包括此半导体衬底的制造方法的半导体装置的制造方法，还有由该制造方法制造的半导体衬底以及利用该半导体衬底制造的半导体装置。
以更充分地说明关于本发明在现时的技术水平为目的，通过将在本发明中引用的或者特定的专利、专利申请、专利公报、科学论文等的全部在此处进行参照，引入其全部的说明。
背景技术
现在，在MOS型的晶体管中为了削减漏电流，开发了在Si衬底中预先决定的区域埋入空洞的SON(Silicon-On-Nothing：硅在空洞)衬底。
此SON衬底的制造方法的一例在特开2001-144276中有记载。图1A至图1D是关于第一个以往的SON衬底的制造方法的各个工序中SON衬底的部分纵向剖面图。对利用了硬掩模的蚀刻技术和各向异性蚀刻技术组合使用，在Si衬底形成具有高纵横尺寸比的沟道，进一步之后在100％氢气环境中进行高温热处理。
即，如图1A所示，在硅衬底124上形成掩模材料121，进一步在该掩模材料121上形成抗蚀剂图案122。
如图1B所示，将抗蚀剂图案122作为掩模，将掩模材料121通过各向异性蚀刻图案化，将抗蚀剂图案122的图案复制到掩模材料121。剥离抗蚀剂图案122后，将掩模材料121作为掩模使用，通过各向异性蚀刻将硅衬底124图案化，在硅衬底124的上部区域形成2维排列的多个沟道120。
如图1C以及图1D所示，除去掩模材料121之后，在100％氢气环境中进行高温热处理。由此，各沟道120的开口部分关闭，多个微小的空洞126在硅衬底124内形成，进一步通过使该多个小空洞126成为一体，1个平板状的空洞125在硅衬底124内形成。
另外，SON衬底的制造方法的另一例在IEEE Transaction onelecrodevice(IEEE电子器件学报)第47卷(11号)2179页～2187页(2000年11月号)中有记载。图2A至图2C是关于第二个以往的SON衬底的制造方法的各个工序中SON衬底的部分纵向剖面图。在Si衬底上依次通过外延生长形成SiGe膜以及Si膜，在Si膜上形成为了进行蚀刻的洞，由该洞通过选择性地蚀刻除去SiGe膜，在Si膜下形成空洞。
即，如图2A所示，在硅衬底132上通过外延生长形成SiGe膜130，进一步在SiGe膜130上外延生长形成Si膜131。
如图2B所示，在Si膜131中形成为了进行蚀刻的洞133。
如图2C所示，由Si膜131的洞133通过选择性地蚀刻除去SiGe膜130，在Si膜下形成空洞。
另一方面，与上述SON半导体衬底不同，在Si衬底中部分地形成由氧化物(主要是二氧化硅)构成绝缘膜的衬底，也就是说，SOI(Silicon-On-Insulator：硅在绝缘体)衬底也已经被开发。
最简单地制造该SOI衬底的以往的方法是应用了SIMOX工序(Separation-By-Implanted-Oxygen：通过引入氧隔离)的方法。此方法利用SiO2掩模等的掩模，只在硅衬底规定的区域选择性地注入O+离子，通过进行和通常的SIMOX工序相同的高温热处理，在硅衬底规定的区域部分地形成SOI构造的方法。
但是，图1A至图1D所示的前述第一种以往的制造方法存在以下这样的问题点。
第一，为了形成多个沟道120，堆积了成为蚀刻掩模的膜121(例如SiO2膜)之后，涂抗蚀剂122，通过曝光加工抗蚀剂122之后，加工掩模121。进一步除去光抗蚀剂123之后，利用掩模121在Si衬底124中形成多个深沟道120，其后，除去掩模121之后，进行高温下的热处理，形成1个平板状的空洞125，为此，工序是非常复杂的。
第二，各个沟道120通常具有纵横尺寸比超过5这样非常高的纵横尺寸比，开口部分有必要是细长而且非常深的形状，为了形成这样的具有高纵横尺寸比的深沟道120的蚀刻需要难的技术。
第三，为了形成具有这样高的纵横尺寸比的深沟道的蚀刻通常有随着蚀刻工序带来污染的深刻问题。即，有必要对深沟道内部进行清洗，但这样的清洗除了需要非常难的技术之外，还存在即使进行了此清洗，通常也不能完全去除污染的可能性。
第四，有必要在100％氢气环境下而且高温下进行热处理，存在如果有一步出错，就会带来爆炸的危险的可能性。
另一方面，图2A至图2C所示的前述以往第二种制造方法存在以下这样的问题。
第一，有必要根据作为繁杂而且高成本的工序的周知的外延成长法，在衬底132上形成由SiGe膜130以及Si膜131构成的2层构造。
第二，这些由外延生长得到的，是由晶格常数不同的物质构成的多层构造，容易引入结晶缺陷和失真。
第三，通常的Si-LSI工序中，作为污染源包括周知的使器件特性恶化的Ge，而且在形成空洞的区域之外的区域中高浓度地残留Ge。
这样，如果采用以往周知的技术做成SON衬底，需要复杂的工序，会引起其结果成本增高，进一步污染物质残留，对器件特性带来负面影响等的很多问题。
另外，以往以来的应用了SIMOX的SOI衬底的制造方法也会引起以下这样的问题。
第一，在图案边缘部分，能看到Si膜和SiO2膜有隆起和塌陷等的特殊的形状，同时发生多个缺陷。
第二，在得到的半导体衬底的表面，在形成部分SOI构造的区域和没有形成此构造的区域之间产生段差。即，不能保证表面平坦性。
这样，如果采用以往周知的技术做成部分SOI衬底，在衬底内部产生缺陷，进一步保证半导体表面的平坦性就很困难。
发明内容
本发明主要的目的在于提供一种没有前述问题的SON半导体衬底的制造方法。
本发明进一步的目的在于提供低成本、高品质的SON半导体衬底的制造方法。
本发明进一步的目的在于提供在工序中包括没有前述问题的SON半导体衬底制造方法的半导体装置的制造方法。
本发明进一步的目的在于提供在工序中包括低成本、高品质的SON半导体衬底的制造方法的半导体装置的制造方法。
本发明进一步的目的在于提供没有前述问题的SON半导体衬底。
本发明进一步的目的在于提供低成本、高品质的SON半导体衬底。
本发明进一步的目的在于提供包括没有前述问题的SON半导体衬底的半导体装置。
本发明进一步的目的在于提供包括低成本、高品质的SON半导体衬底的半导体装置。
本发明进一步的目的在于提供没有前述问题的部分SOI半导体衬底的制造方法。
本发明进一步的目的在于提供降低缺陷密度而且具有高平坦性的部分SOI半导体衬底的制造方法。
本发明进一步的目的在于提供在工序中包括没有前述问题的部分SOI半导体衬底的制造方法的半导体装置的制造方法。
本发明进一步的目的在于提供在工序中包括降低缺陷密度而且具有高平坦性的部分SOI半导体衬底的制造方法的半导体装置的制造方法。
本发明进一步的目的在于提供没有前述问题的部分SOI半导体衬底。
本发明进一步的目的在于提供降低缺陷密度而且具有高平坦性的部分SOI半导体衬底。
本发明进一步的目的在于提供包括没有前述问题的部分SOI半导体衬底的半导体装置。
本发明进一步的目的在于提供包括降低缺陷密度而且具有高平坦性的部分SOI半导体衬底的半导体装置。
本发明的第一方面提供一种半导体衬底的制造方法，包括：第1步骤，在衬底预先决定的区域中选择性地注入离子，由该注入的离子在前述预先决定的区域内形成多个微小的空洞；和第2步骤，通过对该衬底实施热处理，将前述注入的离子作为气体向前述衬底外放出之后，使前述多个微小空洞的各个成长，进一步使相邻的微小空洞结合，形成由跨越前述预先决定区域全体存在的成为一体的空洞构成的埋设绝缘区域。
根据本发明，在前述第1步骤中，在前述预先决定的区域内注入离子，通过该注入，在该预先决定的区域内形成多个微小的空洞。该多个微小的空洞即使是在常温离子注入的情况下，也能形成。即，通过离子注入的能量，衬底内的原子脱离，形成微小的空洞。此处，当注入的离子是轻离子的情况下，相邻的离子聚集成为气体。
在第1步骤中，在最终应当形成空洞的区域，即预先决定的区域选择性地注入前述的离子是必要的。采用根据本发明的方法制造的半导体衬底制造半导体装置是最终的目的，对于应当形成前述的空洞的区域，只要是考虑了使半导体装置具有怎样的特性任意地决定即可，本发明没有特别地限定此区域。
在前述第2步骤中，使该多个微小空洞的各个生长，进一步使相邻的微小空洞结合，在该预先决定的区域延伸形成由空洞构成的绝缘区域。在前述第2步骤中，由热处理形成的前述成为一体的空洞具有没有接缝的连续的内部表面，前述成为一体的空洞具有由该内部表面与前述衬底的外部完全封闭的内部空间。即该内部空间与前述衬底的外部不连通。另外，通过选择注入离子的区域，能选择空洞延伸的区域。即该预先决定的区域是与该衬底的表面大致平行的平坦状的区域时，前述的空洞也能是与该衬底的表面大致平行的平坦状的空洞。
优选前述第2步骤中的热处理包括在使前述衬底软化，在前述衬底内部形成前述空洞的瞬间，即使相当于空洞形成的区域的衬底表面鼓起，衬底表面又能立即恢复平坦程度的高温下的热处理，在保持较高的衬底平坦性的观点上是优选。典型地，通过在1000℃以上的温度下的热处理中暴露衬底，较高地保持衬底表面的平坦性成为可能。在位于前述空洞的上方的该衬底区域中做成半导体装置。然后，前述空洞承担作为衬底中的绝缘区域即埋入的绝缘区域的作用。因此，优选跨越形成前述空洞的区域和没有形成前述空洞的区域，前述衬底表面是平坦的。即较高地保持衬底表面的平坦性，进一步，前述空洞的内侧表面，即前述空洞的上部和前述衬底的界面与前述衬底平坦的表面大致平行而且是平坦的，这点使利用了该衬底的半导体装置的制造工序，例如使光刻工序容易进行的同时，能使利用该衬底制造的半导体装置能发挥期望的高性能。
即，通过进行前述第1步骤以及第2步骤，在具有平坦的表面的同时，制造具有该平坦的空洞的SON半导体衬底成为可能。
在以往的SON半导体衬底的制造方法中，相当于形成空洞的区域的衬底表面鼓起，就不能保证衬底表面的平坦性，或者在空洞和衬底表面之间产生缺陷。
但是，根据本发明，因为在前述第2步骤的热处理中包括典型地在1000℃以上的高温下的热处理，所以保证衬底表面的平坦性的同时制造SON衬底成为可能。其理由是因为通过前述这样的高温热处理，使衬底软化，其结果，在衬底内部形成空洞的瞬间，即使空洞形成的部分的衬底表面鼓起，衬底表面也能立即恢复平坦，即一旦鼓起的部分被弄平。
即，通过使前述第2步骤至少包括前述的高温热处理，使在前述第1步骤中在该预先决定的区域内形成的前述多个微小空洞的各个成长，进一步使相邻的微小空洞结合，形成在前述预先决定的区域中延伸的由空洞构成的绝缘区域的另一方面，能实现该衬底表面的高平坦性。
另外，前述第2步骤，使相邻的微小空洞相结合，在为了由在前述预先决定的区域中延伸的空洞形成由空洞构成的绝缘区域的1000℃以上的高温范围进行的前述高温热处理之前，为了将前述注入的离子作为气体向前述衬底外放出，也可以进一步包括在400℃以上700℃以下的低温域进行的低温热处理。
另外，前述第2步骤，为了使相邻的微小空洞相结合，在由在前述预先决定的区域中延伸的空洞形成由空洞构成的绝缘区域的1000℃以上的高温范围进行的前述高温热处理之前，为了使前述多个微小空洞的各个成长，也可以进一步包括在700℃以上1000℃以下的中温区域进行的中温热处理。
另外，前述第2步骤也可以进一步包括：为了将前述注入的离子作为气体向前述衬底外部放出，在400℃以上700℃以下的低温域进行的低温热处理；为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温区域进行的中温热处理；以及为了使相邻的微小空洞相结合，由在前述预先决定的区域中延伸的空洞形成由空洞构成的绝缘区域的1000℃以上的高温范围进行的前述高温热处理。
换言之，通过将前述衬底暴露在400℃以上700℃以下的低温域的低温热处理，在第1步骤中注入的离子作为气体向前述衬底外放出。接着，通过将前述衬底暴露在700℃以上1000℃以下的中温域的中温热处理，离子作为气体放出的前述多个微小的空洞的各个成长。进一步，通过将前述衬底暴露在1000℃以上的高温域的高温热处理，能使相邻的空洞结合，在前述衬底的预先决定的区域形成延伸的空洞的同时，能象前述这样保持衬底表面的平坦性。
进一步，更优选前述低温热处理在400℃以上600℃以下进行，前述中温热处理800℃以上1000℃以下进行，前述高温热处理在从1200℃开始上升的温度下进行。
在前述第2步骤中，至少是高温热处理也可以在富含氧的环境下进行。此种情况下，氧环境中含有的氧原子通过高温热处理，从前述衬底表面通过衬底上部区域被导入完全地封闭的前述空洞的内部空间中，由该导入的氧使前述空洞的内侧表面被氧化，在前述空洞的内侧表面形成氧化膜。除了前述的作用效果之外，通过在富含氧的环境中进行高温热处理，能在前述空洞的内侧表面形成氧化膜。
通过在空洞的内部表面形成氧化膜，使在空洞的绝缘性增高，由此漏电流进一步的降低以及削减成为可能。
然后，通过调整氧环境的氧含有量即氧浓度，调整在该空洞的内侧表面形成的氧化膜的膜厚是可能的。换言之，通过使氧环境的氧含量即氧浓度增加，能使在该空洞的内侧表面形成的氧化膜的厚度增加。
另外，通过调整前述离子注入的条件以及前述氧环境中的高温热处理的条件，能使在前述空洞的侧壁的氧化膜的厚度比在前述空洞的内侧上下面形成的氧化膜的厚度还要厚。在前述高温热处理中，氧环境中含有的氧原子是从前述衬底表面导入到前述空洞内的原子，是从前述衬底表面到前述衬底内部、和形成前述空洞的深度的范围是在大约同一深度的范围内导入的原子。即调整前述离子注入的条件以及前述氧环境下的高温热处理的条件，将氧环境中含有的氧原子在该衬底内导入的深度设定在形成该空洞深度的范围内，优选在该深度范围的中间值附近。由此，该空洞的内侧上下面是由在该空洞的内部空间中导入的氧被氧化的。与此相对，由于该空洞的侧壁除了在该空洞的内部空间导入的氧，也由在该衬底内部的在该空洞的侧壁附近导入的氧被氧化，所以在该空洞的侧壁形成的氧化膜的厚度比在该空洞的内侧上下面形成的氧化膜的厚度还要厚。然后，在该空洞的侧壁形成的氧化膜较厚的部分成为形成该空洞深度范围的中间值附近最厚的。
如前述那样，优选前述氧化膜在和该衬底厚度方向大致垂直的前述空洞的内侧上下表面上较薄、空洞的内表面在和衬底的厚度方向大致平行的侧壁上较厚地形成。此种情况下，前述氧化膜由于在前述空洞的内侧上下表面上是较薄地形成的，所以与在前述空洞的内侧上下表面上氧化膜较厚地形成的半导体衬底相比，能使介电常数更低。特别是，在前述空洞的内侧表面上优选在不形成表面能级程度为止，较薄地形成该氧化膜。进一步，如前述那样，在前述空洞的内侧表面形成的前述氧化膜比在与前述衬底的厚度方向大致平行的方向延伸的部分厚。因此，提高对于在半导体衬底的厚度方向的机械强度以及机械应力的耐久性成为可能，由此，高精度地保持该空洞的形状成为可能。
另外，空出规定的间隔，在同一深度范围在衬底中形成多个前述空洞也是可能的。此种情况下，通过调整前述离子注入的条件以及前述氧环境中的高温热处理的条件，使多个前述空洞在衬底内形成比氧化膜厚的部分相互更加分离的绝缘区域是可能的。此种情况下，多个前述空洞之间相互分离的氧化膜厚度较厚的部分相当于前述的形成前述空洞的侧壁的氧化膜。此处，使多个前述空洞之间相互分离的氧化膜较厚的部分是膜厚根据深度值构成不同的隔壁。前述空洞的中间的深度值成为膜厚极小的，越接近前述空洞的内侧上面的深度值以及内侧下面的深度值膜厚越增加。
进一步，通过继续前述高温热处理，使前述隔壁部变形，对于深度值的变化膜厚成为大致均匀的隔壁是可能的。
一般地说，当制造在衬底内部具有空洞的SON衬底时，在与衬底表面平行的水平方向上随着空洞尺寸变大，维持该空洞的形状以及位于该空洞上的衬底表面的高平坦性变得困难。也就是说，衬底的机械强度、总之衬底厚度方向上的机械强度降低。但是，如前所述那样，由于该空洞在其内部具有由前述氧化膜的一部分构成的至少1个隔壁，该至少1个隔壁使该衬底的机械强度、总之在衬底厚度方向上的机械强度提高。因此，即使在前述空洞的水平方向上的尺寸大的情况下，该至少1个隔壁的存在使该空洞的形状以及位于该空洞上的衬底表面的高平坦性容易维持。
进一步，该至少1个隔壁由于是由氧化物构成的，所以保持低介电常数成为可能。
另外，在前述预先决定的区域内，使存在没注入离子的至少1个岛状的区域，进一步通过调整前述离子注入条件以及在前述氧环境中的高温热处理条件，形成由覆盖前述空洞的内侧表面的部分和在该空洞内存在的至少1个柱状部分构成的氧化膜是可能的。此种情况下，使多个前述空洞之间相互分离的氧化膜厚度厚的部分相当于在前述空洞内形成的氧化物的柱状部分。此处，氧化物的柱状部分，其横向的尺寸即根据径深值构成不同的柱。前述空洞中间的深度值处径为极小，越接近前述空洞的内侧上面的深度值以及内侧下面的深度值径越增加。
进一步，通过继续前述高温热处理，使前述氧化膜的柱状部分变形，对于深度值的变化，径成为大致均一的柱是可能的。
如前所述那样，一般地，当制造在衬底内部具有空洞的SON衬底的情况下，在与空洞的衬底面平行的水平方向上随着尺寸变大，维持该空洞的形状以及位于该空洞上的衬底表面的高平坦性变得越困难。也就是说，衬底的机械强度、总之在衬底的厚度方向上的机械强度降低。但是，如前所述那样，通过该空洞在其内部具有由前述氧化膜的一部分构成的至少1个柱状部分，该至少1个柱状部分使该衬底的机械强度、总之在衬底的厚方向上的机械强度提高。因此，即使当前述空洞的水平方向上的尺寸大的情况下，该至少1个柱状部分的存在使维持该空洞的形状以及位于该空洞上的衬底表面的高平坦性变得容易。
进一步，该至少1个柱状部分由于是由氧化物构成的，所以保持低的介电常数成为可能。
不管是氧化膜在空洞内存在的前述衬底或者氧化膜在空洞内不存在的前述衬底，任意一个都能被看作SON衬底。但是，根据以下的方法，制造SOI衬底是可能的。即，使氧环境中的氧含量即氧浓度进一步增加，通过增加前述空洞内的膜厚，最终使前述空洞的内部空间全体都充满氧化膜是可能的。这样前述空洞的内部空间全体都充满氧化膜的情况下，半导体衬底能被看作是SOI衬底。此时，关于本发明的前述半导体衬底的制造方法能被看作是所谓制造部分SOI衬底的方法。
当在氧环境中进行高温热处理的情况下，不必要使进行高温热处理的全部时间都是氧环境，只在某一时间在氧环境下进行高温热处理，其它的时间在惰性气体的环境下进行高温热处理也可以。特别是优选在进行高温热处理的期间内，只在最后一定期间内利用富含氧的环境。这样的只在高温热处理的最后一定时间内，在氧环境下进行高温热处理的理由如下。前述这样的高温热处理是为了引起在衬底内形成的微小的空洞进一步成长以及结合，最终在预先决定的区域内形成成为一体的空洞2而进行的。但是，优选在微小空洞成长以及结合的过程中，确实能够防止在该微小空洞的内侧表面形成氧化膜。如果一旦在微小的空洞的内侧表面上形成了氧化膜，氧化膜会妨碍其后进一步的微小空洞的成长和结合，存在这样的可能性。
还有，在本发明的半导体衬底的制造方法中，不只是高温热处理是在第2步骤中所包括的全部的子步骤，即低温热处理和中温热处理也在氧环境中进行是可能的。此处，如果低温热处理和中温热处理在氧环境中进行，多个微小空洞的内侧表面被氧化，恐怕其后的微小空洞的成长以及结合被妨碍，实际上这些低温热处理和中温热处理由于温度不是十分高，所以环境中的氧不容易进入衬底中，微小空洞的内侧表面实质上没被氧化，即对微小空洞的成长和结合的过程带来实质的负面影响的可能性低。
除此之外，在氧环境中进行高温热处理的情况下，被氧化的不只是空洞的内侧表面，该衬底表面当然也被氧化，在该衬底表面形成氧化膜。如上所述那样，通过调整氧环境中的氧含量即氧浓度，调整衬底表面被氧化区域的厚度是可能的，如此，调整在衬底表面形成的氧化膜的厚度是可能的。然后，通过在氧环境下的高温热处理，在该衬底表面形成的氧化膜在其后被除去即被削掉。在除去氧化膜厚的衬底中，空洞上的区域能作为活性层被使用。此种情况下，从氧化膜除去后的衬底表面至空洞上部为止的距离成为活性层的厚度。即通过调整在该衬底表面形成的氧化膜的厚度以及在前述空洞的内侧表面上形成的氧化膜的厚度，能调整该衬底的活性层的厚度。也就是说，使氧环境中的氧含量即氧浓度增高，如果在衬底表面形成的氧化膜的厚度增厚，该氧化膜除去后最终得到的半导体衬底的活性层的厚度变薄。使氧环境中的氧含量即氧浓度降低，如果在衬底表面形成的氧化膜的厚度变薄，该氧化膜除去后最终得到的半导体衬底的活性层的厚度变厚。
如前述那样，该成为一体形成的空洞具有由内侧表面与前述衬底外部完全封闭的内部空间。即该内部空间与前述衬底外部不连通。即避免过高温度下的热处理，而且实现在前述空洞内形成绝缘膜优选在富含氧的环境下使热处理在高温下进行，将氧导入空洞内。其它的元素例如在富含氮的环境下进行热处理，将该其它元素导入空洞内，至少需要比氧的情况下在更高的温度下的热处理。即通过热处理在该空洞的内侧表面形成氧化膜以外的绝缘膜与形成前述的氧化膜的情况相比要难。另外，要使在该空洞的内侧表面形成的绝缘膜和前述衬底的界面的状态良好的话，优选氧化膜。这时、前述衬底是由硅形成衬底的情况下特别优选的。
但是，在该空洞的内侧表面形成的绝缘膜是包括氧化膜的多层构造也是可能的。此种情况下，在该空洞的内侧表面用前述的方法形成氧化膜之后，形成连通前述空洞和前述衬底外部的至少1个连通孔，经由该连通孔，在覆盖该空洞的内侧表面的氧化膜上，进一步形成至少1个其它的绝缘膜，形成覆盖该空洞的内侧表面的多层绝缘构造体，根据需要也是可能的。其后，利用任何已知的方法或者已知的工序，将该至少1个连通孔完全堵塞。此种情况下，构成氧化膜以外的绝缘膜的绝缘物质虽然包括具有绝缘性的所有物质，但当前述衬底是硅的情况下，前述氧化膜优选是氧化硅，作为其它绝缘膜的典型例子包括：氧化铝、氮化铝、氧化铪、氧化锆以及氧化铪硅等，但决不限定于这些。
另外，即使当由前述高温热处理在该空洞的内侧表面上不形成氧化膜的情况下，由前述的方法形成该空洞之后，形成连通前述空洞和前述衬底外部的至少1个连通孔，经由该连通孔，在该空洞的内侧表面上形成至少1个绝缘膜根据需要也是可能的。其后，利用任何已知的方法或者已知的工序，将该至少1个连通孔完全堵塞。
在前述第1步骤中注入的离子优选是由氢离子、氦离子、氖离子以及氟离子形成的群之中选择的至少1种离子。
通过利用这样所谓的“轻离子”进行离子注入，使对衬底带来的损坏为最小限成为可能。其结果，在第1步骤中，没有必要进行为了恢复损坏的衬底加热处理，能在常温进行离子注入。另外由于这些离子是比较轻的元素，其飞跃距离即离子被注入的深度也是容易控制的，其结果，在衬底内预先决定的区域正确地注入离子变得容易。
在进行前述离子注入时，准备离子注入专用的掩模，使用该掩模只在该衬底预先决定的区域选择地注入离子也是可能的，但此种情况下，做成具有与该衬底的预先决定的区域对应的、高精度的图案的离子注入专用的掩模，而且将该掩模在前述衬底上正确地决定位置是必要的。
因此，基于上述衬底制造的半导体装置是由在该衬底上至少1个电极，例如具有由栅极代表的控制电极的场效应晶体管代表那样的半导体装置时，不使用前述离子注入专用的掩模，与该电极自己对准的区域选择性地注入离子是可能的。此种情况下，在进行前述第1步骤的离子注入之前，在前述衬底上形成至少1个电极，例如由栅极代表的控制电极，其后，在前述第1步骤中，将该电极作为掩模注入离子。即在注入离子工序之前由于已经在衬底上形成了电极，所以该衬底上的电极在注入离子时起到掩模的作用。这样的话，在电极正下方的区域不注入离子，至少在除了电极正下方区域的区域上注入离子，其结果，在其后的第2步骤中，即使将前述衬底暴露在热处理中，在前述电极正下方的区域也不形成空洞，在该电极正下方区域的周围形成该空洞。即与该电极自己对准的区域形成该空洞。
然后，利用具有与该电极自己对准的区域形成的该空洞的衬底，通过已知的方法形成与该电极自己对准的源区和漏区，制造半导体装置成为可能。在该电极正下方的区域不存在空洞，在一个栅极的周围形成的源区和漏区的正下方存在空洞。由此，通过该源区以及该漏区的下部与该空洞的上部邻接，能抑制从该源以及漏区向衬底的漏电流的同时，能降低由于该源以及漏区和前述衬底之间的p-n结带来的寄生电容，提高该半导体装置的高速动作特性成为可能。即，做成离子注入专用的掩模而且不需要在前述衬底上正确地决定该掩模的位置，使该源区以及该漏区的下部邻接，而且形成与前述电极自己对准的该空洞成为可能。
另外，基于前述衬底制造的半导体装置是在该衬底上部区域至少1个绝缘区域，例如以浅沟道代表的具有绝缘的半导体装置时，不使用前述离子注入专用的掩模，在与该绝缘区域自己对准的区域选择性地注入离子是可能的。此种情况下，在前述第1步骤中的离子注入进行之前，在前述衬底形成至少1个绝缘区域，例如以浅沟道代表的绝缘，其后，在前述第1步骤中将该绝缘区作为掩模注入离子。即由于在注入离子的工序之前已经在衬底形成绝缘区域，所以该衬底的绝缘区域完成注入离子时的掩模的作用。如果这样的话，不在绝缘区域以及其正下方的区域注入离子，在至少除了绝缘区域以及其正下方的两个区域的区域中注入离子，即结果，即使在此后的第2步骤中将前述衬底暴露在热处理中，在绝缘区以及其正下方的区域上也不形成空洞，在由该绝缘区域划定的区域上形成该空洞。即与在该绝缘区域自己对准的区域上形成该空洞。
在前述第1步骤中，离子是轻离子的情况下，为了减少该衬底受到的损坏，在常温下进行前述离子注入是可能的。另外，也可以在前述第1步骤中，前述离子注入在比常温高的温度下进行，使由前述离子注入使该衬底受到的损坏恢复。
进一步，前述预先决定的区域通过在前述衬底的单一的半导体元件形成的区域跨越延伸，也可以在每个前述半导体装置形成区域设计由前述成为一体的空洞构成的绝缘区域。或者，前述预先决定的区域通过在前述衬底的单一的电路块形成区域跨越延伸，也可以在每个前述电路块形成区域设计由前述成为一体的空洞构成的绝缘区域。
该衬底形成半导体装置是可能的，而且在前述第1步骤中，通过在该衬底预先决定的区域中注入离子，形成多个微小的空洞是可能的，进一步，在前述第2步骤中使该多个微小的空洞的各个成长，进一步使相邻的微小空洞之间结合，最终形成横跨前述预先决定区域的全体存在的成为一体的空洞是可能的，只要是这样的衬底即可，没有特别的限制。该衬底的典型的例子包括：硅衬底、硅以外的半导体衬底、氧化物衬底、氮化物衬底、氧氮化物衬底等，但并非限定于这些。这之中特别优选硅衬底。当前述衬底是硅衬底的情况下，在前述空洞内形成的氧化膜优选是氧化硅膜。
如前所述，根据关于本发明的半导体衬底的制造方法，能提供在预先决定的区域具有空洞的所谓“SON衬底”和前述空洞是由氧化膜充满的所谓“部分SOI衬底”，能实现在包含了在该衬底上形成的MOS晶体管的半导体超大规模集成电路那样的最先进的半导体装置中漏电流的减少，其结果，使半导体超大规模集成电路那样的最先进的半导体装置的集成度的进一步提高成为可能。
进一步，以下说明本发明的第二方面，由于作为与本发明的第一方面的半导体衬底的制造方法相关的在前面进行的说明也能适用于本第二方面的以下的说明，所以实质上说明省略了重复的部分。即本发明的第二方面提供一种半导体衬底的制造方法，包括：第1步骤，在衬底内预先决定的区域选择性地注入离子，由该注入的离子在前述预先决定的区域内形成多个微小空洞；第2步骤，通过对该衬底实施热处理，将前述注入的离子作为气体向前述衬底外放出之后，使前述多个微小空洞的各个成长，进一步使相邻的微小空洞之间结合，形成跨越前述预先决定的区域的全体存在的由成为一体的空洞构成的埋设绝缘区域。前述成为一体的空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底的外部完全隔离的内部空间，前述第2步骤的热处理包括高温热处理，由该高温热处理使邻接的微小空洞之间结合，形成跨越前述预先决定的区域全体的前述成为一体的空洞，前述高温热处理的至少最后的一定期间通过在富含氧的环境中进行前述高温热处理，形成至少覆盖前述空洞的前述内侧表面的氧化膜的。
前述第2步骤的热处理通过包括在1000℃以上的高温范围进行高温热处理，使前述衬底软化，在前述衬底内部形成前述空洞的瞬间，即使相当于前述空洞形成的区域的衬底表面鼓起，也能立即恢复平坦，最终得到的前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之间的界面与前述衬底平坦的表面平行，而且优选其是平行的。
前述高温热处理在1000℃以上的高温范围内进行是可能的。
前述第2步骤进一步包括在前述高温热处理之前，将前述注入的离子作为气体，为了放出到前述衬底外，在400℃以上700℃以下的低温域进行的低温热处理是可能的。
前述第2步骤进一步包括在前述高温热处理之前，为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温域进行的中温热处理是可能的。
前述第2步骤进一步包括：在前述高温热处理之前，将前述注入的离子作为气体，为了放出到前述衬底外，在400℃以上700℃以下的低温域进行的低温热处理；和为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温域进行的中温热处理；是可能的。
前述低温热处理在400℃以上600℃以下进行，前述中温热处理在800℃以上1000℃以下进行，前述高温热处理在从1200℃开始进一步升温的温度下进行是可能的。
前述氧化膜优选和在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成的部分其膜厚要厚的。
前述氧化膜不只是覆盖前述空洞的内侧表面，包括在前述空洞的内部空间形成的至少1个柱状部分是可能的。
前述氧化膜不只是覆盖前述空洞的内侧表面，包括在前述空洞的内部空间形成的至少1个隔壁状部分是可能的。
将前述高温热处理在前述富含氧的环境下，直到前述氧化膜充满前述空洞的内部空间为止进行是可能的。
在进行前述高温热处理期间内，只利用最后一定期间富含氧的环境是可能的。
进一步包括将由在前述富含氧的环境下进行的高温热处理在前述衬底的表面形成的表面氧化膜在前述高温热处理后除去的工序是可能的。
前述离子是从由氢离子、氦离子、氖离子以及氟离子构成的群中选择的至少1种离子是可能的。在前述第1步骤中在常温下进行前述离子注入是可能的。在前述第1步骤中，在比常温高的温度下进行前述离子注入是可能的。
在前述第1步骤中，使用离子注入专用的掩模，只在前述衬底的预先决定的区域选择性地注入前述离子是可能的。
在前述第1步骤中，在前述衬底上形成至少1个电极，将前述至少1个电极作为掩模使用，通过只在前述衬底的预先决定的区域选择性地注入前述离子，在前述第2步骤中，形成与前述至少1个电极自己对准的前述空洞是可能的。
在前述第1步骤中，在前述衬底的上部区域形成至少1个绝缘区域，将前述至少1个绝缘区域作为掩模使用，只在前述衬底的预先决定的区域选择性地注入前述离子，在前述第2步骤中，形成与前述至少1个绝缘区域自己对准的前述空洞是可能的。
前述预先决定的区域通过在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述半导体元件形成区域跨越延伸是可能的。
前述预先决定的区域通过在前述衬底的单一电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述电路块形成区域跨越延伸是可能的。
前述半导体衬底是硅衬底是可能的。
进一步包括在前述第2步骤后，在前述衬底表面形成至少1个单晶半导体层的工序是可能的。
进一步，以下说明本发明的第三方面，由于作为与本发明的第一方面的半导体衬底的制造方法相关的在前面进行的说明也能适用于本第三方面的以下的说明，所以实质上说明省略了重复的部分。即，本发明的第三方面提供一种半导体衬底的制造方法，包括：第1步骤，在衬底内的预先决定的区域选择性地注入离子，由该注入的例子在前述预先决定的区域内形成多个微小的空洞；第2步骤，通过在该衬底进行热处理，将前述注入的离子作为气体向前述衬底外放出之后，使前述多个微小空洞的各个成长，进一步使邻接的微小空洞之间结合，形成跨越前述预先决定的区域全体的由成为一体的空洞构成的埋设绝缘区域。前述成为一体的空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底的外部完全隔离的内部空间，前述第2步骤的热处理包括高温热处理，由该高温热处理使邻接的微小空洞之间结合，形成跨越前述预先决定的区域全体的前述成为一体的空洞，前述高温热处理的至少最后的一定期间通过在富含氧的环境中进行前述高温热处理，形成充满前述空洞的内部空间的氧化膜。
优选前述第2步骤的热处理通过包括在1000℃以上的高温范围进行的高温热处理，使前述衬底软化，在前述衬底内部形成前述空洞的瞬间，即使相当于前述空洞形成的区域的衬底表面鼓起，也能立即恢复平坦，最终得到的前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之间的界面与前述衬底平坦的表面平行，而且是平坦的。
前述高温热处理在1000℃以上的高温范围内进行是可能的。
前述第2步骤进一步包括在前述高温热处理之前，为了将前述注入的离子作为气体，放出到前述衬底外，在400℃以上700℃以下的低温域进行的低温热处理是可能的。
前述第2步骤进一步包括在前述高温热处理之前，为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温域进行的中温热处理是可能的。
前述第2步骤进一步包括：在前述高温热处理之前，为了将前述注入的离子作为气体，放出到前述衬底外，在400℃以上700℃以下的低温域进行的低温热处理；和为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温域进行的中温热处理；是可能的。
前述低温热处理在400℃以上600℃以下进行，前述中温热处理在800℃以上1000℃以下进行，前述高温热处理在从1200℃开始进一步升温的温度下进行是可能的。
进一步包括将由在前述富含氧的环境下进行的前述高温热处理在前述衬底的表面形成的表面氧化膜在前述高温热处理后除去的工序是可能的。
进一步，以下说明本发明的第四方面，由于作为与本发明的第一方面的半导体衬底的制造方法相关的在前面进行的说明也能适用于本第四方面的以下的说明，所以实质上说明省略了重复的部分。即，本发明的第四方面提供一种半导体衬底的制造方法，包括：第1步骤，在衬底内的预先决定的区域选择性地注入离子，由该注入的例子在前述预先决定的区域内形成多个微小的空洞；第2步骤，通过对该衬底进行热处理，将前述注入的离子作为气体向前述衬底外放出之后，使前述多个微小空洞的各个成长，进一步使邻接的微小空洞之间结合，形成跨越前述预先决定的区域全体的由成为一体的空洞构成的埋设绝缘区域；和第3步骤，在前述埋设绝缘区域上的该衬底表面区域上形成至少1个半导体元件。此处，前述成为一体的空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底的外部完全隔离的内部空间。
前述第2步骤的热处理通过包括在1000℃以上的高温范围进行高温热处理，使前述衬底软化，在前述衬底内部形成前述空洞的瞬间，即使相当于前述空洞形成的区域的衬底表面鼓起，也能立即恢复平坦，最终得到的前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之间的界面与前述衬底平坦的表面平行，而且是平坦的，在前述第3步骤中，前述至少1个半导体元件优选是在前述平坦的衬底表面形成的。
在前述第2步骤中，至少在富含氧的环境中进行前述高温热处理，形成至少覆盖完全封闭的前述空洞的前述内部空间的内侧表面的氧化膜是可能的。
前述氧化膜优选和在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成的部分其膜厚要厚的。
前述氧化膜不只是覆盖前述空洞的内侧表面，包括在前述空洞的内部空间形成的至少1个柱状部分是可能的。
前述氧化膜不只是覆盖前述空洞的内侧表面，包括在前述空洞的内部空间形成的至少1个隔壁状部分是可能的。
将前述高温热处理在前述富含氧的环境下，直到前述氧化膜充满前述空洞的内部空间为止进行是可能的。
前述第2步骤进一步包括将通过在前述富含氧的环境下进行前述高温热处理，在前述衬底的表面形成的表面氧化膜在前述高温热处理后除去的工序，该表面氧化膜被除去之后，在前述第3步骤在前述衬底的表面形成前述至少1个半导体元件是可能的。
在前述第1步骤中，在前述衬底上形成至少1个栅极构造体，将前述至少1个栅极作为掩模使用，在前述衬底选择性地注入前述离子，在前述第2步骤中，形成与前述至少1个栅极构造体自己对准的前述空洞，在前述第3步骤中，在前述衬底形成源区以及漏区是可能的。
在前述第1步骤中，在前述衬底的上部区域形成至少1个绝缘区，将前述至少1个绝缘区作为掩模使用，在前述衬底选择性地注入前述离子，在前述第2步骤中，形成与前述至少1个绝缘区自己对准的前述空洞，在前述第3步骤中，在前述空洞上的该衬底的表面区域形成前述至少1个半导体元件是可能的。
前述预先决定的区域在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区在前述半导体元件形成区域跨越延伸是可能的。
前述预先决定的区域在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区在前述电路块形成区域跨越延伸是可能的。
前述半导体衬底是硅衬底是可能的。
进一步包括在前述第2步骤后，在前述衬底表面形成至少1个单晶半导体层的工序，在前述第3步骤中，在前述至少1个单晶半导体层上，形成前述至少1个半导体元件是可能的。
进一步，以下说明本发明的第五方面，由于作为与本发明的第一方面的半导体衬底的制造方法相关的在前面进行的说明也能适用于本第五方面的以下的说明，所以实质上说明省略了重复的部分。即，本发明的第五方面提供一种半导体衬底，包括由跨越衬底内的预先决定的区域全体存在的成为一体的扁平状的空洞构成的埋设绝缘区。前述空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底的外部完全隔离的内部空间，前述内侧表面是至少由氧化膜覆盖的，前述氧化膜是与在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成部分的膜厚要厚。
优选前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之间的界面与前述衬底平坦的表面平行，而且是平坦的。
前述氧化膜不只是覆盖前述空洞的内侧表面，包括在前述空洞的内部空间形成的至少1个柱状部分是可能的。
前述氧化膜不只是覆盖前述空洞的内侧表面，包括在前述空洞的内部空间形成的至少1个隔壁状部分是可能的。
前述空洞的内部空间由前述氧化膜充满是可能的。
前述空洞与前述衬底上存在的至少1个电极自己对准是可能的。
前述空洞与前述衬底上存在的至少1个绝缘区自己对准是可能的。
前述预先决定的区域在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区在前述半导体元件形成区域跨越延伸是可能的。
前述预先决定的区域在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区在前述电路块形成区域跨越延伸是可能的。
前述半导体衬底是硅衬底是可能的。
进一步，以下说明本发明的第六方面，由于作为与本发明的第一方面的半导体衬底的制造方法相关的在前面进行的说明也能适用于本第六方面的以下的说明，所以实质上说明省略了重复的部分。即，本发明的第六方面提供一种半导体衬底，包括由跨越衬底内的预先决定的区域全体存在的成为一体的扁平状的空洞构成的埋设绝缘区。前述空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底的外部完全隔离的内部空间，前述空洞的内部不包括为了形成前述空洞在前述衬底离子注入的离子，前述内侧表面至少由氧化膜覆盖，前述氧化膜是与在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成的部分膜厚要厚，前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之间的界面是与前述衬底平坦的表面平行，而且是平坦的。
前述空洞与前述衬底上存在的至少1个电极自己对准是可能的。
前述空洞与前述衬底上存在的至少1个绝缘区自己对准是可能的。
前述预先决定的区域在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区在前述半导体元件形成区域跨越延伸是可能的。
前述预先决定的区域在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区在前述电路块形成区域跨越延伸是可能的。
前述半导体衬底是硅衬底是可能的。
进一步，以下说明本发明的第七方面，由于作为与本发明的第一方面的半导体衬底的制造方法相关的在前面进行的说明也能适用于本第七方面的以下的说明，所以实质上说明省略了重复的部分。即，本发明的第七方面提供一种半导体装置，包括：半导体衬底，具有由跨越衬底内的预先决定的区域全体存在的成为一体的扁平状的空洞构成的埋设绝缘区，前述空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底的外部完全隔离的内部空间，前述内侧表面至少由氧化膜覆盖，前述氧化膜是与在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成部分的膜厚要厚；和至少1个半导体元件，存在于前述埋设绝缘区上的该半导体衬底的表面区域。
优选前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之间的界面是与前述衬底平坦的表面平行，而且是平坦的。
前述氧化膜优选和在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成的部分其膜厚要厚的。
前述氧化膜不只是覆盖前述空洞的前述内侧表面，包括在前述空洞的内部空间延伸的至少1个柱状部分是可能的。
前述氧化膜不只是覆盖前述空洞的内侧表面，包括在前述空洞的内部空间延伸的至少1个隔壁状部分是可能的。
前述空洞的内部空间由前述氧化膜充满是可能的。
前述空洞与前述衬底上存在的至少1个电极自己对准是可能的。
前述空洞与前述衬底上存在的至少1个绝缘区自己对准是可能的。
前述预先决定的区域在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区在前述半导体元件形成区域跨越延伸是可能的。
前述预先决定的区域在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区在前述电路块形成区域跨越延伸是可能的。
前述半导体衬底是硅衬底是可能的。
进一步，以下说明本发明的第八方面，由于作为与本发明的第一方面的半导体衬底的制造方法相关的在前面进行的说明也能适用于本第八方面的以下的说明，所以实质上说明省略了重复的部分。即，本发明的第八方面提供一种半导体装置，包括：半导体衬底，具有由跨越衬底内的预先决定的区域全体存在的成为一体的扁平状的空洞构成的埋设绝缘区，前述空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底的外部完全隔离的内部空间，前述内侧表面至少由氧化膜覆盖，前述氧化膜是与在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成的部分膜厚要厚，前述空洞的内部不包括为了形成前述空洞在前述衬底离子注入的离子，前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之间的界面是与前述衬底平坦的表面平行，而且是平坦的；和至少1个半导体元件，存在于前述埋设绝缘区上的该半导体衬底的表面区域。
前述空洞与前述衬底上存在的至少1个电极自己对准是可能的。
前述空洞与前述衬底上存在的至少1个绝缘区自己对准是可能的。
前述预先决定的区域在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区在前述半导体元件形成区域跨越延伸是可能的。
前述预先决定的区域在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区在前述电路块形成区域跨越延伸是可能的。
前述半导体衬底是硅衬底是可能的。
附图说明
图1A至图1D是关于SON衬底的第一个以往的制造方法的各工序中SON衬底的部分纵向剖面图。
图2A至图2C是关于SON衬底的第二个以往的制造方法的各工序中SON衬底的部分纵向剖面图。
图3A至图3E是表示关于本发明的半导体衬底的新制造方法的1个典型例子中所包括的一连串的工序中衬底的部分纵向剖面图。
图3F是表示将在由图3E表示的高温热处理在富含氧的环境中进行的情况下形成的、具有内侧表面被氧化膜覆盖的空洞的SON衬底的部分纵向剖面图。
图3G是表示将在由图3E表示的高温热处理在氧含量多的环境即氧浓度高的环境中进行的情况下形成的、具有内部空间由氧化膜充满的空洞的SOI衬底的部分纵向剖面图。
图4A以及图4B是表示关于本发明第1实施方式的半导体装置的制造方法中所包括的工序中半导体衬底以及半导体装置的部分纵向剖面图。
图5A以及图5B是表示关于本发明第2实施方式的半导体装置的制造方法中所包括的工序中半导体装置的部分纵向剖面图。
图6A以及图6D是表示关于本发明第3实施方式的半导体装置的制造方法中所包括的工序中半导体装置的部分纵向剖面图。
图7A以及图7D是表示关于本发明第4实施方式的半导体装置的制造方法中所包括的工序中半导体装置的部分纵向剖面图。
图8A以及图8G是表示关于本发明第5实施方式的半导体装置的制造方法中所包括的工序中半导体装置的部分纵向剖面图。
图9A以及图9B是表示关于本发明第6实施方式的半导体装置的制造方法中所包括的工序中半导体装置的部分纵向剖面图。
图10是表示关于本发明的SON半导体衬底的新构造的部分纵向剖面图。
图11是表示关于本发明的SON半导体衬底的另一新构造的部分纵向剖面图。
图12是表示关于本发明的SON半导体衬底的又一新构造的部分纵向剖面图。
图13是表示关于本发明的SON半导体装置的新构造的部分纵向剖面图。
图14是在实施例1中制造的半导体衬底的部分纵向剖面照片。
具体实施方式
接着，对于关于本发明的半导体衬底的制造方法以及在工序中包括此半导体衬底制造方法的半导体装置的制造方法，还有为了能使半导体装置具有前述高性能特性的由该方法制造的半导体衬底以及利用了该半导体衬底的半导体装置，参照附图以下进行说明。
以下的为实施发明的最好方式是在发明内容中已经充分说明了的为实现本发明的多种形式的最好方式的典型例子。本发明的主题虽然在发明内容中已经充分说明，对于一种或者更多种合适的实施方式，通过参照附图以下进行更进一步说明，就会更容易理解为实施发明的最好方式。
[1]半导体衬底的制造方法
图3A至图3E是表示关于本发明的半导体衬底的新制造方法的1个典型例子中所包括的一连串的工序中衬底的部分纵向剖面图。
准备图3A所示的衬底1，其后，作为第1步骤，如图3B所示，在该衬底1的预先决定的区域通过掩模M选择性地注入离子，在该预先决定的区域形成分散的多个微小空洞2。
其后，在第2步骤中对该衬底1进行热处理，如图3C所示，将多个微小空洞2内的离子作为气体向该衬底1外放出，如图3D所示，使离子作为气体放出的前述多个微小空洞2的各个成长，其尺寸变大，如图3E所示，使相邻的空洞2之间结合，最终，在该衬底1的预先决定的区域全体上扩散形成成为一体的略扁平形状的空洞2。由此，制造出在预先决定的区域具有空洞2的衬底10即SON衬底。
以下说明关于为了实施本发明的第1步骤以及第2步骤的最好的实施方式。
(第1步骤)
在第1步骤中，通过在衬底1的预先决定的区域选择性地注入离子，在该衬底1的该区域形成横跨分散的多个微小空洞2。
该衬底1能作为半导体衬底使用，而且通过注入离子能够形成微小的空洞2，在后述的第2步骤中使该微小的空洞2成长、结合最终能形成所期望大小的空洞2的衬底，只要是这样的衬底即可，没有特别的限定。该衬底1的典型例子包括：硅衬底、硅以外的半导体衬底、氧化物衬底、氮化物衬底、氧氮化物衬底等，但并非限定于这些。在这之中特别优选硅衬底。
对于在第1步骤中为了在衬底1上形成微小的空洞2所采用的离子，本发明也没有特别的限定，只要是能够形成微小空洞2的离子，任何东西都可以。但是，(A)即使在常温下向衬底1注入也不会给衬底1带来损坏，(B)为了注入到衬底1的预先决定的区域(特别是从衬底表面开始的所期望的深度)，优选容易控制飞行距离的离子。作为具有这样的性质的离子能够举出被称为所谓“轻离子”的离子，具体地说，能够举出氢离子、氦离子、氖离子以及氟离子等。
该多个微小空洞即使在常温下注入离子的情况下也能形成。即由离子注入的能量，衬底内的原子脱离，形成微小的空洞。此处，注入的离子是轻离子的情况下，邻接的离子之间聚合成为气体。
注入这样的离子的条件，例如加速电压以及剂量等能够由在衬底1的什么位置(深度和范围)注入什么程度的离子决定。也就是说，离子注入条件能够由最终在衬底1上形成什么样的空洞2决定，没有特别的限定。作为典型例子，作为注入的离子采用氦离子的情况下，优选设定加速电压在5keV～150keV的范围，设定剂量在5×1015～1×1018cm2的范围。
在第1步骤中，最终应当形成空洞2的区域，即在预先决定的区域选择性地注入前述离子是必要的。虽然利用根据本发明方法制造的半导体衬底10制造半导体装置是最终的目的，但考虑使半导体装置具有什么样的特性任意地决定应当形成前述空洞2的区域即可。本发明没有特别地限定其区域。还有，对于在衬底1形成的空洞2和半导体装置的关系，后面叙述。
另外，对于为了只在衬底1的预先决定的区域选择性地注入离子的方法，也没有特别的限定。例如，如图3B所示，在衬底1上设置具有与预先决定的区域对应的开口部的掩模构件M，经由该掩模构件M根据已知的离子注入法注入离子也可以。
另外，作为代替的方法，如后述那样，在衬底上形成STI(浅沟道绝缘)以及/或者栅极，通过与该STI以及/或者栅极自己对准那样选择性地决定注入离子的区域，与该STI以及/或者栅极自己对准那样，选择性地决定应当形成空洞2的区域也可以。即使这种方法，也和使用掩模构件M选择性地注入离子的方法具有同样的作用。
(第2步骤)
第2步骤是为了通过对根据前述第1步骤在预先决定的区域形成微小空洞2的衬底1进行热处理，使多个微小空洞2的各个成长，增大尺寸，使邻接的微小空洞之间结合，最终形成跨越预先决定的区域全体扩散的成为一体的空洞2的步骤。在前述第2步骤中由热处理形成的前述成为一体的空洞2具有由该空洞的内侧表面形成的与前述衬底外部完全封闭的内部空间。即该内部空间与前述衬底1的外部不连通。另外，通过选择注入离子的区域，选择成为一体的空洞2扩散的区域是可能的。即当该预先决定的区域是与衬底1的表面大致平行的、平坦的区域的情况下，成为一体的空洞2也具有与衬底1的表面大致平行的扁平形状。
该第2步骤中，如图3E所示，例如也可以包括为了将衬底1暴露在1000℃以上的高温范围进行的高温热处理的工序。这样通过进行高温热处理，除了基于在前述第1步骤中形成的多个微小空洞2，最终形成跨越前述预先决定的区域全体扩散的成为一体的空洞2，进一步，附加地能使衬底1本身软化，其结果，在衬底1内部形成空洞2的瞬间，即使形成空洞2的部分的表面鼓起，由于衬底表面也能立即恢复平坦，所以保持衬底表面的高平坦性成为可能。
图3C至图3E所示的第2步骤包括：如图3C所示那样，将前述注入的离子作为气体为了向前述衬底外放出，在400℃以上700℃以下的低温域进行的低温热处理；如图3D所示那样，为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温区域进行的中温热处理；如图3E所示那样，使邻接的微小空洞之间结合，为了形成跨越前述预先决定的区域全体存在的成为一体的空洞2，在1000℃以上的高温范围进行的前述高温热处理。第2步骤没有必要限定于这3个子步骤，省略低温热处理、中温热处理的任何一个或者两者都省略是可能的。
但是，如图3C至图3E所示，由于以下的理由优选第2步骤由前述3个子步骤构成。在图3C所示的低温热处理中，将注入的离子以气体的状态向衬底1外放出。在其后的图3D所示的中温热处理中，如前所述那样使离子作为气体放出的多个微小空洞2的各个成长。进一步在其后的图3E所示的高温热处理中，进一步使前述微小空洞的尺寸增大，使相邻接的微小空洞之间结合，最终形成跨越前述预先决定的区域全体存在的成为一体的空洞2的同时，如前述那样保持衬底表面的平坦性。此成为一体的空洞2是与衬底表面大致平行的扁平形状。与此衬底表面大致平行的扁平形状与前述预先决定的区域所具有的与衬底表面大致平行的扁平形状一致。
对于进行第2步骤时的详细的条件，例如热处理环境、温度、升温速度、时间等，考虑想要最终形成的空洞的大小等，能够任意地决定。作为一个典型例子，使热处理环境为包含0.5％O2的Ar环境，使图3C所示的低温热处理在400℃～600℃的低温域进行2小时，接着使图3D中所示的中温热处理在800℃～1000℃中温域进行2小时，进一步使图3E所示的高温热处理在从1200℃开始以每分钟0.02℃缓慢升温的速度直到1350℃为止升温，其后在1350℃的高温下进行5小时处理，能够形成与平坦的衬底表面几乎平行的大致扁平形状的空洞2。
另外，在本发明的方法中，使前述低温热处理以及前述中温热处理两方在包含0.5％O2的Ar环境下进行，使前述高温热处理在富含氧的环境中进行也可以。图3F是表示使图3E所示的高温热处理在富含氧的环境中进行的情况下形成的、内侧表面具有被氧化膜覆盖的空洞的SON衬底10的部分纵向剖面图。通过在氧环境下进行高温热处理，如图3F所示，能得到在衬底1的预先决定的区域形成的空洞2的内侧表面3形成具有优良绝缘性的氧化膜4的SON衬底10。
在氧环境中进行高温热处理的情况下，进行高温热处理的全部时间没必要都是氧环境，只在某一定的时间内在氧环境中进行高温热处理，其它的时间中在含有0.5％O2的Ar环境下进行高温热处理也可以。进行5小时高温热处理的情况下，在其后半段，例如只在最后的1小时在氧环境中进行高温热处理也可以。这样的只在高温热处理步骤的最后一定时间在氧环境中进行高温热处理的理由是因为如前述那样，虽然高温热处理是为了引起在衬底内形成的微小空洞的进一步成长以及结合而进行的，为了在微小的空洞成长以及结合进行中，确实防止在极微小的空洞内侧表面形成氧化膜。如果一旦在微小的空洞的内侧表面形成氧化膜，氧化膜会妨碍其后进一步的微小空洞的成长和结合，存在这样的可能性。
在氧环境中所包含的氧原子通过高温热处理从前述衬底1的表面经由衬底上部区域，被导入完全封闭的前述空洞2的内部空间。由该导入的氧使前述空洞2的内侧表面氧化，在前述空洞2的内侧表面3形成氧化膜4。除了前述的作用效果，通过在富含氧的环境中进行高温热处理，能在前述空洞2的内侧表面3形成氧化膜4。通过在空洞2的内部表面3形成氧化膜4，提高在空洞2的绝缘性，由此漏电流的进一步减小以及削减成为可能。
然后，通过调整氧环境的氧含量即氧浓度，调整在该空洞2的内侧表面3形成的氧化膜4的膜厚是可能的。换言之，通过增加氧环境中的氧含量即氧浓度，能够增加在该空洞2的内侧表面3形成的氧化膜4的膜厚。
对于进行高温热处理时的氧环境中所含有的氧量，即氧浓度，在本发明中并没有特别的限定。能够根据想要形成的氧化膜的厚度任意地决定。通过增加环境中所含有的氧量即氧浓度，增加覆盖在衬底10内部形成的空洞2的内侧表面的氧化膜4的厚度。
图3G是表示使图3E所示的高温热处理在氧含量多的环境中即氧浓度高的环境中进行的情况下形成的、具有内部空间被氧化膜充满的空洞的部分SOI衬底的部分纵向剖面图。即如图3G所示，通过使环境中所包含的氧含量增多，即通过提高氧浓度，能使在该空洞2的内侧表面3形成的氧化膜4的厚度进一步增加，使该空洞2被氧化膜4充满是可能的。这样制造的、空洞2被氧化膜4充满的衬底20能被看作具有部分的SOI构造。
还有，在本发明的半导体衬底的制造方法中，不只是高温热处理，在第2步骤中所包含的全部的子步骤，即使低温热处理和中温热处理在氧环境中进行也是可能的。此处，如果在氧环境中进行低温热处理和中温热处理，微小的空洞2的内侧表面被氧化，恐怕会妨碍其后的微小空洞2的成长以及结合。但实际上，因为这些低温热处理和中温热处理不会使温度十分高，所以氧环境中的氧很难进入衬底1中，微小空洞2的内侧表面实质上不会被氧化，即对微小空洞2的成长和结合的过程带来实质的负面影响的可能性低。
如以上说明的那样，根据本发明的半导体衬底的制造方法，作为第1步骤，在衬底1的预先决定的区域上选择性地注入离子，在该预先决定的区域上形成分布的多个微小空洞2。进一步作为第2步骤，通过对形成微小空洞2的衬底1进行热处理，使前述微小空洞2成长，使邻接的微小空洞2之间结合，通过在衬底1中形成与衬底表面几乎平行的大致平板状的空洞2，形成具有该空洞2的SON半导体衬底1。
除此之外，在氧环境中进行高温热处理的情况下，被氧化的不只是空洞2的内侧表面3，该衬底1的表面当然也被氧化，在该衬底1的表面形成图中未表示的氧化膜。如上述那样，通过调整氧环境中的氧含量即氧浓度，调整衬底表面被氧化区域的厚度是可能的，如此，调整在衬底1的表面形成的图中未表示的氧化膜的厚度是可能的。然后，通过氧环境中的高温热处理，在该衬底表面形成的、图中未表示的氧化膜在其后被除去即被削除。在氧化膜除去后的SON衬底10或者部分SOI衬底20中，空洞上的区域能作为活性层使用。此种情况下，从除去氧化膜后的衬底表面至空洞的上部为止的距离成为活性层的厚度。即，通过调整在该衬底表面形成的图中未表示的氧化膜的厚度以及在前述空洞的内侧上表面形成的氧化膜的厚度，能够调整图中未表示的氧化膜除去后的SON衬底10或者部分SOI衬底20的活性层的厚度。也就是说，如果提高氧环境的氧含量即氧浓度，使在衬底表面形成的氧化膜的厚度变厚，那么该氧化膜除去后最终得到的SON衬底10或者部分SOI衬底20的活性层的厚度变薄。如果使氧环境中的氧含量即氧浓度降低，在衬底表面形成的氧化膜的厚度变薄，那么该氧化膜除去后最终得到的SON衬底10或者部分SOI衬底20的活性层的厚度变厚。
如图3E、3F以及3G所示，该成为一体形成的空洞2具有从内侧表面3与前述衬底1的外部完全封闭的内部空间。即该内部空间与前述衬底1的外部不连通。即避免过高温度下的热处理，而且实现在前述空洞2内形成绝缘膜，优选在富含氧的环境中在高温下进行热处理将氧引入空洞内。其它的元素，例如在富含氮的环境中热处理进行热处理将其它的元素导入空洞2内，要求比氧的情况下在更高的温度下的热处理。即通过热处理在该空洞2的内侧表面3形成氧化膜4以外的绝缘膜与形成前述氧化膜4的情况相比要难。另外，要想使在该空洞2的内侧表面3形成的绝缘膜4和前述衬底之间的界面状态良好，优选前述衬底1是硅衬底，氧化膜4是氧化硅。
如以上说明的那样，根据本发明，该第2步骤因为包括由将衬底1暴露在1000℃以上的温度中进行高温热处理构成的子步骤，所以使微小空洞2成长、结合的同时，也使衬底1本身被暴露在高温下软化，其结果，在衬底内部形成空洞2的瞬间，即使空洞2形成部分的衬底表面鼓起，衬底表面也能立即恢复平坦。即因为鼓起的部分均匀，所以能够制造图3E所示的具有高表面平坦性的SON衬底1。
另外，在高温热处理的至少最后一定的期间内，通过在氧环境中进行该高温热处理，形成覆盖空洞2的内侧表面3的氧化膜4，能够得到图3F所示的SON衬底10。
进一步，通过增加氧环境的氧含量即氧浓度，形成充满空洞2的氧化膜4，能够得到图3G所示的部分SOI衬底20。
图中未表示的、在该空洞2的内侧表面3形成的绝缘膜是包括氧化膜4的多层构造是可能的。此种情况下，如图3F所示那样，在该空洞3的内侧表面3用前述的方法形成氧化膜4后，形成连通前述空洞2和前述衬底1的外部的、图中未表示的至少1个连通孔，经由该连通孔，在覆盖该空洞2的内侧表面3的氧化膜4上进一步形成图中未表示的至少1个其它的绝缘膜，形成覆盖该空洞2的内侧表面3的多层绝缘构造体，根据需要也是可能的。此种情况下，虽然构成氧化膜以外的绝缘膜的绝缘物质包括显示绝缘性的所有物质，但前述衬底1是硅的情况下，前述氧化膜4优选是氧化硅，作为其它绝缘膜的典型例子包括：氧化铝、氮化铝、氧化铪、氧化锆以及氧化铪硅等，但决非限定于这些物质。
另外，如图3E所示那样，即使在通过前述高温热处理，在该空洞2的内侧表面3形成氧化膜4的情况下，用前述的方法形成该空洞2后，形成连通前述空洞2和前述衬底1的外部的至少1个连通孔，经由该连通孔，在该空洞2的内侧表面3上形成至少1个绝缘膜根据需要也是可能的。
[2]半导体装置的制造方法
本发明的半导体装置的制造方法是在该半导体装置的制造工序中包括前述的半导体衬底的制造方法的制造工序的方法。即利用根据前述的半导体衬底的制造方法制造的半导体衬底，在该衬底上制造半导体装置。
上述的半导体衬底的制造方法能够与衬底表面几乎平行形成在衬底1的预先决定的区域上绝缘性能优良的该平板状的空洞2、或者在内侧表面3具有氧化膜4的空洞2、或者内部空间被氧化膜4充满的空洞2。因此，通过由具有在预先决定的区域上绝缘性能优良的该平板状的空洞2的半导体衬底1形成半导体装置，能够抑制该半导体装置的漏电流，这与利用了以往的半导体衬底的情况相比较，使MOS晶体管等的半导体超大规模集成电路的集成度的进一步增加、进一步电力消耗的降低、进一步高速动作特性的提高成为可能。
(第1实施方式)
图4A以及图4B是表示关于本发明的第1实施方式的半导体装置的制造方法中所包括的工序中半导体衬底以及半导体装置的部分纵向剖面图。
参照图3A至图3F，根据前述的本发明的半导体衬底的制造方法，制造图4A所示的SON半导体衬底10。半导体衬底10具有与衬底表面几乎平行的大致扁平形状的空洞2，该空洞2的内侧表面3被氧化膜4覆盖。在该半导体衬底10内部形成的空洞2正上方的活性区域上形成图4B所示的场效应型晶体管。该场效应型晶体管的栅极11、源区12、漏区13、栅绝缘膜14以及侧壁15、16各自的形成根据已知的方法进行是可能的。此处，源区12以及漏区13的下部与该空洞2的上部邻接。
如果根据此方法，由于在该场效应型晶体管的下面具有绝缘性能优良的空洞2，所以能够抑制漏电流，该半导体装置的电力消耗的进一步降低以及高速动作特性的进一步提高成为可能。
进一步，源区12以及漏区13的下部与该空洞2的上部邻接。因此，由源区12以及漏区13具有的p-n结带来的寄生电容被减小，该场效应型晶体管的高速动作特性的进一步提高成为可能。
进一步，在本实施方式中的半导体装置的制造方法中，在高温热处理工序的至少最后的期间内，通过在氧环境中进行该高温热处理形成了覆盖空洞2的内侧表面的氧化膜4，但也可以通过增加氧环境中的氧含量即氧环境中浓度，制造图3G所示的空洞2的内部空间被氧化膜4充满的半导体衬底，在该半导体衬底上形成半导体装置。或者，通过在缺乏氧的环境中或者没有氧的环境中进行该高温热处理，制造图3E所示的在空洞2中没有氧化膜的半导体衬底，在该半导体衬底上形成半导体装置也可以。
(第2实施方式)
图5A以及图5B是表示关于本发明的第2实施方式的半导体装置的制造方法中所包括的工序中半导体装置的部分纵向剖面图。
图5A以及图5B所示的第2实施方式中的半导体衬底的制造方法是与前述第1实施方式基本相同的方法，但与作为在衬底内部形成的空洞2和半导体元件的场效应型晶体管的位置关系与第1实施方式的不同。参照图3A至图3F在前述的本发明中的半导体衬底的制造方法中，使最终形成的空洞2在衬底1的表面投影的面积为将在衬底1表面形成的栅极11在衬底表面投影的面积的80～100％那样，制造形成了空洞2的图5A所示的半导体衬底10。在该半导体衬底10内部形成的空洞2上形成图5B所示的场效应型晶体管。该场效应型晶体管的栅极11、源区12、漏区13、栅绝缘膜14以及侧壁15、16各自的形成根据已知的方法进行是可能的。此处，该空洞2在栅极11下的沟道区域的下方延伸，但侧壁15、16的下方以及源区12、漏区13的下方不延伸。
根据此方法制造具有和前述第1实施方式同样的元件特性以及电路特性的半导体装置也是可能的。
进一步，在本实施方式的半导体装置的制造方法中，在高温热处理工序的至少最后的期间内，通过在氧环境中进行该高温热处理形成了覆盖空洞2的内侧表面的氧化膜4，但也可以通过增加氧环境中的氧含量即氧环境中浓度，制造图3G所示的空洞2的内部空间被氧化膜充满的SOI半导体衬底，在该SOI半导体衬底上形成半导体装置。或者，通过在缺乏氧的环境中或者没有氧的环境中进行该高温热处理，制造图3E所示的在空洞2中没有氧化膜的SON半导体衬底，在该SON半导体衬底上形成半导体装置也可以。
(第3实施方式)
图6A以及图6D是表示关于本发明的第3实施方式的半导体装置的制造方法中所包括的工序中半导体装置的部分纵向剖面图。
如图6A所示，通过在衬底1上形成多个STI(浅沟道绝缘)20，在衬底中划定后面应当形成空洞的区域。其后，如图6B所示，通过在衬底1全体注入离子，只在与该STI20自己对准的区域形成多个微小空洞。另一方面，虽然也在STI20中注入离子，但在STI20的内部不形成微小的空洞。只是，注入离子的飞行距离即离子注入的深度比在衬底1上形成的STI20的底部深度浅是必要的。
其后，参照图3C至图3F通过进行前述的热处理，如图6C所示，使只在与该STI20自己对准的区域选择性地形成多个微小空洞成长以及结合，制造了在与该STI20自己对准的更内侧表面被氧化膜4覆盖的大致扁平形状的具有与衬底表面几乎平行的空洞2的SON半导体衬底10。
其后，在与该STI20自己对准的空洞2上的活性区域上形成图6D所示的场效应型晶体管。该场效应型晶体管的栅极11、源区12、漏区13、栅绝缘膜14以及侧壁15、16各自的形成根据已知的方法进行是可能的。此处，源区12以及漏区13的下部与该空洞2的上部邻接。
如果根据此方法，由于在该场效应型晶体管的下面具有绝缘性能优良的空洞2，所以能够抑制漏电流，该半导体装置的电力消耗的进一步降低以及高速动作特性的进一步提高成为可能。
进一步，源区12以及漏区13的下部与该空洞2的上部邻接。因此，由源区12以及漏区13具有的p-n结带来的寄生电容被减小，该场效应型晶体管的高速动作特性的进一步提高成为可能。
进一步，在本实施方式的半导体装置的制造方法中，在高温热处理工序的至少最后的期间内，通过在氧环境中进行该高温热处理形成了覆盖空洞2的内侧表面的氧化膜4，但也可以通过增加氧环境中的氧含量即氧环境中浓度，制造图3G所示的空洞2的内部空间被氧化膜充满的SOI半导体衬底，在该SOI半导体衬底上形成半导体装置。或者，通过在缺乏氧的环境中或者没有氧的环境中进行该高温热处理，制造图3E所示的在空洞2中没有氧化膜的SON半导体衬底，在该SON半导体衬底上形成半导体装置也可以。
(第4实施方式)
图7A以及图7D是表示关于本发明的第4实施方式的半导体装置的制造方法中所包括的工序中半导体装置的部分纵向剖面图。
如图7A所示，通过在衬底1上形成栅绝缘膜14以及栅极11，在衬底1中划定后面应当形成空洞的区域。栅绝缘膜14以及栅极11各自的形成根据已知的方法进行是可能的。
其后，如图7B所示，通过将该栅极11作为掩模在衬底1全体注入离子，只在与该栅极11自己对准的区域形成多个微小空洞。在该栅极11下的区域中由于该栅极11作为掩模工作，所以不注入离子。因此，在该栅极11下的区域不形成微小的空洞。即只在与该栅极11自己对准的区域选择性地形成多个微小的空洞。
其后，通过参照图3C至图3F进行前述的热处理，使在与该栅极11自己对准的区域选择性地形成的多个微小空洞成长以及结合，制造了与衬底表面几乎平行而且在与该栅极11自己对准的、具有更内侧表面被氧化膜4覆盖的大致扁平形状的空洞2的、图7C所示的SON半导体衬底10。
其后，在该SON半导体衬底10上形成图7D所示的场效应型晶体管。该场效应型晶体管的栅极11、源区12、漏区13、栅绝缘膜14以及侧壁15、16各自的形成根据已知的方法进行是可能的。此处，源区12以及漏区13的下部与该空洞2的上部邻接。
如果根据此方法，由于在该场效应型晶体管的下面具有绝缘性能优良的空洞2，所以能够抑制漏电流，该半导体装置的电力消耗的进一步降低以及高速动作特性的进一步提高成为可能。
进一步，源区12以及漏区13的下部与该空洞2的上部邻接。因此，由源区12以及漏区13具有的p-n结带来的寄生电容被减小，该场效应型晶体管的高速动作特性的进一步提高成为可能。
如果根据此方法，通过将栅极11作为掩模进行离子注入，能够形成在与栅极11自己对准的空洞2。此方法没有必要使用在本发明的半导体衬底的制造方法中离子注入专用的掩模M，进一步，由于也没有必要如前述第3实施方式那样形成STI20，所以利用SON半导体衬底10，能够简单而且精密地制造具有优良的元件特性以及电路特性的半导体装置。
还有，在本第4实施方式的半导体装置的制造方法中，在形成栅绝缘膜14和栅极11之后，进行离子注入工序以及其后的热处理工序，除了栅绝缘膜14和栅极11，在该栅极11两侧形成侧壁15、16之后，进行离子注入工序以及其后的热处理工序也可以。此种情况下，空洞2在侧壁15、16自己对准。
进一步，在本实施方式的半导体装置的制造方法中，在高温热处理工序的至少最后的期间内，通过在氧环境中进行该高温热处理形成了覆盖空洞2的内侧表面的氧化膜4，但也可以通过增加氧环境中的氧含量即氧环境中浓度，制造图3G所示的空洞2的内部空间被氧化膜充满的SOI半导体衬底，在该SOI半导体衬底上形成半导体装置。或者，通过在缺乏氧的环境中或者没有氧的环境中进行该高温热处理，制造图3E所示的在空洞2中没有氧化膜的SON半导体衬底，在该半导体衬底上形成半导体装置也可以。
(第5实施方式)
图8A以及图8G是表示关于本发明的第5实施方式的半导体装置的制造方法中所包括的工序中半导体装置的部分纵向剖面图。关于本实施方式的半导体装置的制造方法相当于关于前述第4实施方式中的半导体装置的制造方法的应用例。
如图8A所示，形成在表面形成了绝缘膜30的第一衬底31、在表面堆积了多晶硅层32的第二衬底33。如图8B所示，使该绝缘膜30和该多晶硅层32相互接合那样，通过粘贴该第一衬底31和该第二衬底33，形成具有层叠构造的衬底35。进一步如图8C所示，通过研磨削去此衬底35中与绝缘膜30邻接的第一衬底31的表面，使第一衬底31薄膜化。
其后，如图8D所示，通过在薄膜31的表面形成第1栅绝缘膜14以及第1栅极11，在衬底中划定在其后应当形成空洞的区域。栅绝缘膜14以及栅极11各自的形成根据已知的方法进行是可能的。
其后，如图8E所示，通过将该栅极11作为掩模在衬底35全体注入离子，只在与该栅极11自己对准的该多晶硅层32的特定区域注入离子，在该特定区域形成多个微小空洞。在该栅极11下的区域中由于该栅极11作为掩模作用，所以不注入离子。因此，在该栅极11下的区域不形成微小的空洞。即只在与该栅极11自己对准的该多晶硅层32的特定区域选择性地形成多个微小的空洞。
其后，通过参照图3C至图3F进行前述的热处理，使在与该栅极11自己对准的该多晶硅层32的特定区域选择性地形成的多个微小空洞成长以及结合，在该多晶硅层32的特定区域选择性地形成与衬底表面几乎平行而且与该栅极11自己对准的、更内侧表面被氧化膜4覆盖的大致扁平形状的空洞2，制造了图8F所示的SON半导体衬底35。
其后，在该SON半导体衬底35内部形成的、而且在该栅极11自己对准的空洞2上形成图8G所示的场效应型晶体管。在薄膜化的第一衬底31中形成该场效应型晶体管的源区12以及漏区13还有沟道区31。源区12以及漏区13还有沟道区31的形成根据已知的方法进行是可能的。此处，源区12以及漏区13的下部与该空洞2的上部邻接。
如果根据此方法，在该栅极11下残存的多晶硅层32作为第2栅极发挥作用，前述绝缘膜30发挥第2栅绝缘膜的作用。其结果，能够容易地制造具有所谓双栅极构造的半导体装置。
如果根据此方法，由于半导体装置下具有绝缘性能优良的空洞2，所以能够抑制漏电流，该半导体装置的电力消耗的进一步降低以及高速动作特性的进一步提高成为可能。
进一步，源区12以及漏区13的下部与该空洞2的上部邻接。因此，由源区12以及漏区13具有的p-n结带来的寄生电容被减小，该场效应型晶体管的高速动作特性的进一步提高成为可能。
如果根据此方法，能够形成在第一栅极11以及第二栅极32两方自己对准的空洞2。此方法没有必要使用在本发明的半导体衬底的制造方法中离子注入专用的掩模M，进一步，由于也没有必要如前述第3实施方式那样形成STI20，所以利用SON半导体衬底，能够简单而且精密地制造具有优良的元件特性以及电路特性的半导体装置。
还有，在本第5实施方式的半导体装置的制造方法中，在形成栅绝缘膜14和栅极11之后，进行离子注入工序以及其后的热处理工序，除了栅绝缘膜14和栅极11，在该栅极11两侧进一步形成图中未表示的侧壁之后，进行离子注入工序以及其后的热处理工序也可以。此种情况下，空洞2在图中未表示的侧壁自己对准。
进一步，在本实施方式的半导体装置的制造方法中，在高温热处理工序的至少最后的期间内，通过在氧环境中进行该高温热处理形成了覆盖空洞2的内侧表面的氧化膜4，但也可以通过增加氧环境中的氧含量即氧环境中浓度，制造图3G所示的空洞2的内部空间被氧化膜充满的SOI半导体衬底，在该SOI半导体衬底上形成半导体装置。或者，通过在缺乏氧的环境中或者没有氧的环境中进行该高温热处理，制造图3E所示的在空洞2中没有氧化膜的SON半导体衬底，在该SON半导体衬底上形成半导体装置也可以。
(第6实施方式)
图9A以及图9B是表示关于本发明的第6实施方式的半导体装置的制造方法中所包括的工序中半导体装置的部分纵向剖面图。
图9A以及图9B所示的第6实施方式中半导体装置的制造方法是形成跨越半导体衬底的多个区域的部分区域扩散的单一的成为一体的空洞，在该空洞上的区域形成多个半导体装置的方法。即在前述的实施方式中，在每个半导体装置形成了1个成为一体的空洞。但是，在半导体衬底中的某一特定区域形成多个半导体装置，而且该多个半导体装置共同需要空洞的情况下，没有必要对该多个半导体装置的各个分别设置个别的空洞，对该多个半导体装置在该特定区域形成1个共同空洞也可以。例如，当半导体衬底包括多个不同的电路块的情况下，形成跨越需要空洞的特定电路块扩散的1个空洞。即形成在该特定电路块中形成的多个电路元件共同的1个空洞。
本第6实施方式是在被称为SOC(Silicon On a chip：芯片上的硅)的系统LSI中应用了前述半导体衬底的制造方法的例子。通常被称为SOC的系统LSI中，具有多种不同功能的电路区域在同一衬底上同时存在。此时，通过使用SON构造或者SOI构造，能期望性能提高的第一类型的电路区域、在通常的Si衬底上制成时显示良好特性的第二类型的电路区域有时同时存在。此种情况下，形成只跨越第一类型电路区域扩散的1个空洞。此处，该1个空洞与在第一类型电路区域形成的多个电路元件是共通的。系统LSI将包括DRAM区域100和LOGIC区域200的情况作为例子，参照图9A以及图9B以下具体地进行说明。LOGIC区域200相当于通过采用SON构造或者SOI构造期望性能提高的第一类型电路区域，另一方面，DRAM区域100相当于在通常的Si衬底上制成时显示良好的特性的第二类型电路区域。
如图9A所示，通过只在衬底1的预先决定的区域选择性地注入离子，能只在该预先决定的区域与形成多个微小的空洞。该预先决定的区域成为后面的LOGIC区域200。选择性地注入离子的方法能以已知的方法实现。例如，也可以通过离子注入专用的掩模，只在该预先决定的区域选择性地注入离子。
其后，通过参照图3C至图3F进行前述的热处理，使只在该预先决定的区域选择性地形成的多个微小空洞成长以及结合，在该预先决定的区域选择性地形成与衬底表面几乎平行而且内侧表面被氧化膜4覆盖的大致扁平形状的空洞2，制造了图9A所示的SON半导体衬底10。
其后，如图9B所示，通过在该空洞2上的LOGIC区域200形成包括多个LOGIC电路元件50的LOGIC电路的同时，在DRAM区域100形成包括多个DRAM构成元件51的DRAM，能够得到混装了LOGIC电路和DRAM的SOC。还有，在DRAM区域100的下方不存在该空洞2。该LOGIC电路以及该DRAM的制造方法能够分别由已知的方法实现。通过只在LOGIC区域200做成SON构造，LOGIC电路的高速动作特性的进一步提高成为可能的同时，实现在LOGIC电路进一步电力消费的降低，另一方面，由于DRAM区域100具有通常的Si衬底构造，所以得到漏电流少的具有高可靠性的DRAM成为可能。
进一步，在具有SON构造的LOGIC区域200和没有SON构造的DRAM区域100中，Si衬底表面的水平几乎不产生差。因此，关于光刻工序，当曝光时的焦点深度浅的情况下，在两个区域100以及200中焦点一致是进一步的优点。
进一步，在本实施方式的半导体装置的制造方法中，在高温热处理工序的至少最后的期间内，通过在氧环境中进行该高温热处理形成了覆盖空洞2的内侧表面的氧化膜4，但也可以通过增加氧环境中的氧含量即氧环境中浓度，制造图3G所示的空洞2的内部空间被氧化膜充满的SOI半导体衬底，在该SOI半导体衬底上形成半导体装置。或者，通过在缺乏氧的环境中或者没有氧的环境中进行该高温热处理，制造图3E所示的在空洞2中没有氧化膜的SON半导体衬底，在该SON半导体衬底上形成半导体装置也可以。
[3]半导体衬底
接着，对于关于本发明的SON半导体衬底的新的构造利用附图详细说明。图10是表示关于本发明的SON半导体衬底的新构造的部分纵向剖面图。图11是表示关于本发明的SON半导体衬底的另一新构造的部分纵向剖面图。图12是表示关于本发明的SON半导体衬底的又一新构造的部分纵向剖面图。
图10、图11以及图12中所示的SON半导体衬底通过适用上述的本发明的半导体衬底的制造方法得到是可能的。在前述第1步骤的离子注入工序中，调整离子种类、加速电压、剂量等的离子注入条件，进一步在前述第2步骤的热处理工序中，调整热处理环境、温度、升温速度、时间等的热处理条件是必要的。
图10所示的半导体衬底80是在衬底81的内部具有扁平形状的空洞82的SON半导体衬底，在该空洞82的内侧表面形成了氧化膜83。然后，该氧化膜83是由在空洞82的内侧上下表面的较薄部分和在空洞82的内侧侧壁的较厚部分构成的。即该氧化膜83的较薄部分在与衬底81的厚度方向大致垂直的方向延伸，该氧化膜83的较厚部分在与衬底81的厚度方向大致平行的方向延伸。氧化膜83的较薄部分具有第一厚度W1，另一方面，该氧化膜83的较厚部分具有比该第一厚度21还要厚的第二厚度W2。即，调整在前述第1步骤中的离子注入工序的离子注入条件和在前述第2步骤中的热处理工序的热处理条件，使该氧化膜83的膜厚在空洞82的内侧上下表面薄，在空洞82的内侧侧壁厚。通过这样做，降低介电常数的同时，避免在衬底内部形成表面能级成为可能。氧化膜83的较薄部分的第一厚度W1以及该氧化膜83较厚部分第二厚度W2只要满足W1＜W2的关系即可，进一步的限定并非必要。但是，降低介电常数的同时，为了避免在衬底内部形成表面能级，例如，优选第一厚度W1以及第二厚度W2分别在1nm～50nm、100nm～300nm的范围内。
在前述高温热处理中，在氧环境中含有的氧原子有被从衬底81的表面引入空洞82内的和从衬底81表面到在衬底81的内部、与形成空洞82的深度范围大约同一深度的范围内引入的氧原子。即，调整氧环境下的高温热处理的条件，将氧环境中包含的氧原子引入到该衬底81内的深度设定在形成空洞82的深度的范围内，优选该深度范围的中间值附近。由此，空洞82的内侧上下面通过被引入到空洞82的内部空间的氧被氧化。与此相对，由于空洞82的侧壁除了被引入到空洞82的内部空间的氧，还由被引入到衬底81的内部的、空洞82的侧壁附近的氧被氧化，所以在空洞82的侧壁形成的氧化膜83的厚度比在空洞82的内侧上下面形成的氧化膜83的厚度要厚。然后，在空洞82的侧壁形成的氧化膜83的较厚部分在形成空洞82深度范围的中间值附近最厚。
氧化膜83由于在空洞82的内侧上下表面较薄地形成，所以与在空洞82的内侧上下表面氧化膜较厚形成的半导体衬底相比，介电常数进一步的降低成为可能。特别是，在空洞82的内侧上表面优选直到不形成表面能级程度为止使该氧化膜83较薄地形成。进一步，氧化膜83在与衬底81的厚度方向大致平行的方向延伸的部分厚。因此，对于在半导体衬底81的厚度方向的机械强度以及机械的应力的持久性的提高成为可能，由此，以高精度保持该空洞的形状成为可能。
另外，如图11所示，形成多个空洞82以规定的间隔隔开、在同一深度范围在衬底81中形成的SON半导体衬底80-1是可能的。此种情况下，通过调整前述氧环境下的高温热处理条件，多个空洞82与氧化膜83较厚的部分相互分离的绝缘区域在衬底内形成是可能的。此种情况下，使多个空洞82之间互相分离的氧化膜83的膜厚较厚的部分相当于在前述的图10中所示的前述空洞82的侧壁的形成的氧化膜83较厚的部分。此处，多个空洞82之间相互分离的氧化膜83较厚的部分是由其膜厚根据深度值不同的隔壁构成的。如图11所示，在空洞82的中间的深度值处膜厚为极小，越接近空洞82的内侧上面的深度值以及内侧下面的深度值膜厚越增加。
一般地，在制造在衬底81的内部具有空洞的SON衬底的情况下，随着在与衬底81的表面平行的水平方向上的空洞82的尺寸增大，维持该空洞82的形状以及位于该空洞82上的衬底表面的高平坦性越困难。也就是说，衬底81的机械强度、总之衬底81的厚度方向上的机械强度降低。但是，如前所述那样，通过该空洞82在其内部具有由氧化膜83的一部分构成的隔壁部，该隔壁使该衬底81的机械强度、总之在衬底81的厚度方向上的机械强度提高。因此，即使在前述空洞82的水平方向上的尺寸大的情况下，该隔壁的存在使该空洞82的形状以及位于该空洞82上的衬底表面的高平坦性容易维持。
通过对图11所示的SON半导体衬底进一步继续高温热处理，使隔壁部变形，如图12所示，成为对于深度值的变化膜厚大致均匀的隔壁是可能的。即，图12所示的半导体衬底90是在衬底91的内部具有扁平形状的空洞92的SON半导体衬底，在该空洞92的内侧表面以及该空洞92的内部空间延伸的氧化膜被形成。在图12中，没有图示在该空洞92的内侧表面延伸的氧化膜，只图示了在该空洞92的内部空间延伸的氧化膜的隔壁部93。如前所述，氧化膜的隔壁部93的膜厚壁与在该空洞92的内侧上下表面形成的氧化膜的厚度相比，十分厚。然后，具有厚的膜厚的氧化膜的隔壁部93在与衬底91的厚度方向大致平行的方向延伸。
如前所述，制造在衬底91的内部具有空洞的SON衬底的情况下，随着在与衬底91的表面平行的水平方向上的空洞92的尺寸变大，维持该空洞92的形状以及位于该空洞92上的衬底表面的高平坦性越困难。也就是说，衬底91的机械强度、总之衬底91的厚度方向上的机械强度降低。但是，如前所述那样，通过该空洞92在其内部具有由氧化膜的一部分构成的隔壁部93，该隔壁93使该衬底91的机械强度、总之在衬底91的厚度方向上的机械强度提高。因此，即使在前述空洞92的水平方向上的尺寸大的情况下，该隔壁93的存在使该空洞92的形状以及位于该空洞92上的衬底表面的高平坦性容易维持。
参照图11如前所述，在空洞82内形成的氧化膜除了在该空洞82的内侧表面形成的部分之外，具有在衬底81的膜厚方向延伸，膜厚较厚的隔壁部83。作为图11所示的构造的变更例，将该隔壁部83换为柱部也可以。或者作为图12所示的构造的变更例，将该隔壁部93换为柱部也可以。
在为了形成空洞的预先决定的区域内，使不注入离子的多个岛状的区域一点点地存在，进一步，通过调整前述离子注入条件以及前述氧环境下的高温热处理条件，形成覆盖前述空洞的内侧表面的部分和由在该空洞内存在的多个柱部构成的氧化膜是可能的。多个柱部是在多个岛状的区域形成的。此种情况下，图11所示的使前述多个空洞之间相互分离的氧化膜的膜厚较厚的部分相当于在前述空洞内形成的氧化膜的柱状部分。此处，氧化膜的柱状部分其横向的尺寸即直径是根据深度值不同的柱构成的。即，在前述空洞的中间深度值处直径为极小，随着越接近前述空洞的内侧上面的深度值以及内侧下面的深度值直径越增加。进一步参照图12如前面所说明的那样，通过继续对于衬底的高温热处理，使氧化膜的柱状部分变形，对于深度值的变化直径为大致均匀的柱是可能的。
[4]半导体装置
接着对于本发明的半导体装置的新构造利用附图详细说明。
图13是表示关于本发明的SON半导体装置的新构造的部分纵向剖面图。在由半导体衬底100的元件分离绝缘膜101划分的区域上形成半导体元件102，得到半导体装置104。在由前述元件分离绝缘膜101划分的区域的衬底内部已经形成从表面至大约一定深度的大致扁平形状的空洞105，该空洞105由元件分离绝缘膜101使其侧面终结。即该空洞105在元件分离绝缘膜101自己对准。元件分离绝缘膜101例如由浅沟道绝缘构成得到。然后，形成覆盖该空洞105的内侧表面的氧化膜106。
本发明的半导体装置，参照图6A至图6D前面说明的，由元件分离绝缘区域自己对准的同时，通过适用内侧表面由氧化膜覆盖的半导体衬底的制造方法制造半导体装置的方法，能够被制造。
(实施例)
对于本发明的半导体衬底的制造方法以及半导体装置的制造方法，通过实施例具体地说明。
(实施例1)
实施例1是本发明的半导体衬底的制造方法的实施例。
作为衬底，采用硅衬底，作为在第1步骤中采用的离子采用了氦。作为在第1步骤中氦离子的注入条件，加速电压为45keV，剂量为4×1017/cm2。
另外，作为在第2步骤中的热处理条件，热处理环境为包含0.5％O2的Ar环境，低温热处理在400℃～600℃进行2小时，接着中温热处理在800℃～1000℃进行2小时，进一步高温热处理在从1200℃开始以每分钟0.02℃缓慢的升温速度直到1350℃为止升温，在此温度进行5小时。
在实施例1中，除了以下的结果还得到了以下的SON半导体衬底。
(1)图14是在实施例1中制造的半导体衬底的部分纵向剖面照片。在硅衬底111中，形成空洞112，该空洞112的内侧上下表面113被氧化膜114覆盖。通过调整空洞112的水平方向的尺寸和氧化膜114的厚度，使氧化膜114包括支持空洞112的柱部那样形成。在图14中没有明确显示的、具有如图11所示那样的构造的半导体衬底被制造这点得到确认。
(2)通过透过型电子显微镜(TEM)观察处于低温热处理、中温热处理以及高温热处理的各个阶段的衬底的内部构造的变化的结果，图3C至图3F所示那样的半导体衬底的内部构造的变化得到确认。
(3)如图13所示，最终在衬底内部形成的空洞其高度即衬底的厚度方向的空洞的尺寸大约为100nm，是均匀的，其宽度即对于衬底表面平行方向的空洞的尺寸是与在第1步骤中注入离子的区域相同得到确认。
(4)进一步，详细地观察此空洞的内侧表面时，厚度约为5nm的薄氧化膜被形成得到确认。
(实施例2)
实施例2为本发明的半导体衬底的制造方法的另一实施例。
作为衬底，采用硅衬底，作为在第1步骤中采用的离子采用了氦。作为在第1步骤中氦离子的注入条件，加速电压为45keV，剂量为3.5×1017/cm2。
另外，作为在第2步骤中的热处理条件，热处理环境为包含O2的氧环境，低温热处理在400℃～600℃进行2小时，接着中温热处理在800℃～1000℃进行2小时，进一步高温热处理在从1200℃开始以每分钟0.02℃缓慢的升温速度直到1350℃为止升温，在此温度下进行4小时。
在实施例2中，得到了以下的结果以及以下的SOI半导体衬底。
(1)通过透过型电子显微镜(TEM)观察处于低温热处理、中温热处理以及高温热处理的各个阶段的衬底的内部构造的变化的结果，图3C至图3G所示那样的半导体衬底的内部构造的变化，也就是空洞内部内氧化膜充满的部分SOI构造得到确认。
(2)最终在衬底内部形成的空洞，其高度即衬底的厚度方向的空洞的尺寸大约为200nm，是均匀的，其宽度即对于衬底表面平行方向的空洞的尺寸是与在第1步骤中注入离子的区域相同得到确认。
(实施例3)
通过与前述实施例1中所示的离子注入条件以及热处理条件相同的条件，做成具有各种各样空洞的衬底，利用这些衬底，制造了在图4A、4B中所示的前述第1实施方式中所示的半导体装置、在图5A、5B中所示的前述第2实施方式中所示的半导体装置、在图6A～6D中所示的前述第3实施方式中所示的半导体装置、在图7A～7D中所示的前述第4实施方式中所示的半导体装置、在图8A～8G中所示的前述第5实施方式中所示的半导体装置以及在图9A、9B中所示的前述第6实施方式中所示的半导体装置。还有，对于栅极、源极以及漏极等的半导体元件，通过以往周知的方法分别形成。
由于制造的半导体装置任何一个都是具有在半导体衬底的预先决定的区域具有良好绝缘性能的空洞，所以与以往的这些相比，能更进一步降低漏电流，具有低消费电力以及高速动作特性这些得到确认。
(在工业上应用的可能性)
如以上说明的那样，根据本发明的半导体衬底的制造方法，通过进行注入离子的第1步骤，能在衬底的预先决定的区域形成微小的空洞，进一步通过进行对形成了微小空洞的衬底进行热处理的第2步骤，使由前述第1步骤在衬底形成的微小空洞成长、结合，能够形成具有与衬底表面几乎平行的平板状的空洞的SON半导体衬底。
然后进一步，根据本发明，因为进行了为了将衬底暴露在1000℃以上的温度中的高温热处理步骤，使在第1步骤中形成的微小空洞成长、结合的同时，使衬底本身也暴露在高温中软化，其结果，在衬底内部形成空洞的瞬间，由于即使形成空洞部分的表面鼓起，衬底表面也能立即恢复平坦(鼓起的部分被抚平)，所以保持衬底表面的平坦性的同时能制造SON衬底。
另外，如果根据本发明的半导体装置的制造方法，与以往的方法相比，能抑制漏电流，能简单地而且廉价地制造具有低消费电力以及高速动作特性的半导体装置。
另外，本发明的半导体衬底以及半导体装置能够实现了低消费电力以及高速动作特性。
通过相关的几个合适的实施方式以及实施例说明了本发明，但这些实施方式以及实施例只是为了单纯地举出实例说明本发明，并不意味着限定的意思，这点能够理解。如果是读过本发明书之后，显然对于同业者根据同样的构成元素和技术进行多种变更以及置换是容易的。显然这样的变更以及置换符合本发明的权利要求的范围以及精神。

Claims (103)

1、一种半导体衬底的制造方法，其特征在于，包括：
第1步骤，在衬底内的预先决定的区域选择性地注入离子，由该注入的离子在前述预先决定的区域内形成多个微小空洞；和
第2步骤，通过对该衬底实施热处理，将前述注入的离子作为气体向前述衬底外放出之后，使前述多个微小空洞的各个成长，进一步使互相邻接的微小空洞之间结合，形成由跨越前述预先决定区域全体存在的成为一体的空洞所构成的埋设绝缘区域。
2、根据权利要求1所述的半导体衬底的制造方法，其特征在于，
前述成为一体的空洞具有没有接缝的连续的内侧表面，并且通过该内侧表面具有与前述衬底外部完全封闭的内部空间。
3、根据权利要求1所述的半导体衬底的制造方法，其特征在于，
前述第2步骤的热处理通过包括在1000℃以上的高温范围进行的高温热处理，使前述衬底软化，在前述衬底内部形成前述空洞的瞬间，由于即使相当于前述空洞形成区域的衬底表面鼓起，也能立即恢复平坦，使最终得到的前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之界面，与前述衬底平坦的表面平行而且是平坦的。
4、根据权利要求1所述的半导体衬底的制造方法，其特征在于，
前述第2步骤的热处理包括高温热处理，通过该高温热处理，使相互邻接的微小空洞之间结合，形成跨越前述预先决定的区域全体存在的成为一体的空洞。
5、根据权利要求4所述的半导体衬底的制造方法，其特征在于，
前述高温热处理在1000℃以上的高温范围进行。
6、根据权利要求5所述的半导体衬底的制造方法，其特征在于，
在前述第2步骤中，在前述高温热处理之前，为了将前述注入的离子作为气体向前述衬底外放出的工序由在400℃以上700℃以下的低温域进行的低温热处理构成。
7、根据权利要求5所述的半导体衬底的制造方法，其特征在于，
前述第2步骤进一步包括在前述高温热处理之前，为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温域进行的中温热处理。
8、根据权利要求5所述的半导体衬底的制造方法，其特征在于，
前述第2步骤进一步包括：
在前述高温热处理之前，为了将前述注入的离子作为气体向前述衬底外放出，在400℃以上700℃以下的低温域进行的低温热处理；和
为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温域进行的中温热处理。
9、根据权利要求8所述的半导体衬底的制造方法，其特征在于，
前述低温热处理在400℃以上600℃以下进行；
前述中温热处理在800℃以上1000℃以下进行；
前述高温热处理在从1200℃开始进一步升温的温度进行。
10、根据权利要求4所述的半导体衬底的制造方法，其特征在于，
在前述第2步骤中，通过使前述高温热处理在富含氧的环境中进行，形成完全封闭前述空洞的内部空间的至少覆盖内侧表面的氧化膜。
11、根据权利要求10所述的半导体衬底的制造方法，其特征在于，
前述氧化膜是与在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成部分的膜厚要厚的。
12、根据权利要求11所述的半导体衬底的制造方法，其特征在于，
前述氧化膜不只是覆盖前述空洞的内侧表面，还包括在前述空洞的内部空间形成的至少1个柱状部分。
13、根据权利要求11所述的半导体衬底的制造方法，其特征在于，
前述氧化膜不只是覆盖前述空洞的内侧表面，还包括在前述空洞的内部空间形成的至少1个隔壁状部分。
14、根据权利要求10所述的半导体衬底的制造方法，其特征在于，
前述高温热处理是在前述富含氧的环境中、直到前述氧化膜充满前述空洞的内部空间为止进行的。
15、根据权利要求10所述的半导体衬底的制造方法，其特征在于，
在进行前述高温热处理期间内，只在最后一定期间利用富含氧的环境。
16、根据权利要求10所述的半导体衬底的制造方法，其特征在于，
前述第2步骤进一步包括通过在前述富含氧的环境中进行前述高温热处理，在前述高温热处理之后除去在前述衬底表面形成的表面氧化膜的工序。
17、根据权利要求10所述的半导体衬底的制造方法，其特征在于，包括：形成覆盖前述空洞的内侧表面的氧化膜之后，进一步，在前述衬底上形成连通前述空洞和前述衬底外部的至少1个连通孔，经由该至少1个连通孔，在前述氧化膜的表面上形成与氧化膜不同的至少1个绝缘膜的工序。
18、根据权利要求4所述的半导体衬底的制造方法，其特征在于，
形成了前述空洞之后，进一步，在前述衬底上形成连通前述空洞和前述衬底外部的至少1个连通孔，经由该至少1个连通孔，形成覆盖前述空洞的至少内侧表面的至少由1层构造形成的绝缘膜。
19、根据权利要求1所述的半导体衬底的制造方法，其特征在于，
前述离子是从由氢离子、氦离子、氖离子以及氟离子构成的群之中选择的至少1种离子。
20、根据权利要求19所述的半导体衬底的制造方法，其特征在于，
在前述第1步骤中，前述离子注入在常温下进行。
21、根据权利要求19所述的半导体衬底的制造方法，其特征在于，
在前述第1步骤中，前述离子注入在比常温高的温度下进行。
22、根据权利要求1所述的半导体衬底的制造方法，其特征在于，
在前述第1步骤中，使用离子注入专用的掩模，只在前述衬底的预先决定的区域选择性地注入前述离子。
23、根据权利要求1所述的半导体衬底的制造方法，其特征在于，
在前述第1步骤中，在前述衬底上形成至少1个电极，将前述至少1个电极作为掩模使用，通过只在前述衬底的预先决定的区域选择性地注入前述离子，在前述第2步骤中，形成与前述至少1个电极自己对准的前述空洞。
24、根据权利要求1所述的半导体衬底的制造方法，其特征在于，
在前述第1步骤中，在前述衬底的上部区域形成至少1个绝缘区域，将前述至少1个绝缘区域作为掩模使用，通过只在前述衬底的预先决定的区域选择性地注入前述离子，在前述第2步骤中，形成与前述至少1个绝缘区域自己对准的前述空洞。
25、根据权利要求1所述的半导体衬底的制造方法，其特征在于，
前述预先决定的区域通过在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述半导体元件形成区域跨越延伸。
26、根据权利要求1所述的半导体衬底的制造方法，其特征在于，
前述预先决定的区域通过在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述电路块形成区域跨越延伸。
27、根据权利要求1所述的半导体衬底的制造方法，其特征在于，
前述半导体衬底是硅衬底。
28、根据权利要求1所述的半导体衬底的制造方法，其特征在于，
进一步包括：在前述第2步骤之后，在前述衬底表面形成至少1个单晶半导体层的工序。
29、一种半导体衬底的制造方法，其特征在于，包括：
第1步骤，在衬底内的预先决定的区域选择性地注入离子，由该注入的离子在前述预先决定的区域内形成多个微小空洞；和
第2步骤，通过对该衬底实施热处理，将前述注入的离子作为气体向前述衬底外放出之后，使前述多个微小空洞的各个成长，进一步使互相邻接的微小空洞之间结合，形成由跨越前述预先决定区域全体存在的成为一体的空洞构成的埋设绝缘区域；
前述成为一体的空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底外部完全封闭的内部空间；
前述第2步骤的热处理包括高温热处理，通过该高温热处理，使相互邻接的微小空洞之间结合，形成跨越前述预先决定的区域全体存在的前述成为一体的空洞；
前述高温热处理的至少最后一定期间通过在富含氧的环境中进行前述高温热处理，形成至少覆盖前述空洞的前述内侧表面的氧化膜。
30、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
前述第2步骤的热处理通过包括在1000℃以上的高温范围进行的高温热处理，使前述衬底软化，在前述衬底内部形成前述空洞的瞬间，由于即使相当于前述空洞形成区域的衬底表面鼓起，也能立即恢复平坦，使最终得到的前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之界面，与前述衬底平坦的表面平行而且是平坦的。
31、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
前述高温热处理是在1000℃以上的高温范围进行的。
32、根据权利要求31所述的半导体衬底的制造方法，其特征在于，
在前述第2步骤中，在前述高温热处理之前，为了将前述注入的离子作为气体向前述衬底外放出的工序由在400℃以上700℃以下的低温域进行的低温热处理构成。
33、根据权利要求31所述的半导体衬底的制造方法，其特征在于，
前述第2步骤进一步包括在前述高温热处理之前，为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温域进行的中温热处理。
34、根据权利要求31所述的半导体衬底的制造方法，其特征在于，
前述第2步骤进一步包括：
在前述高温热处理之前，为了将前述注入的离子作为气体向前述衬底外放出，在400℃以上700℃以下的低温域进行的低温热处理；和
为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温域进行的中温热处理。
35、根据权利要求34所述的半导体衬底的制造方法，其特征在于，
前述低温热处理在400℃以上600℃以下进行；
前述中温热处理在800℃以上1000℃以下进行；
前述高温热处理在从1200℃开始进一步升温的温度进行。
36、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
前述氧化膜是与在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成部分的膜厚要厚的。
37、根据权利要求36所述的半导体衬底的制造方法，其特征在于，
前述氧化膜不只是覆盖前述空洞的内侧表面，还包括在前述空洞的内部空间形成的至少1个柱状部分。
38、根据权利要求36所述的半导体衬底的制造方法，其特征在于，
前述氧化膜不只是覆盖前述空洞的内侧表面，还包括在前述空洞的内部空间形成的至少1个隔壁状部分。
39、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
前述高温热处理是在前述富含氧的环境中、直到前述氧化膜充满前述空洞的内部空间为止进行的。
40、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
在进行前述高温热处理期间内，只在最后一定期间利用富含氧的环境。
41、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
进一步包括通过在前述富含氧的环境中进行的前述高温热处理，在前述高温热处理之后除去在前述衬底表面形成的表面氧化膜的工序。
42、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
前述离子是从由氢离子、氦离子、氖离子以及氟离子构成的群之中选择的至少1种离子。
43、根据权利要求42所述的半导体衬底的制造方法，其特征在于，
在前述第1步骤中，前述离子注入在常温下进行。
44、根据权利要求42所述的半导体衬底的制造方法，其特征在于，
在前述第1步骤中，前述离子注入在比常温高的温度下进行。
45、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
在前述第1步骤中，使用离子注入专用的掩模，只在前述衬底的预先决定的区域选择性地注入前述离子。
46、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
在前述第1步骤中，在前述衬底上形成至少1个电极，将前述至少1个电极作为掩模使用，通过只在前述衬底的预先决定的区域选择性地注入前述离子，在前述第2步骤中，形成与前述至少1个电极自己对准的前述空洞。
47、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
在前述第1步骤中，在前述衬底的上部区域形成至少1个绝缘区域，将前述至少1个绝缘区域作为掩模使用，通过只在前述衬底的预先决定的区域选择性地注入前述离子，在前述第2步骤中，形成与前述至少1个绝缘区域自己对准的前述空洞。
48、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
前述预先决定的区域通过在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述半导体元件形成区域跨越延伸。
49、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
前述预先决定的区域通过在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述电路块形成区域跨越延伸。
50、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
前述半导体衬底是硅衬底。
51、根据权利要求29所述的半导体衬底的制造方法，其特征在于，
进一步包括：在前述第2步骤之后，在前述衬底表面形成至少1个单晶半导体层的工序。
52、一种半导体衬底的制造方法，其特征在于，包括：
第1步骤，在衬底内的预先决定的区域选择性地注入离子，由该注入的离子在前述预先决定的区域内形成多个微小空洞；和
第2步骤，通过对该衬底实施热处理，将前述注入的离子作为气体向前述衬底外放出之后，使前述多个微小空洞的各个成长，进一步使互相邻接的微小空洞之间结合，形成由跨越前述预先决定区域全体存在的成为一体的空洞构成的埋设绝缘区域；
前述成为一体的空洞具有没有接缝的连续的内侧表面。同时通过该内侧表面具有与前述衬底外部完全封闭的内部空间；
前述第2步骤的热处理包括高温热处理，通过该高温热处理，使相互邻接的微小空洞之间结合，形成跨越前述预先决定的区域全体存在的前述成为一体的空洞；
前述高温热处理的至少最后一定期间通过在富含氧的环境中进行前述高温热处理，形成充满前述空洞的内部空间的氧化膜。
53、根据权利要求52所述的半导体衬底的制造方法，其特征在于，
前述第2步骤的热处理通过包括在1000℃以上的高温范围进行的高温热处理，使前述衬底软化，在前述衬底内部形成前述空洞的瞬间，由于即使相当于前述空洞形成区域的衬底表面鼓起，也能立即恢复平坦，使最终得到的前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之界面，与前述衬底平坦的表面平行而且是平坦的。
54、根据权利要求53所述的半导体衬底的制造方法，其特征在于，
在前述第2步骤中，在前述高温热处理之前，为了将前述注入的离子作为气体向前述衬底外放出的工序由在400℃以上700℃以下的低温域进行的低温热处理构成。
55、根据权利要求53所述的半导体衬底的制造方法，其特征在于，
前述第2步骤进一步：包括在前述高温热处理之前，为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温域进行的中温热处理。
56、根据权利要求53所述的半导体衬底的制造方法，其特征在于，
前述第2步骤进一步包括：
在前述高温热处理之前，为了将前述注入的离子作为气体向前述衬底外放出，在400℃以上700℃以下的低温域进行的低温热处理；和
为了使前述多个微小空洞的各个成长，在700℃以上1000℃以下的中温域进行的中温热处理。
57、根据权利要求56所述的半导体衬底的制造方法，其特征在于，
前述低温热处理在400℃以上600℃以下进行；
前述中温热处理在800℃以上1000℃以下进行；
前述高温热处理在从1200℃开始进一步升温的温度进行。
58、根据权利要求52所述的半导体衬底的制造方法，其特征在于，
进一步包括：通过在前述富含氧的环境中进行的前述高温热处理，在前述高温热处理之后除去在前述衬底表面形成的表面氧化膜的工序。
59、一种半导体装置的制造方法，其特征在于，包括：
第1步骤，在衬底内的预先决定的区域选择性地注入离子，由该注入的离子在前述预先决定的区域内形成多个微小空洞；
第2步骤，通过对该衬底实施热处理，将前述注入的离子作为气体向前述衬底外放出之后，使前述多个微小空洞的各个成长，进一步使互相邻接的微小空洞之间结合，形成由跨越前述预先决定区域全体存在的成为一体的空洞构成的埋设绝缘区域；和
第3步骤，在前述埋设绝缘区域上的该衬底的表面区域上形成至少1个半导体元件。
60、根据权利要求59所述的半导体装置的制造方法，其特征在于，
前述成为一体的空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底外部完全封闭的内部空间。
61、根据权利要求59所述的半导体装置的制造方法，其特征在于，
前述第2步骤的热处理通过包括在1000℃以上的高温范围进行的高温热处理，使前述衬底软化，在前述衬底内部形成前述空洞的瞬间，由于即使相当于前述空洞形成区域的衬底表面鼓起，也能立即恢复平坦，使最终得到的浅述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之界面，与前述衬底平坦的表面平行而且是平坦的；
在前述第3步骤中，前述至少1个半导体元件是在前述平坦的衬底表面上形成的。
62、根据权利要求59所述的半导体装置的制造方法，其特征在于，
在前述第2步骤中，通过至少使前述高温热处理在富含氧的环境中进行，形成至少覆盖完全封闭前述空洞的前述内部空间的内侧表面的氧化膜。
63、根据权利要求62所述的半导体装置的制造方法，其特征在于，
前述氧化膜是与在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成部分的膜厚要厚的。
64、根据权利要求63所述的半导体装置的制造方法，其特征在于，
前述氧化膜不只是覆盖前述空洞的内侧表面，还包括在前述空洞的内部空间形成的至少1个柱状部分。
65、根据权利要求63所述的半导体衬底的制造方法，其特征在于，
前述氧化膜不只是覆盖前述空洞的内侧表面，还包括在前述空洞的内部空间形成的至少1个隔壁状部分。
66、根据权利要求62所述的半导体装置的制造方法，其特征在于，
前述高温热处理是在前述富含氧的环境中、直到前述氧化膜充满前述空洞的内部空间为止进行的。
67、根据权利要求62所述的半导体衬底的制造方法，其特征在于，
前述第2步骤进一步包括：通过使前述高温热处理在前述富含氧的环境中进行，在前述高温热处理之后除去在前述衬底表面形成的表面氧化膜的工序；
该表面氧化膜被除去之后，在前述第3步骤中，在前述衬底表面形成前述至少1个半导体元件。
68、根据权利要求59所述的半导体装置的制造方法，其特征在于，
在前述第1步骤中，在前述衬底上形成至少1个栅极构造体，将前述至少1个栅极作为掩模使用，在前述衬底上选择性地注入前述离子；
在前述第2步骤中，形成与前述至少1个栅极构造体自己对准的前述空洞；
在前述第3步骤中，在前述衬底上形成源区以及漏区。
69、根据权利要求59所述的半导体装置的制造方法，其特征在于，
在前述第1步骤中，在前述衬底的上部区域形成至少1个绝缘区域，将前述至少1个绝缘区域作为掩模使用，在前述衬底上选择性地注入前述离子；
在前述第2步骤中，形成与前述至少1个绝缘区域自己对准的前述空洞；
在前述第3步骤中，在前述空洞上的该衬底表面区域形成前述至少1个半导体元件。
70、根据权利要求59所述的半导体装置的制造方法，其特征在于，
前述预先决定的区域通过在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述半导体元件形成区域跨越延伸。
71、根据权利要求59所述的半导体衬底的制造方法，其特征在于，
前述预先决定的区域通过在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述电路块形成区域跨越延伸。
72、根据权利要求59所述的半导体装置的制造方法，其特征在于，
前述半导体衬底是硅衬底。
73、根据权利要求59所述的半导体衬底的制造方法，其特征在于，
进一步包括：在前述第2步骤之后，在前述衬底表面形成至少1个单晶半导体层的工序；
在前述第3步骤中，在前述至少1个单晶半导体层上形成前述至少1个半导体元件。
74、一种半导体衬底，包括由跨越衬底内的预先决定的区域全体存在的成为一体的扁平形状的空洞所构成的埋设绝缘区域，其特征在于，
前述空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底外部完全封闭的内部空间；
前述内侧表面至少被氧化膜覆盖，前述氧化膜是与在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成部分的膜厚要厚。
75、根据权利要求74所述的半导体衬底，其特征在于，
前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之界面，与前述衬底平坦的表面平行而且是平坦的。
76、根据权利要求74所述的半导体衬底，其特征在于，
前述氧化膜不只是覆盖前述空洞的内侧表面，还包括在前述空洞的内部空间延伸的至少1个柱状部分。
77、根据权利要求74所述的半导体衬底，其特征在于，
前述氧化膜不只是覆盖前述空洞的内侧表面，还包括在前述空洞的内部空间延伸的至少1个隔壁状部分。
78、根据权利要求74所述的半导体衬底，其特征在于，
前述空洞与前述衬底上存在的至少1个电极自己对准。
79、根据权利要求74所述的半导体衬底，其特征在于，
前述空洞与前述衬底上存在的至少1个绝缘区域自己对准。
80、根据权利要求74所述的半导体衬底，其特征在于，
前述预先决定的区域通过在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述半导体元件形成区域跨越延伸。
81、根据权利要求74所述的半导体衬底，其特征在于，
前述预先决定的区域通过在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述电路块形成区域跨越延伸。
82、根据权利要求74所述的半导体衬底，其特征在于，
前述半导体衬底是硅衬底。
83、一种半导体衬底，包括由跨越衬底内的预先决定的区域全体存在的成为一体的扁平形状的空洞所构成的埋设绝缘区域，其特征在于，
前述空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底外部完全封闭的内部空间，前述空洞的内部不包括为了形成前述空洞在前述衬底离子注入的离子，前述内侧表面至少由氧化膜覆盖，前述氧化膜是与在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成的部分膜厚要厚；
前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之界面，与前述衬底平坦的表面平行而且是平坦的半导体衬底。
84、根据权利要求83所述的半导体衬底，其特征在于，
前述空洞与前述衬底上存在的至少1个电极自己对准。
85、根据权利要求83所述的半导体衬底，其特征在于，
前述空洞与前述衬底上存在的至少1个绝缘区域自己对准。
86、根据权利要求83所述的半导体衬底，其特征在于，
前述预先决定的区域通过在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述半导体元件形成区域跨越延伸。
87、根据权利要求83所述的半导体衬底，其特征在于，
前述预先决定的区域通过在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述电路块形成区域跨越延伸。
88、根据权利要求83所述的半导体衬底，其特征在于，
前述半导体衬底是硅衬底。
89、一种半导体装置，其特征在于，包括：
半导体衬底，具有跨越衬底内的预先决定区域全体存在的成为一体的扁平形状的空洞所构成的埋设绝缘区域，前述空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底外部完全封闭的内部空间，前述内侧表面至少被氧化膜覆盖，前述氧化膜是与在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成部分的膜厚要厚；和
至少1个半导体元件，存在于在前述埋设绝缘区域上的该半导体衬底的表面区域。
90、根据权利要求89所述的半导体装置，其特征在于，
前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之界面，与前述衬底平坦的表面平行而且是平坦的。
91、根据权利要求89所述的半导体装置，其特征在于，
前述氧化膜不只是覆盖前述空洞的内侧表面，还包括在前述空洞的内部空间延伸的至少1个柱状部分。
92、根据权利要求89所述的半导体装置，其特征在于，
前述氧化膜不只是覆盖前述空洞的内侧表面，还包括在前述空洞的内部空间延伸的至少1个隔壁状部分。
93、根据权利要求89所述的半导体装置，其特征在于，
前述空洞与前述衬底上存在的至少1个电极自己对准。
94、根据权利要求89所述的半导体装置，其特征在于，
前述空洞与前述衬底上存在的至少1个绝缘区域自己对准。
95、根据权利要求89所述的半导体装置，其特征在于，
前述预先决定的区域通过在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述半导体元件形成区域跨越延伸。
96、根据权利要求89所述的半导体装置，其特征在于，
前述预先决定的区域通过在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述电路块形成区域跨越延伸。
97、根据权利要求89所述的半导体装置，其特征在于，
前述半导体衬底是硅衬底。
98、一种半导体装置，其特征在于，包括：
半导体衬底，具有跨越衬底内的预先决定区域全体存在的成为一体的扁平形状的空洞所构成的埋设绝缘区域，前述空洞具有没有接缝的连续的内侧表面，同时通过该内侧表面具有与前述衬底外部完全封闭的内部空间，前述内侧表面至少由氧化膜覆盖，前述氧化膜是与在前述空洞的内侧上下表面形成的部分相比，在前述空洞的侧壁形成的部分膜厚要厚，前述空洞的内部不包括为了形成前述空洞在前述衬底离子注入的离子，前述衬底的表面是平坦的，而且前述空洞的上部和前述衬底之界面，与前述衬底平坦的表面平行而且是平坦的；和
至少1个半导体元件，存在于在前述埋设绝缘区域上的该半导体衬底的表面区域。
99、根据权利要求98所述的半导体装置，其特征在于，
前述空洞与前述衬底上存在的至少1个电极自己对准。
100、根据权利要求98所述的半导体装置，其特征在于，
前述空洞与前述衬底上存在的至少1个绝缘区域自己对准。
101、根据权利要求98所述的半导体装置，其特征在于，
前述预先决定的区域通过在前述衬底的单一的半导体元件形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述半导体元件形成区域跨越延伸。
102、根据权利要求98所述的半导体装置，其特征在于，
前述预先决定的区域通过在前述衬底的单一的电路块形成区域跨越延伸，由前述空洞构成的埋设绝缘区域在前述电路块形成区域跨越延伸。
103、根据权利要求98所述的半导体装置，其特征在于，
前述半导体衬底是硅衬底。
CNB038163977A 2002-05-08 2003-05-08 半导体衬底的制造方法以及半导体装置的制造方法和由该方法制造的半导体衬底以及半导体装置 Expired - Fee Related CN100355076C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002133090A JP4277481B2 (ja) 2002-05-08 2002-05-08 半導体基板の製造方法、半導体装置の製造方法
JP133090/2002 2002-05-08

Publications (2)

Publication Number Publication Date
CN1669148A CN1669148A (zh) 2005-09-14
CN100355076C true CN100355076C (zh) 2007-12-12

Family

ID=29416659

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038163977A Expired - Fee Related CN100355076C (zh) 2002-05-08 2003-05-08 半导体衬底的制造方法以及半导体装置的制造方法和由该方法制造的半导体衬底以及半导体装置

Country Status (7)

Country Link
US (1) US7605443B2 (zh)
EP (1) EP1513198A4 (zh)
JP (1) JP4277481B2 (zh)
KR (1) KR100712572B1 (zh)
CN (1) CN100355076C (zh)
AU (1) AU2003235902A1 (zh)
WO (1) WO2003096426A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681606A (zh) * 2013-11-28 2015-06-03 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法和电子装置

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4277481B2 (ja) * 2002-05-08 2009-06-10 日本電気株式会社 半導体基板の製造方法、半導体装置の製造方法
JP4031329B2 (ja) 2002-09-19 2008-01-09 株式会社東芝 半導体装置及びその製造方法
JP4004448B2 (ja) * 2003-09-24 2007-11-07 富士通株式会社 半導体装置およびその製造方法
CN100461367C (zh) * 2004-01-09 2009-02-11 国际商业机器公司 通过多孔硅技术形成构图的绝缘体上硅/悬空硅复合结构
KR100925136B1 (ko) * 2004-02-19 2009-11-05 인터내셔널 비지네스 머신즈 코포레이션 다공성 Ｓｉ 엔지니어링에 의한 패터닝된실리콘-온-인슐레이터(ＳＯＩ)/실리콘-온-낫싱 (ＳＯＮ)복합 구조물의 형성
EP1716592A1 (en) * 2004-02-19 2006-11-02 International Business Machines Corporation FORMATION OF PATTERNED SILICON-ON-INSULATOR (SOI)/SILICON-ON-NOTHING (SON) COMPOSITE STRUCTURE BY POROUS Si ENGINEERING
KR100532509B1 (ko) * 2004-03-26 2005-11-30 삼성전자주식회사 ＳｉＧｅ를 이용한 트렌치 커패시터 및 그 형성방법
EP1589572B1 (fr) * 2004-04-21 2020-03-11 Nxp B.V. Procédé de fabrication d'un circuit intégré comprenant l'élaboration de tranchées d'isolation creuses
KR100618839B1 (ko) * 2004-06-28 2006-09-01 삼성전자주식회사 반도체 소자의 제조 방법
JP4838504B2 (ja) * 2004-09-08 2011-12-14 キヤノン株式会社 半導体装置の製造方法
JP2006128428A (ja) * 2004-10-29 2006-05-18 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
KR100640616B1 (ko) * 2004-12-21 2006-11-01 삼성전자주식회사 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법
US7071047B1 (en) * 2005-01-28 2006-07-04 International Business Machines Corporation Method of forming buried isolation regions in semiconductor substrates and semiconductor devices with buried isolation regions
JP2006237455A (ja) 2005-02-28 2006-09-07 Toshiba Corp 半導体装置とその製造方法
US7244659B2 (en) * 2005-03-10 2007-07-17 Micron Technology, Inc. Integrated circuits and methods of forming a field effect transistor
KR100583390B1 (ko) * 2005-03-17 2006-05-26 한국과학기술원 에스오엔 모스 전계 효과 트랜지스터 및 그 제조 방법
FR2887074A1 (fr) * 2005-06-09 2006-12-15 St Microelectronics Crolles 2 Formation d'un masque sur un circuit electronique integre
FR2887075B1 (fr) * 2005-06-09 2007-10-12 St Microelectronics Crolles 2 Realisation de deux elements superposes au sein d'un circuit electronique integre
JP2007027232A (ja) 2005-07-13 2007-02-01 Seiko Epson Corp 半導体装置及びその製造方法
WO2008051216A2 (en) * 2005-10-25 2008-05-02 The Curators Of The University Of Missouri Micro-scale power source
DE102006025673B9 (de) 2005-10-28 2010-12-16 Infineon Technologies Ag Rechenwerk zum Reduzieren einer Eingabe-Zahl bezüglich eines Moduls
DE102005054218B4 (de) * 2005-11-14 2011-06-09 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterelements und Halbleiterelement
DE102005054219B4 (de) 2005-11-14 2011-06-22 Infineon Technologies AG, 81669 Verfahren zum Herstellen eines Feldeffekttransistors und Feldeffekttransistor
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
US7989322B2 (en) 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US20080203484A1 (en) * 2007-02-23 2008-08-28 Infineon Technologies Ag Field effect transistor arrangement and method of producing a field effect transistor arrangement
JP4455618B2 (ja) * 2007-06-26 2010-04-21 株式会社東芝 半導体装置の製造方法
US8106468B2 (en) * 2008-06-20 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Process for fabricating silicon-on-nothing MOSFETs
US7999300B2 (en) * 2009-01-28 2011-08-16 Globalfoundries Singapore Pte. Ltd. Memory cell structure and method for fabrication thereof
FR2942073B1 (fr) * 2009-02-10 2011-04-29 Soitec Silicon On Insulator Procede de realisation d'une couche de cavites
CN102339754B (zh) * 2010-07-22 2014-08-20 中国科学院上海微系统与信息技术研究所 一种son结构mosfet的制备方法
US8674472B2 (en) * 2010-08-10 2014-03-18 International Business Machines Corporation Low harmonic RF switch in SOI
JP5541069B2 (ja) * 2010-10-15 2014-07-09 富士電機株式会社 半導体装置の製造方法
JP5757145B2 (ja) 2011-04-19 2015-07-29 富士電機株式会社 半導体装置
JP5466668B2 (ja) * 2011-05-18 2014-04-09 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体複合体構造を形成する方法
CN103247624B (zh) * 2012-02-01 2016-03-02 中国科学院微电子研究所 一种半导体结构及其制造方法
US8772126B2 (en) 2012-08-10 2014-07-08 Infineon Technologies Ag Method of manufacturing a semiconductor device including grinding from a back surface and semiconductor device
EP3010042B1 (en) 2013-06-14 2020-04-15 Fuji Electric Co., Ltd. Semiconductor device
CN104681556B (zh) * 2013-11-28 2017-12-05 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法和电子装置
CN104681562B (zh) * 2013-11-28 2017-11-14 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法和电子装置
US9263357B2 (en) 2013-12-06 2016-02-16 Infineon Technologies Dresden Gmbh Carrier with hollow chamber and support structure therein
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9685456B2 (en) 2015-09-04 2017-06-20 Stmicroelectronics, Inc. Method for manufacturing a transistor having a sharp junction by forming raised source-drain regions before forming gate regions and corresponding transistor produced by said method
US10950726B2 (en) 2016-04-25 2021-03-16 Sony Corporation Semiconductor device, CMOS circuit, and electronic apparatus with stress in channel region
US10461152B2 (en) * 2017-07-10 2019-10-29 Globalfoundries Inc. Radio frequency switches with air gap structures
US10833153B2 (en) * 2017-09-13 2020-11-10 Globalfoundries Inc. Switch with local silicon on insulator (SOI) and deep trench isolation
NL2019560B1 (en) * 2017-09-15 2019-03-28 Berkin Bv Method of fabricating a micro machined channel
US10446643B2 (en) 2018-01-22 2019-10-15 Globalfoundries Inc. Sealed cavity structures with a planar surface
JP7030637B2 (ja) * 2018-07-23 2022-03-07 三菱電機株式会社 半導体装置の製造方法
US11410872B2 (en) 2018-11-30 2022-08-09 Globalfoundries U.S. Inc. Oxidized cavity structures within and under semiconductor devices
US10923577B2 (en) 2019-01-07 2021-02-16 Globalfoundries U.S. Inc. Cavity structures under shallow trench isolation regions
US11016055B2 (en) * 2019-07-09 2021-05-25 Globalfoundries Singapore Pte. Ltd. Sensors with a front-end-of-line solution-receiving cavity
US11127816B2 (en) 2020-02-14 2021-09-21 Globalfoundries U.S. Inc. Heterojunction bipolar transistors with one or more sealed airgap
CN111952241A (zh) * 2020-08-21 2020-11-17 中国科学院上海微系统与信息技术研究所 具有辅助支撑结构的半导体衬底及其制备方法
US11605710B2 (en) * 2020-12-11 2023-03-14 Globalfoundries U.S. Inc. Transistor with air gap under source/drain region in bulk semiconductor substrate
CN112701079B (zh) * 2020-12-29 2023-02-21 上海烨映微电子科技股份有限公司 Son结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61128542A (ja) * 1984-11-27 1986-06-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4683637A (en) * 1986-02-07 1987-08-04 Motorola, Inc. Forming depthwise isolation by selective oxygen/nitrogen deep implant and reaction annealing
JPS63278375A (ja) * 1987-05-11 1988-11-16 Nec Corp 半導体集積回路装置
JPH0869830A (ja) * 1994-08-30 1996-03-12 Sunx Ltd 回路接続構造及びデータ伝送装置
JPH11260751A (ja) * 1998-03-11 1999-09-24 Seiko Epson Corp 半導体装置およびその製造方法
JP2001144276A (ja) * 1999-08-31 2001-05-25 Toshiba Corp 半導体基板およびその製造方法
JP2001252555A (ja) * 2000-03-09 2001-09-18 Hitachi Ltd 薄膜生成システム

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8725497D0 (en) * 1987-10-30 1987-12-02 Atomic Energy Authority Uk Isolation of silicon
NL8800847A (nl) * 1988-04-05 1989-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een soi-struktuur.
US5204282A (en) * 1988-09-30 1993-04-20 Nippon Soken, Inc. Semiconductor circuit structure and method for making the same
JPH04304653A (ja) 1991-04-02 1992-10-28 Fujitsu Ltd 半導体装置及びその製造方法
JPH07169830A (ja) 1993-12-14 1995-07-04 Oki Electric Ind Co Ltd 誘電体分離基板の製造方法
EP0694960B1 (en) * 1994-07-25 2002-07-03 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Process for the localized reduction of the lifetime of charge carriers
FR2738671B1 (fr) * 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2756973B1 (fr) * 1996-12-09 1999-01-08 Commissariat Energie Atomique Procede d'introduction d'une phase gazeuse dans une cavite fermee
FR2758907B1 (fr) * 1997-01-27 1999-05-07 Commissariat Energie Atomique Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
FR2767416B1 (fr) * 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
FR2767604B1 (fr) * 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
FR2773261B1 (fr) * 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2774510B1 (fr) * 1998-02-02 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats, notamment semi-conducteurs
JPH11233449A (ja) * 1998-02-13 1999-08-27 Denso Corp 半導体基板の製造方法
JP3358544B2 (ja) 1998-07-01 2002-12-24 日本電気株式会社 電界効果型トランジスタの製造方法
FR2784795B1 (fr) * 1998-10-16 2000-12-01 Commissariat Energie Atomique Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure
EP1043769A1 (en) * 1999-04-07 2000-10-11 STMicroelectronics S.r.l. Process for manufacturing a semiconductor material wafer comprising single-crystal regions separated by insulating material regions, in particular for manufacturing intergrated power devices, and wafer thus obtained
JP4379943B2 (ja) * 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
FR2795865B1 (fr) * 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression
FR2797347B1 (fr) * 1999-08-04 2001-11-23 Commissariat Energie Atomique Procede de transfert d'une couche mince comportant une etape de surfragililisation
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
US7294536B2 (en) * 2000-07-25 2007-11-13 Stmicroelectronics S.R.L. Process for manufacturing an SOI wafer by annealing and oxidation of buried channels
FR2816445B1 (fr) * 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
US6383924B1 (en) * 2000-12-13 2002-05-07 Micron Technology, Inc. Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials
EP1244142A1 (en) * 2001-03-23 2002-09-25 Universite Catholique De Louvain Fabrication method of SOI semiconductor devices
DE10131249A1 (de) * 2001-06-28 2002-05-23 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Films oder einer Schicht aus halbleitendem Material
JP2003179148A (ja) * 2001-10-04 2003-06-27 Denso Corp 半導体基板およびその製造方法
US6784076B2 (en) * 2002-04-08 2004-08-31 Micron Technology, Inc. Process for making a silicon-on-insulator ledge by implanting ions from silicon source
JP4277481B2 (ja) * 2002-05-08 2009-06-10 日本電気株式会社 半導体基板の製造方法、半導体装置の製造方法
US6828632B2 (en) * 2002-07-18 2004-12-07 Micron Technology, Inc. Stable PD-SOI devices and methods
JP2004103613A (ja) * 2002-09-04 2004-04-02 Toshiba Corp 半導体装置とその製造方法
FR2845518B1 (fr) * 2002-10-07 2005-10-14 Commissariat Energie Atomique Realisation d'un substrat semiconducteur demontable et obtention d'un element semiconducteur
EP2280412A3 (en) * 2002-11-29 2011-02-16 STMicroelectronics S.r.l. Semiconductor substrate comprising at least a buried insulating cavity
US6929984B2 (en) * 2003-07-21 2005-08-16 Micron Technology Inc. Gettering using voids formed by surface transformation
JP4004448B2 (ja) * 2003-09-24 2007-11-07 富士通株式会社 半導体装置およびその製造方法
EP1732121A1 (en) * 2005-06-06 2006-12-13 STMicroelectronics S.r.l. Process for manufacturing a high-quality SOI wafer
JP2007165677A (ja) * 2005-12-15 2007-06-28 Seiko Epson Corp 半導体基板の製造方法及び半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61128542A (ja) * 1984-11-27 1986-06-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4683637A (en) * 1986-02-07 1987-08-04 Motorola, Inc. Forming depthwise isolation by selective oxygen/nitrogen deep implant and reaction annealing
JPS63278375A (ja) * 1987-05-11 1988-11-16 Nec Corp 半導体集積回路装置
JPH0869830A (ja) * 1994-08-30 1996-03-12 Sunx Ltd 回路接続構造及びデータ伝送装置
JPH11260751A (ja) * 1998-03-11 1999-09-24 Seiko Epson Corp 半導体装置およびその製造方法
JP2001144276A (ja) * 1999-08-31 2001-05-25 Toshiba Corp 半導体基板およびその製造方法
JP2001252555A (ja) * 2000-03-09 2001-09-18 Hitachi Ltd 薄膜生成システム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681606A (zh) * 2013-11-28 2015-06-03 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法和电子装置
CN104681606B (zh) * 2013-11-28 2017-11-10 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法和电子装置

Also Published As

Publication number Publication date
JP4277481B2 (ja) 2009-06-10
EP1513198A1 (en) 2005-03-09
EP1513198A4 (en) 2010-02-24
KR100712572B1 (ko) 2007-05-02
KR20040102223A (ko) 2004-12-03
CN1669148A (zh) 2005-09-14
US20050176222A1 (en) 2005-08-11
AU2003235902A1 (en) 2003-11-11
JP2003332540A (ja) 2003-11-21
WO2003096426A1 (en) 2003-11-20
US7605443B2 (en) 2009-10-20

Similar Documents

Publication Publication Date Title
CN100355076C (zh) 半导体衬底的制造方法以及半导体装置的制造方法和由该方法制造的半导体衬底以及半导体装置
KR101175342B1 (ko) 다수의 스택화된 하이브리드 배향 층들을 포함하는 반도체 디바이스 및 그 제조 방법
KR100392166B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
KR100905210B1 (ko) Ｃｍｏｓ 수직 대체 게이트(ｖｒｇ) 트랜지스터
KR100418435B1 (ko) 전력 집적회로 소자의 제조 방법
US20050077553A1 (en) Methods of forming multi fin FETs using sacrificial fins and devices so formed
US20050202600A1 (en) Silicon-on insulator (soi) substrate having dual surface crystallographic orientations and method of forming same
DE102008010110B4 (de) Verfahren zum Herstellen eines Halbleiterelements mit vergrabener Oxidschicht und einer Feldeffekttransistor-Anordnung mit vergrabener Oxidschicht
KR19980033016A (ko) 반도체 집적 회로 제조 방법
DE102006015076B4 (de) Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
US5460983A (en) Method for forming isolated intra-polycrystalline silicon structures
US5891763A (en) Damascene pattering of SOI MOS transistors
US7045437B1 (en) Method for fabricating shallow trenches
KR100366923B1 (ko) 에스오아이 기판 및 이의 제조방법
KR20000053382A (ko) 평면 실리콘-온-절연 기판 및 그 형성 공정
US6548369B1 (en) Multi-thickness silicon films on a single semiconductor-on-insulator (SOI) chip using simox
JPH08167646A (ja) Ｓｉｍｏｘ基板、ｓｉｍｏｘ基板の製造方法及び半導体装置の製造方法
JPH03152954A (ja) 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法
US5811864A (en) Planarized integrated circuit product and method for making it
US6284608B1 (en) Method for making accumulation mode N-channel SOI
DE102006062979B3 (de) Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
JPH036040A (ja) 半導体装置の製造方法
JP2001332745A (ja) 半導体装置の製造方法及び半導体装置
JPH01239867A (ja) 絶縁膜上半導体の形成方法
KR100370144B1 (ko) 반도체 소자의 이중게이트 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071212

Termination date: 20150508

EXPY Termination of patent right or utility model