KR100583390B1 - 에스오엔 모스 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 실리콘 기판 내부에 블리스터를 형성함으로써, 벌크(bulk) 구조 및 에스오아이(SOI) 구조의 단점을 동시에 개선할 수 있는 에스오엔(SON) 모스 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 실리콘 기판의 상부 양측에 형성된 소자 분리 절연막, 소자 분리 절연막 사이의 실리콘 기판 표면에 순차적으로 형성된 게이트 절연막과 게이트 전극, 게이트 절연막과 소자 분리 절연막 사이의 실리콘 기판 상부에 형성된 소스 영역과 드레인 영역, 게이트 절연막 하부의 실리콘 기판 내부에 형성된 블리스터, 블리스터와 소스 영역 및 드레인 영역에 의하여 둘러싸이는 실리콘 기판 내부의 실리콘 채널을 포함하며, 블리스터는 수소 또는 헬륨 이온으로 형성되는 에스오엔 모스 전계 효과 트랜지스터 및 그 제조 방법을 제공한다.
SON(Silicon-On-Nothing), 트랜지스터, 블리스터(blister)

Description

에스오엔 모스 전계 효과 트랜지스터 및 그 제조 방법{Silicon-on-nothing Metal-Oxide-Semiconductor Field-Effect-Transistor AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 에스오아이 모스 전계 효과 트랜지스터를 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터를 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터의 제조 방법을 나타낸 공정 흐름도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터의 제조 공정 단계별 각각의 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터를 나타낸 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터의 제조 방법을 나타낸 공정 흐름도이다.
도 10 내지 도 16은 본 발명의 다른 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터의 제조 공정 단계별 각각의 단면도들이다.
***** 도면의 주요 부분에 대한 부호의 설명 *****
10, 100, 200: 실리콘 기판
11, 101, 201: 실리콘 채널
20, 140, 240: 소스 영역
21, 141, 241: 드레인 영역
30: 기판 절연막
40, 120, 220: 게이트 절연막
50, 130, 230: 게이트 전극
110: 소자 분리 절연막
210: 스크린 산화막
150, 151, 250: 블리스터
143, 204 : 수소 또는 헬륨 이온
본 발명은 에스오엔 모스 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 실리콘 기판 내부에 블리스터를 형성함으로써, 벌크 구조 및 에스오아이 구조의 단점을 동시에 개선할 수 있는 에스오엔 모스 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 가격을 낮추고 성능을 높이기 위하여, 과거에서부터 현재에 이르기까지 반도체 소자의 크기는 무어의 법칙에 따라 지속적인 축소를 거듭하면서 집적화되고 있으며, 이러한 반도체 소자의 지속적인 고집적화와 맞물려 소자 특성을 악화시키는 여러 문제점들이 발생하고 있다.
예컨대, 고집적화에 의하여 전계 효과 트랜지스터의 채널 길이가 100 nm 이하로 축소됨에 따라 게이트 뿐만 아니라 드레인에 의해서도 채널의 전위가 제어되는 현상이 생겨나고, 그로 인하여 트랜지스터가 꺼진 상태에서도 소스와 드레인 사이로 누설 전류가 크게 흐르는 단채널 효과 등의 문제점이 발생되고 있다.
이와 같은 문제점을 완화시키기 위하여 채널 위에 있는 하나의 게이트로 채널의 전위를 제어하는 2차원 구조 대신 3차원 구조의 이중 게이트 또는 다중 게이트를 갖는 트랜지스터가 제안되었다. 3차원 구조의 트랜지스터는 채널의 위/아래 또는 양면에 게이트를 위치시켜 게이트 전압에 의한 채널의 전위 제어 능력을 극대화시킨 것으로, 게이트 전압의 채널 전위 제어력을 높여 누설 전류를 줄임으로써 단채널 효과를 감소시키고, 보다 소형화된 전계 효과 트랜지스터를 제작할 수 있다. 그러나, 그 제작 공정이 너무 복잡하고, 소자/공정 변수들의 조절이 쉽지 않은 단점이 있었다.
3차원 구조와 함께, 실리콘 기판 위에 절연막을 형성하고 그 위에 단결정 실리콘을 성장시킨 구조로서, 에스오아이(SOI; Slicon-On-Insulator) 구조를 이용한 모스 전계 효과 트랜지스터 또한 제안되었다. 에스오아이 모스 전계 효과 트랜지스터는 3.9의 비유전 상수(dielectric constant)를 갖는 매립형 옥사이드인 산화막 (SiO2)을 기판 절연막으로 사용하여 반도체 소자의 성능을 개선한 것이다.
도 1은 종래 기술에 따른 에스오아이 모스 전계 효과 트랜지스터를 나타낸 단면도이다.
도 1을 참조하면, 종래 기술에 따른 에스오아이 모스 전계 효과 트랜지스터는 실리콘 기판(10), 기판 절연막(30), 소스 영역(20) 및 드레인 영역(21), 실리콘 채널(11), 게이트 절연막(40), 게이트 전극(50)으로 구성된다.
도 1과 같은 종래 에스오아이 구조의 모스 전계 효과 트랜지스터는 기판 절연막(30)을 사용하기 때문에, 벌크 구조의 모스 전계 효과 트랜지스터에 비해 펀치쓰루(punchthrough) 방지 효과가 크고, 반도체 소자가 꺼진 상태에서 실리콘 채널(11)의 하부로 새는 누설 전류가 적으며, 소스/드레인과 실리콘 채널(11)의 접합 영역 간 접합 용량이 작아 단채널 효과를 크게 줄일 수 있다. 이 밖에도 벌크 구조의 모스 전계 효과 트랜지스터에 비해 반도체 소자 간 절연 공정이 간단하여 집적도가 높다.
그러나, 단채널 효과를 줄이기 위해 제안된 에스오아이 구조의 모스 전계 효과 트랜지스터는 기존의 벌크 구조보다 탁월한 단채널 효과 감소를 보였지만, 실리콘 채널(11)이 형성되는 접합 영역의 전위가 부유 상태로 되는 것에 기인하여 반도체 소자에서의 누설 전류나 임계 전압이 변동되어 제어가 매우 어려워지는 기판 부유 효과(floating body effect), 자체 발열 효과(self-heating effect) 등의 문제가 발생하였고, 벌크 구조의 큰 장점이었던 기판 전압(substrate bias)의 조절로 문턱 전압(threshold voltage)을 제어 할 수 있는 특성을 가지지 못했다.
이러한 에스오아이 구조의 문제점을 완화하기 위한 대안으로, 에스오아이에 이어 에스오엔(SON; Silicon-On-Nothing) 구조의 모스 전계 효과 트랜지스터가 제안되었다. 에스오엔 모스 전계 효과 트랜지스터는 절연막의 비유전 상수가 최저 비유전 상수인 1이 되며, 비유전 상수가 최저가 됨에 따라 반도체 소자의 성능이 극대화될 것임에 착안하여, 채널을 형성하는 실리콘층 하부에 공기층을 형성하여 반도체 소자의 성능을 개선한 것이다.
에스오아이나 에스오엔 구조와 더불어, 종래에 반도체 소자의 성능 및 전력 효율 개선을 위하여 스트레인드 실리콘(strained-Si) 기술이 도입되고 있다. 스트레인드 실리콘 기술은 반도체 소자를 형성하기 위한 실리콘의 원자를 각각 강제적으로 떨어지게 하는 설계 기술로서, 원자가 다른 원자에서 떨어지게 되면 동일한 전력 수준에서 전자가 더욱 빠르게 이동할 수 있게 되어 반도체 소자의 성능이 향상된다.
에스오엔 모스 전계 효과 트랜지스터에 대한 참고 문헌은 다음과 같다.
Malgorzata Jurczak et. al., "Silicon-On-Nothing (SON) -　 an innovative Process for Advanced CMOS", IEEE Transactions on Electron Devices, Vol.47, No.11, pp. 2179-2187, (2000)
그런데, 이와 같은 종래의 에스오엔 모스 전계 효과 트랜지스터는 채널의 하부가 공기층으로 완전히 분리된 구조가 아니고 후속 공정에 의해 ‘Nothing' 영역이 절연막으로 다시 채워지게 되며 공정 과정도 복잡하다는 문제점이 있었다.
본 발명에서는 상기된 바와 같은 다양한 문제점들을 해결하기 위하여, 종래 에스오아이 구조의 모스 전계 효과 트랜지스터와 벌크 구조의 모스 전계 효과 트랜지스터의 장점을 모두 가지면서 공정 과정도 간단한 에스오엔 모스 전계 효과 트랜지스터를 제안하고자 한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 첫째, 실리콘 기판 내부에 블리스터를 형성함으로써, 벌크 구조에서와 같이 실리콘 기판에 전압을 인가하여 문턱 전압을 조절할 수 있도록 하고, 에스오아이 구조의 가장 큰 문제점인 기판 부유 효과와 자체 발열 효과를 억제할 수 있는 에스오엔 모스 전계 효과 트랜지스터를 제공하는 것이다.
둘째, 실리콘 채널의 하부 영역에 에스오아이 구조에서 사용되는 절연막보다 절연 특성이 훨씬 우수한 공기층인 블리스터를 구현함으로써, 에스오아이 구조의 장점을 극대화 할 수 있는 에스오엔 모스 전계 효과 트랜지스터를 제공하는 것이다.
셋째, 실리콘 채널의 하부 영역에 형성된 블리스터로 인하여 게이트 전압이 채널의 전위를 보다 효과적으로 제어할 수 있도록 하고, 벌크 펀치쓰루 전류의 통로를 차단하여 단채널 효과를 획기적으로 개선할 수 있는 에스오엔 모스 전계 효과 트랜지스터를 제공하는 것이다.
넷째, 실리콘 채널의 하부 영역에 형성된 블리스터가 종래 스트레인드 실리콘을 사용하여 제조된 전계 효과 트랜지스터와 같이 실리콘 채널에 장력 스트레스 를 가함으로써, 실리콘 채널을 따라 이동하는 전자와 정공의 이동도를 향상시키고 초고속 동작을 가능하게 하는 에스오엔 모스 전계 효과 트랜지스터를 제공하는 것이다.
다섯째, 새로운 구조를 통해 제조 공정이 단순화되고 재현성 등의 소자 특성이 향상되며 소자 스케일링의 한계를 극복하여 초고속/초고집적화를 가능하게 하는 에스오엔 모스 전계 효과 트랜지스터를 제공하는 것이다.
여섯째, 소스/드레인의 하부 영역에 형성되는 블리스터가 접합 누설 전류와 접합 용량을 감소시켜 저전력을 구현하고, 접합 파괴 전압을 증가시켜 신뢰성 특성을 개선하며, 펀치쓰루 누설 전류를 막는 스토퍼(stopper) 역할을 하여 소자의 소형화를 가능하게 하는 에스오엔 모스 전계 효과 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기된 에스오엔 모스 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
상기된 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 에스오엔 모스 트랜지스터는 실리콘 기판의 상부 양측에 형성된 소자 분리 절연막과, 상기 소자 분리 절연막 사이의 실리콘 기판 표면에 순차적으로 형성된 게이트 절연막과 게이트 전극과, 상기 게이트 절연막과 상기 소자 분리 절연막 사이의 실리콘 기판 상부에 형성된 소스 영역과 드레인 영역과, 상기 게이트 절연막 하부의 실리콘 기판 내부에 형성된 블리스터와, 상기 블리스터와 상기 소스 영역 및 드레인 영역에 의하여 둘러싸이는 실리콘 기판 내부의 실리콘 채널을 포함하며, 상기 블리스터는 수소 또는 헬륨 이온으로 형성된 것을 특징으로 한다.
본 발명의 일 실시예에 따른 에스오엔 모스 트랜지스터는 상기 소스 영역이나 드레인 영역 하부의 실리콘 기판 내부에 형성된 블리스터를 추가로 포함할 수 있다.
본 발명의 다른 실시예에 따른 에스오엔 모스 트랜지스터는 실리콘 기판의 상부 양측에 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역 및 드레인 영역을 덮도록 형성된 스크린 산화막과, 상기 스크린 산화막 사이의 실리콘 기판 내부에 형성된 블리스터와, 상기 블리스터의 상부에 위치하고, 양측이 상기 소스 영역 및 드레인 영역과 인접하여 형성된 실리콘 채널과, 상기 실리콘 채널의 상부에 순차적으로 형성된 게이트 절연막과 게이트 전극을 포함하며, 상기 블리스터는 수소 또는 헬륨 이온으로 형성된 것을 특징으로 한다.
본 발명의 일 실시예 및 다른 실시예에 따른 에스오엔 모스 트랜지스터에서, 상기 블리스터는 비유전 상수가 1인 것이 바람직하다.
본 발명의 일 실시예에 따른 에스오엔 모스 트랜지스터의 제조 방법은 (a) 실리콘 기판의 상부 양측에 소자 분리 절연막을 형성하는 단계와, (b) 상기 소자 분리 절연막 사이의 실리콘 기판 표면에 순차적으로 게이트 절연막과 게이트 전극을 형성하는 단계와, (c) 상기 게이트 절연막과 상기 소자 분리 절연막 사이의 실리콘 기판 상부에 소스 영역과 드레인 영역을 형성하는 단계와, (d) 상기 게이트 절연막 하부의 실리콘 기판 내부에 블리스터를 형성하고, 상기 블리스터와 상기 소스 영역 및 드레인 영역에 의하여 둘러싸이는 실리콘 기판 내부의 실리콘 채널을 형성하는 단계를 포함하며, 상기 블리스터는 수소 또는 헬륨 이온으로 형성된 것을 특징으로 한다.
본 발명의 일 실시예에 따른 에스오엔 모스 트랜지스터의 제조 방법에 있어, 상기 (d) 단계에서, 상기 블리스터는 상기 게이트 절연막의 하부에 위치하는 실리콘 기판 내부에 수소 또는 헬륨 이온을 주입한 후 어닐링하여 형성할 수 있다.
본 발명의 일 실시예에 따른 에스오엔 모스 트랜지스터의 제조 방법에 있어, 상기 (d) 단계에서, 상기 소스 영역이나 드레인 영역 하부에 추가적으로 블리스터를 형성할 수 있다.
본 발명의 일 실시예에 따른 에스오엔 모스 트랜지스터의 제조 방법에 있어, 상기 (c) 단계에서, 상기 소스 영역 및 드레인 영역을 형성한 후, 상기 소자 분리 절연막과, 상기 게이트 전극, 상기 소스 영역 및 드레인 영역을 덮도록 실리콘 질화막을 형성하여, 상기 (d) 단계에서 실리콘 기판 내부에 형성되는 상기 블리스터로부터 기체가 아웃 디퓨전 되는 것을 막는 저지층으로 사용하고, 상기 (d) 단계에서, 상기 블리스터 및 상기 실리콘 채널을 형성한 후 상기 형성된 실리콘 질화막을 제거할 수 있다.
본 발명의 다른 실시예에 따른 에스오엔 모스 트랜지스터의 제조 방법은 (a) 실리콘 기판의 상부 양측에 소스 영역과 드레인 영역을 형성하는 단계와, (b) 상기 소스 영역 및 드레인 영역을 덮도록 스크린 산화막을 형성하는 단계와, (c) 상기 스크린 산화막 사이의 실리콘 기판 내부에 블리스터를 형성하고, 상기 블리스터의 상부에 양측이 상기 소스 영역 및 드레인 영역과 인접하는 실리콘 채널을 형성하는 단계와, (d) 상기 실리콘 채널의 상부에 게이트 절연막과 게이트 전극을 순차적으로 형성하는 단계를 포함하며, 상기 블리스터는 수소 또는 헬륨 이온으로 형성된 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 에스오엔 모스 트랜지스터의 제조 방법에 있어, 상기 (c) 단계에서, 상기 블리스터는 상기 스크린 산화막 사이의 실리콘 기판 내부에 수소 또는 헬륨 이온을 주입한 후 어닐링하여 형성할 수 있다.
본 발명의 다른 실시예에 따른 에스오엔 모스 트랜지스터의 제조 방법에 있어, 상기 (c) 단계에서, 상기 블리스터를 형성하는 수소 또는 헬륨 이온은 상기 스크린 산화막과, 상기 스크린 산화막 사이의 실리콘 기판 상부에 형성된 모조 게이트 간에 생성된 단차에 의하여 주입 깊이가 조절되어 상기 스크린 산화막 사이의 실리콘 기판 내부로만 선택적으로 임플란트 되도록 할 수 있다.
본 발명의 다른 실시예에 따른 에스오엔 모스 트랜지스터의 제조 방법에 있어, 상기 (a) 단계에서, 상기 소스 영역과 드레인 영역 사이의 실리콘 기판 표면에 순차적으로 희생 절연막과 모조 게이트를 형성하여, 상기 모조 게이트를 마스크로 하여 상기 소스 영역과 드레인 영역을 형성하고, 상기 (d) 단계에서, 상기 블리스터 및 상기 실리콘 채널을 형성한 후, 상기 모조 게이트와 상기 희생 절연막을 순차적으로 식각할 수 있다.
본 발명의 일 실시예 및 다른 실시예에 따른 에스오엔 모스 트랜지스터의 제조 방법에 있어, 상기 소자 분리 절연막이나 스크린 산화막은 산화 공정(oxidation) 또는 화학 기상 증착 공정(CVD)으로 형성할 수 있다.
본 발명의 일 실시예 및 다른 실시예에 따른 에스오엔 모스 트랜지스터의 제조 방법에 있어, 임플란트 에너지를 조절하여 상기 수소 또는 헬륨 이온이 상기 실리콘 기판 내부로 주입되는 위치나 깊이를 결정할 수 있다.
본 발명의 일 실시예 및 다른 실시예에 따른 에스오엔 모스 트랜지스터의 제조 방법에 있어, 상기 실리콘 기판 내부로 주입된 수소 또는 헬륨 이온이 상기 블리스터를 형성하도록 어닐링하는 온도는 400℃ 이상 800℃ 이하인 것이 바람직하다.
이하, 도 2를 참조하여 본 발명의 일 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터에 대해서 설명한다. 도 2는 본 발명의 일 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터를 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터는 실리콘 기판(100), 소자 분리 절연막(110), 게이트 절연막(120), 게이트 전극(130), 소스 영역(140) 및 드레인 영역(141), 블리스터(150, 151), 실리콘 채널(101)을 포함한다.
실리콘 기판(100)의 상부 양측에는 소자 분리 절연막(110)이 형성되고, 양측의 소자 분리 절연막(110) 사이에 위치하게 되는 실리콘 기판(100) 표면에는 게이트 절연막(120)과 게이트 전극(130)이 순차적으로 적층된다. 소자 분리 절연막(110)은 각각의 단위 소자(예를 들어, 모스 트랜지스터 등)를 전기적으로 분리하기 위해서 LOCOS(Local Oxidation of Silicon) 공정이나 트렌치(Trench) 공정을 이용하여 옥사이드를 실리콘 기판(100) 깊숙이 형성시키는 것이다.
또한, 게이트 절연막(120)과 소자 분리 절연막(110) 사이에 위치하는 실리콘 기판(100) 상부에는 소스 영역(140)과 드레인 영역(141)이 형성되고, 게이트 절연막(120) 하부에 위치하게 되는 실리콘 기판(100)의 내부 영역에는 블리스터(150)가 형성되며, 블리스터(150)와 소스 영역(140) 및 드레인 영역(141)에 의하여 둘러싸이는 실리콘 기판(100)의 내부 영역이 실리콘 채널(101)로 정의된다. 소스 영역(140)이나 드레인 영역(141)의 하부에 위치하게 되는 실리콘 기판(100)의 내부 영역에는 각각의 블리스터(151)가 추가로 형성될 수 있다. 여기서, 블리스터(150, 151)는 수소 또는 헬륨 이온으로 형성되며, 비유전 상수가 1이 되는 것이 바람직하다.
도 3 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터의 제조 방법에 대해서 설명한다.
도 3은 본 발명의 일 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터의 제조 방법을 나타낸 공정 흐름도이다.
우선, 실리콘 기판(100)의 상부 양측에 소자 분리 절연막(110)을 형성하고(S100), 소자 분리 절연막(110) 사이의 실리콘 기판(100) 표면에 게이트 절연막(120)과 게이트 전극(130)을 순차적으로 적층하여 형성한다(S110). 소자 분리 절연막(110)은 산화 공정 또는 화학 기상 증착(CVD; Chemical Vapor Deposition) 공정으로 형성할 수 있다.
다음으로, 게이트 절연막(120)과 양측의 소자 분리 절연막(110) 사이에 위치하게 되는 실리콘 기판(100) 상부에 소스 영역(140)과 드레인 영역(150)을 각각 형 성한다(S120). 소스 영역(140)과 드레인 영역(141)은 이온 주입(I2P; ion implant) 공정 후 급속 열 처리(RTP; Rapid Thermal Processing) 공정으로 이온을 확산하여 형성할 수 있다.
다음으로, 게이트 절연막(120) 하부에 위치하게 되는 실리콘 기판(100)의 내부 영역에 블리스터(150)를 형성하게 되고, 블리스터(150)가 형성됨에 따라 블리스터(150)와 소스 영역(140) 및 드레인 영역(141)에 의하여 둘러싸이는 실리콘 기판(100)의 내부 영역이 실리콘 채널(101)로 정의된다(S130). 여기서, 소스 영역(140)이나 드레인 영역(141)의 하부에 위치하게 되는 실리콘 기판(100)의 내부 영역에는 각각의 블리스터(151)가 추가로 형성될 수 있다. 각 블리스터(150, 151)는 수소 또는 헬륨 이온으로 형성하여 비유전 상수가 1이 되도록 하는 것이 바람직하다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터의 제조 공정 단계별 각각의 단면도들을 나타낸 것으로, 도 3의 각 단계에 대한 단면도를 도시하고 있다.
도 4는 S100 내지 S120 단계를 통하여 실리콘 기판(100) 상에 소자 분리 절연막(110), 게이트 절연막(120)과 게이트 전극(130), 소스 영역(140)과 드레인 영역(141)이 형성된 상태의 단면도이다. 구체적으로, 실리콘 기판(100) 상부에 소자 분리 절연막(110)을 형성하고, 게이트 절연막(120)과 게이트 전극(130)을 만든 후 이온 주입 공정 및 급속 열 처리 공정(RTA)을 통해 소스 영역(140) 및 드레인 영역(141)을 형성한다.
도 5 내지 도 7은 실리콘 기판(100)의 내부에 블리스터(150)를 형성하기 위한 S130 단계에서의 단면도 변화를 나타낸 것으로, S130 단계를 세분화하여 도시하고 있다.
블리스터(150)는 게이트 절연막(120)의 하부에 위치하는 실리콘 기판(100)의 내부 영역에 수소 또는 헬륨 이온(143)을 주입한 후 어닐링하여 형성하는 것이 바람직하며, 블리스터(150)를 형성하는 과정에서 실리콘 질화막(142; SiN)을 활용할 수 있다.
이를 보다 구체적으로 살펴보면 다음과 같다.
우선, 도 5에 도시된 것처럼, 소자 분리 절연막(110), 게이트 전극(130), 소스 영역(140) 및 드레인 영역(141)을 덮도록 실리콘 기판(100)의 전면에 실리콘 질화막(142)을 증착하여 형성한다. 실리콘 질화막(142)은 뒤이은 후속 공정에서 수소 또는 헬륨 이온(143)을 임플란테이션 한 후 실리콘 기판(100)에 형성된 블리스터(150, 151)로부터 기체가 소자 밖으로 아웃 디퓨젼(out-diffusion)되는 것을 막는 저지층의 역할을 한다.
다음으로, 도 6에 도시된 것처럼, 게이트 절연막(120)의 하부에 위치하는 실리콘 기판(100)의 내부 영역에 수소 또는 헬륨 이온(143)을 주입한다. 수소 또는 헬륨 이온(143)은 실리콘 질화막(142)의 상부에서 수직 방향으로 임플란트 하는 것이 바람직하며, 임플란트 에너지를 조절하여 수소 또는 헬륨 이온(143)이 실리콘 기판(100) 내부로 주입되는 위치나 깊이를 결정할 수 있다.
다음으로, 도 7에서와 같이, 급속 열 처리 공정과 같은 어닐링 공정을 수행 하여 실리콘 기판(100)의 내부로 주입된 수소 또는 헬륨 이온(143)이 블리스터(150)를 형성하도록 한다. 블리스터(150)의 비유전 상수는 1이 되는 것이 바람직하며, 실리콘 기판(100)의 내부로 주입된 수소 또는 헬륨 이온(143)이 블리스터(150)를 형성하도록 어닐링하는 온도는 400℃ 이상 800℃ 이하인 것이 바람직하다.
블리스터(150)가 형성됨에 따라 블리스터(150), 소스 영역(140) 및 드레인 영역(141)에 의하여 둘러싸이는 실리콘 기판(100)의 내부 영역은 실리콘 채널(101)로 정의된다. 그리고, 습식 식각 등의 후속 공정을 통하여 실리콘 질화막(142)을 제거한다.
이와 같은 구조에서, 블리스터(150)는 실리콘 채널(101)에 장력 스트레스(tensile stress)를 가하게 되며, 장력 스트레스가 가해짐에 따라 스트레인드(Strained) 실리콘을 이용하는 경우에서와 같이 전자와 정공의 이동도가 향상되어 소자가 켜진 온(On) 상태에서의 드레인 전류가 증가하게 된다. 즉, 스트레인드 실리콘으로 제조된 모스 전계 효과 트랜지스터에서, 스트레인드 실리콘이 채널에 장력 스트레스를 가함으로써 전자와 정공의 이동도가 증가하는 것과 같이, 본 발명의 블리스터(150)가 실리콘 채널(101)에 장력 스트레스를 가하여 전자와 정공의 이동도를 증가시키는 것이다.
한편, 본 발명의 일 실시예에 있어, 도 6에서와 같이 소스 영역(140) 또는 드레인 영역(141)의 상부에서도 수소 또는 헬륨 이온(143)을 주입하여 어닐링함으로써, 소스 영역(140)이나 드레인 영역(141) 하부에 위치하는 실리콘 기판(100)의 내부 영역에 도 7에서와 같이 추가적으로 블리스터(151)를 형성할 수 있다.
도 6에 도시된 것처럼, 소자의 필드 부분에는 소자 분리 절연막(110)이 두꺼운 층을 형성하고 있어서, 이온 주입 공정시 수소 이온 또는 헬륨 이온은 게이트 전극(130)이나, 소스 영역(140) 및 드레인 영역(141) 하부의 실리콘 기판(100) 내부에만 모이게 된다. 게이트 전극(130)과 소스 영역(140) 및 드레인 영역(141) 간 단차에 의하여 수소 또는 헬륨 이온(143)이 실리콘 기판(100) 내부로 들어가게 되는 주입 깊이는 달라지게 된다.
소스 영역(140) 및 드레인 영역(141)의 하부에 존재하는 블리스터(151)는 접합 누설 전류(junction leakage)와 접합 용량(junction capacitance)을 감소시켜, 저전력 소자를 구현할 수 있게 한다. 동시에, 접합 파괴 전압을 증가시켜 신뢰성 특성을 개선하고, 펀치쓰루 누설 전류를 막는 스토퍼 역할을 하여 소자의 소형화를 가능하게 한다. 또한, 별도의 임플란트 공정을 이용하여 형성하는 펀치쓰루 스토퍼를 사용할 필요성이 없어지므로, 생산 비용을 절감할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터를 나타낸 단면도이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터는 실리콘 기판(200), 소스 영역(240), 드레인 영역(241), 스크린 산화막(210), 블리스터(250), 실리콘 채널(201), 게이트 절연막(220), 게이트 전극(230)을 포함한다.
본 발명의 다른 실시예는 일 실시예의 경우와 달리 블리스터(250)를 실리콘 채널(201)의 하부에만 형성시킨 구조에 대한 것이다.
실리콘 기판(200)의 상부 양측에는 소스 영역(240)과 드레인 영역(241)이 형성되고, 그 상부에는 소스 영역(240)과 드레인 영역(241)을 각각을 덮도록 스크린 산화막(210)이 양측으로 서로 떨어져 형성되며, 스크린 산화막(210) 사이에 위치하게 되는 실리콘 기판(200)의 내부 영역에는 블리스터(250)가 형성된다.
스크린 산화막(210)은 후속 공정에서 소스 영역(240)과 드레인 영역(241)의 상측에 형성되어, 소스 영역(240) 및 드레인 영역(241) 하부의 실리콘 기판(200)에 수소 또는 헬륨 이온(204)이 임플란트 되는 것을 막는 역할을 한다.
실리콘 채널(201)은 블리스터(250)의 상부에 위치하도록 형성되어 양측이 소스 영역(240)과 드레인 영역(241)에 각각 인접하게 되고, 이러한 실리콘 채널(201)의 상부에는 게이트 절연막(220)과 게이트 전극(230)이 순차적으로 형성된다. 여기서, 블리스터(250)는 수소 또는 헬륨 이온(204)으로 형성되며, 비유전 상수가 1이 되는 것이 바람직하다.
도 9 내지 도 16을 참조하여, 본 발명의 다른 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터의 제조 방법에 대해서 설명한다.
도 9는 본 발명의 다른 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터의 제조 방법을 나타낸 공정 흐름도이다.
우선, 실리콘 기판(200)의 상부 양측에 소스 영역(240)과 드레인 영역(241)을 형성하고(S200), 소스 영역(240)과 드레인 영역(241)을 덮도록 각각의 상부에 스크린 산화막(210)을 형성한다(S210). 스크린 산화막(210)은 산화 공정 또는 화학 기상 증착 공정으로 형성할 수 있으며, 소스 영역(240)과 드레인 영역(241)은 이온 주입 공정 후 급속 열 처리 공정으로 이온을 확산하여 형성할 수 있다.
다음으로, 스크린 산화막(210) 사이에 위치하게 되는 실리콘 기판(200)의 내부 영역에 블리스터(250)를 형성하고, 블리스터(250)가 형성됨에 따라 블리스터(250)의 상부에 위치하는 실리콘 기판(200)의 내부 영역이 실리콘 채널(201)로 정의된다(S220). 여기서, 블리스터(250)는 수소 또는 헬륨 이온(204)으로 형성하는 것이 바람직하며, 실리콘 채널(201)의 양측은 소스 영역(240)과 드레인 영역(241)에 각각 인접하게 된다.
다음으로, 실리콘 채널(201)의 상부에 게이트 절연막(220)과 게이트 전극(230)을 순차적으로 적층하여 형성한다(S230).
도 10 내지 도 16은 본 발명의 다른 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터의 제조 공정 단계별 각각의 단면도들을 나타낸 것으로, 도 9의 각 단계에 대한 단면도를 도시하고 있다.
블리스터(250)는 스크린 산화막(210) 사이의 실리콘 기판(200)의 내부 영역에 수소 또는 헬륨 이온(204)을 주입한 후 어닐링하여 형성하는 것이 바람직하며, 블리스터(250)를 형성하는 과정에서 도 10 내지 도 13에 나타난 모조 게이트(203)를 활용할 수 있다.
도 10은 실리콘 기판(100)의 상부에 소스 영역(240)과 드레인 영역(241)을 형성하기 위한 S200 단계에서의 단면도이다.
S200 단계에서, 도 10에 도시된 것처럼, 소스 영역(240)과 드레인 영역(241) 사이의 실리콘 기판(200) 표면에 순차적으로 희생 절연막(202)과 모조 게이트(203) 를 형성하고, 이를 마스크로 하여 소스 영역(240)과 드레인 영역(241)을 형성한다.
도 11은 스크린 산화막(210)을 형성하기 위한 S210 단계에서의 단면도이다.
S210 단계에서, 도 11에 도시된 것처럼, 희생 절연막(202)과 모조 게이트(203)의 양측으로 스크린 산화막(210)을 적층하여 형성한다. 구체적으로, 스크린 산화막(210)은 도 10의 공정을 통하여 형성된 구조 위에 스크린 산화막(210)을 증착한 후 증착된 스크린 산화막(210)을 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 통해서 모조 게이트(203) 높이까지 평탄화시키는 방식으로 형성한다. 스크린 산화막(210)은 후속 공정인 이온 주입 공정을 통하여 수소 또는 헬륨 이온(204)이 실리콘 기판(200)으로 임플란트 될 때, 실리콘 기판(200)의 다른 부분에 수소 또는 헬륨 이온(204)이 임플란트 되는 것을 막음으로써 수소 또는 헬륨 이온(204)의 주입 위치를 실리콘 채널(201)의 하부에 위치하는 실리콘 기판(200) 내부로 한정하는 저지층의 역할을 한다.
도 12 내지 도 14는 실리콘 기판(200)의 내부에 블리스터(250)를 형성하기 위한 S220 단계에서의 단면도 변화를 나타낸 것으로, S220 단계를 세분화하여 도시하고 있다.
우선, 도 12에 도시된 것처럼, 모조 게이트(203)의 상부에서 수소 또는 헬륨 이온(204)을 임플란트 하여 스크린 산화막(210) 사이의 실리콘 기판(200) 내부로 주입한다. 여기서, 스크린 산화막(210)과 모조 게이트(203) 간에 단차를 생성시키고, 생성된 단차에 의하여 수소 또는 헬륨 이온(204)의 주입 깊이를 조절함으로써, 수소 또는 헬륨 이온(204)이 스크린 산화막(210) 사이의 실리콘 기판(200) 내부로 만 선택적으로 임플란트 되도록 할 수 있다. 스크린 산화막(210)과 모조 게이트(203) 간에 단차를 생성시키기 위하여 반응성 이온 에칭(RIE; Reactive Ion Etching)이나 습식 식각 등을 통해 모조 게이트(203)를 선택적으로 하방 식각한다.
다음으로, 어닐링 공정을 수행함으로써, 도 13에 도시된 것처럼, 실리콘 기판(200)의 내부로 주입된 수소 또는 헬륨 이온(204)이 블리스터(250)를 형성하도록 한다. 블리스터(250)가 형성됨에 따라 블리스터(250)의 상부에 위치한 실리콘 기판(200)의 내부 영역이 실리콘 채널(201)로 정의되고, 형성된 실리콘 채널(201)의 양측은 소스 영역(240) 및 드레인 영역(241)에 각각 인접하게 된다. 여기서, 어닐링 공정을 통해 블리스터(250)를 형성하면서 공기층인 수소 또는 헬륨 이온(204)의 부피가 늘어나고, 그 영향으로 실리콘 채널(201), 희생 절연막(202)과 모조 게이트(203)는 위로 볼록한 형태로 굽어지게 된다.
다음으로, 도 14에 도시된 것처럼, 반응성 이온 에칭(RIE)이나 습식 식각 등을 통해 모조 게이트(203)를 식각하여 제거하고, 이어서 희생 절연막(202)을 순차적으로 식각하여 제거한다. 전단 공정에서 이온 주입 공정과 어닐링 공정을 거치면서 모조 게이트(203)와 희생 절연막(202)의 막질(film quality)에 손상이 가해지기 때문에 모두 식각하여 제거한 다음, 후속 공정을 통해 게이트 절연막(220)과 게이트 전극(230)을 다시 형성하는 것이다.
도 15 및 도 16은 S230 단계를 세분화하여 도시하고 있다.
모조 게이트(203)와 희생 절연막(202)을 제거하고 나면, 도 15에 도시된 것처럼, 게이트 절연막(220)과 게이트 물질(231)을 순차적으로 적층하여 형성한다. 그리고, 도 16에 도시된 것처럼, 증착된 게이트 물질(231)을 패터닝하여 게이트 전극(230)을 형성한다.
본 발명의 일 실시예 및 다른 실시예에 따르면, 실리콘 기판(100, 200)의 내부에 블리스터(150, 151, 250)를 형성함으로써 에스오아이 구조와 벌크 구조의 장점을 동시에 지니게 된다.
통상, 도 1에서와 같이 실리콘 기판(10) 상에 비유전 상수가 3.9인 산화막(SiO2)을 기판 절연막(30)으로 형성한 에스오아이 구조는 벌크 구조에 비해 펀치쓰루에 강하고, 소스 및 드레인과 실리콘 채널(11)의 접합 영역 간에 접합 용량도 작으며, 소자가 꺼진 오프 상태에서의 누설 전류도 작다. 또한, 벌크 구조보다 상대적으로 몸체 두께가 얇은 박막 몸체(thin body) 구조이므로, 게이트 전압의 채널 전위 제어력이 향상되어 단채널 효과도 크게 줄일 수 있다.
본 발명에서는 비유전 상수가 3.9인 산화막 (SiO2) 대신에 비유전 상수가 1인 블리스터(150, 151, 250)를 수소 또는 헬륨 이온 임플란트를 통해 실리콘 기판(100, 200) 내부에 형성하여 상기된 에스오아이 구조의 성능 향상을 극대화함으로써 소자 특성을 향상시킬 수 있다.
더불어, 에스오엔 구조의 모스 전계 효과 트랜시스터는 기판 절연막(30)에 의하여 실리콘 채널(11)이 실리콘 기판(10)과 완전히 분리된 에스오아이 구조와는 달리 실리콘 채널(101, 201)이 실리콘 기판(100, 200)과 연결되어 있으므로, 에스오아이 구조가 갖는 문제점으로 지적되는 기판 부유 효과, 자체 발열 효과 등을 줄 일 수 있고, 벌크 구조의 큰 장점 중 하나인 기판 전압에 의한 문턱 전압 제어가 가능해지며, 정전기 방전(ESD; ElectroStatic Discharge) 회로의 설계도 가능하게 된다.
또한, 소형화에 따른 문제점을 완화하여 sub-10nm 이하의 소자 소형화를 구현할 수 있고, 테라비트 이상의 초고집적 메모리 칩이나 60GHz 이상의 초고속 논리회로 칩 등 초고속/초고집적 반도체 소자를 구현할 수 있다.
상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자에 의하여 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위, 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상기한 바와 같이, 본 발명의 일 실시예 및 다른 실시예에 따른 에스오엔 모스 전계 효과 트랜지스터는 첫째, 실리콘 기판 내부에 블리스터를 형성함으로써, 벌크 구조에서와 같이 실리콘 기판에 전압을 인가하여 문턱 전압을 조절할 수 있도록 하고, 에스오아이 구조의 가장 큰 문제점인 기판 부유 효과와 자체 발열 효과를 억제할 수 있다.
둘째, 실리콘 채널의 하부 영역에 에스오아이 구조에서 사용되는 절연막보다 절연 특성이 훨씬 우수한 공기층인 블리스터를 구현함으로써, 에스오아이 구조의 장점을 극대화 할 수 있다.
셋째, 실리콘 채널의 하부 영역에 형성된 블리스터로 인하여 게이트 전압이 채널의 전위를 보다 효과적으로 제어할 수 있도록 하고, 벌크 펀치쓰루 전류의 통로를 차단하여 단채널 효과를 획기적으로 개선할 수 있다.
넷째, 실리콘 채널의 하부 영역에 형성된 블리스터가 종래 스트레인드 실리콘을 사용하여 제조된 전계 효과 트랜지스터와 같이 실리콘 채널에 장력 스트레스를 가함으로써, 실리콘 채널을 따라 이동하는 전자와 정공의 이동도를 향상시키고 초고속 동작을 가능하게 한다.
다섯째, 새로운 구조를 통해 제조 공정이 단순화되고 재현성 등의 소자 특성이 향상되며 소자 스케일링의 한계를 극복하여 초고속/초고집적화를 가능하게 한다.
여섯째, 소스/드레인의 하부 영역에 형성되는 블리스터가 접합 누설 전류와 접합 용량을 감소시켜 저전력을 구현하고, 접합 파괴 전압을 증가시켜 신뢰성 특성을 개선하며, 펀치쓰루 누설 전류를 막는 스토퍼 역할을 하여 소자의 소형화를 가능하게 한다.
본 발명의 일 실시예 및 다른 실시예에 따른 에스오엔 모스 전계 효과 트랜터의 제조 방법은 상기된 에스오엔 모스 전계 효과 트랜지스터를 제조할 수 있다.

Claims (15)

  1. 실리콘 기판의 상부 양측에 형성된 소자 분리 절연막;
    상기 소자 분리 절연막 사이의 실리콘 기판 표면에 순차적으로 형성된 게이트 절연막과 게이트 전극;
    상기 게이트 절연막과 상기 소자 분리 절연막 사이의 실리콘 기판 상부에 형성된 소스 영역과 드레인 영역;
    상기 게이트 절연막 하부의 실리콘 기판 내부에 형성된 블리스터; 및
    상기 블리스터와 상기 소스 영역 및 드레인 영역에 의하여 둘러싸이는 실리콘 기판 내부의 실리콘 채널을 포함하며,
    상기 블리스터는 수소 또는 헬륨 이온으로 형성된 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 영역이나 드레인 영역 하부의 실리콘 기판 내부에 형성된 블리스터를 추가로 포함하는 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터.
  3. 실리콘 기판의 상부 양측에 형성된 소스 영역과 드레인 영역;
    상기 소스 영역 및 드레인 영역을 덮도록 형성된 스크린 산화막;
    상기 스크린 산화막 사이의 실리콘 기판 내부에 형성된 블리스터;
    상기 블리스터의 상부에 위치하고, 양측이 상기 소스 영역 및 드레인 영역과 인접하여 형성된 실리콘 채널; 및
    상기 실리콘 채널의 상부에 순차적으로 형성된 게이트 절연막과 게이트 전극을 포함하며,
    상기 블리스터는 수소 또는 헬륨 이온으로 형성된 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터.
  4. 제1항 또는 제3항에 있어서,
    상기 블리스터는 비유전 상수가 1인 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터.
  5. (a) 실리콘 기판의 상부 양측에 소자 분리 절연막을 형성하는 단계;
    (b) 상기 소자 분리 절연막 사이의 실리콘 기판 표면에 순차적으로 게이트 절연막과 게이트 전극을 형성하는 단계;
    (c) 상기 게이트 절연막과 상기 소자 분리 절연막 사이의 실리콘 기판 상부에 소스 영역과 드레인 영역을 형성하는 단계;
    (d) 상기 게이트 절연막 하부의 실리콘 기판 내부에 블리스터를 형성하고, 상기 블리스터와 상기 소스 영역 및 드레인 영역에 의하여 둘러싸이는 실리콘 기판 내부의 실리콘 채널을 형성하는 단계를 포함하며,
    상기 블리스터는 수소 또는 헬륨 이온으로 형성된 것을 특징으로 하는 에스 오엔 모스 전계 효과 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 (d) 단계에서,
    상기 블리스터는 상기 게이트 절연막의 하부에 위치하는 실리콘 기판 내부에 수소 또는 헬륨 이온을 주입한 후 어닐링하여 형성하는 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터의 제조 방법.
  7. 제5항에 있어서,
    상기 (d) 단계에서,
    상기 소스 영역이나 드레인 영역 하부에 추가적으로 블리스터를 형성하는 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터의 제조 방법.
  8. 제5항에 있어서,
    상기 (c) 단계에서,
    상기 소스 영역 및 드레인 영역을 형성한 후, 상기 소자 분리 절연막과, 상기 게이트 전극, 상기 소스 영역 및 드레인 영역을 덮도록 실리콘 질화막을 형성하여, 상기 (d) 단계에서 실리콘 기판 내부에 형성되는 상기 블리스터로부터 기체가 아웃 디퓨전 되는 것을 막는 저지층으로 사용하고,
    상기 (d) 단계에서,
    상기 블리스터 및 상기 실리콘 채널을 형성한 후 상기 형성된 실리콘 질화막을 제거하는 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터의 제조 방법.
  9. (a) 실리콘 기판의 상부 양측에 소스 영역과 드레인 영역을 형성하는 단계;
    (b) 상기 소스 영역 및 드레인 영역을 덮도록 스크린 산화막을 형성하는 단계;
    (c) 상기 스크린 산화막 사이의 실리콘 기판 내부에 블리스터를 형성하고, 상기 블리스터의 상부에 양측이 상기 소스 영역 및 드레인 영역과 인접하는 실리콘 채널을 형성하는 단계;
    (d) 상기 실리콘 채널의 상부에 게이트 절연막과 게이트 전극을 순차적으로 형성하는 단계를 포함하며,
    상기 블리스터는 수소 또는 헬륨 이온으로 형성된 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터의 제조 방법.
  10. 제9항에 있어서,
    상기 (c) 단계에서,
    상기 블리스터는 상기 스크린 산화막 사이의 실리콘 기판 내부에 수소 또는 헬륨 이온을 주입한 후 어닐링하여 형성하는 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터의 제조 방법.
  11. 제10항에 있어서,
    상기 (c) 단계에서,
    상기 블리스터를 형성하는 수소 또는 헬륨 이온은 상기 스크린 산화막과, 상기 스크린 산화막 사이의 실리콘 기판 상부에 형성된 모조 게이트 간에 생성된 단차에 의하여 주입 깊이가 조절되어 상기 스크린 산화막 사이의 실리콘 기판 내부로만 선택적으로 임플란트 되는 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터의 제조 방법.
  12. 제9항에 있어서,
    상기 (a) 단계에서,
    상기 소스 영역과 드레인 영역 사이의 실리콘 기판 표면에 순차적으로 희생 절연막과 모조 게이트를 형성하여, 상기 모조 게이트를 마스크로 하여 상기 소스 영역과 드레인 영역을 형성하고,
    상기 (c) 단계에서,
    상기 블리스터 및 상기 실리콘 채널을 형성한 후, 상기 모조 게이트와 상기 희생 절연막을 순차적으로 식각하는 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터의 제조 방법.
  13. 제5항 또는 제9항에 있어서,
    상기 소자 분리 절연막이나 스크린 산화막은 산화 공정 또는 화학 기상 증착 공정으로 형성하는 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터의 제조 방법.
  14. 제6항 또는 제10항에 있어서,
    임플란트 에너지를 조절하여 상기 수소 또는 헬륨 이온이 상기 실리콘 기판 내부로 주입되는 위치나 깊이를 결정하는 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터의 제조 방법.
  15. 제6항 또는 제10항에 있어서,
    상기 실리콘 기판 내부로 주입된 수소 또는 헬륨 이온이 상기 블리스터를 형성하도록 어닐링하는 온도는 400℃ 이상 800℃ 이하인 것을 특징으로 하는 에스오엔 모스 전계 효과 트랜지스터의 제조 방법.
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