KR20070070932A - 새들형 핀 트랜지스터 제조방법 - Google Patents
새들형 핀 트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR20070070932A KR20070070932A KR1020050133962A KR20050133962A KR20070070932A KR 20070070932 A KR20070070932 A KR 20070070932A KR 1020050133962 A KR1020050133962 A KR 1020050133962A KR 20050133962 A KR20050133962 A KR 20050133962A KR 20070070932 A KR20070070932 A KR 20070070932A
- Authority
- KR
- South Korea
- Prior art keywords
- fin
- saddle
- mask
- transistor
- gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 229910006160 GeF4 Inorganic materials 0.000 abstract 1
- 229910004014 SiF4 Inorganic materials 0.000 abstract 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 1
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 abstract 1
- 229910052986 germanium hydride Inorganic materials 0.000 abstract 1
- 239000007943 implant Substances 0.000 abstract 1
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 abstract 1
- PPMWWXLUCOODDK-UHFFFAOYSA-N tetrafluorogermane Chemical compound F[Ge](F)(F)F PPMWWXLUCOODDK-UHFFFAOYSA-N 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 22
- 230000000694 effects Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000000576 coating method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 낮은 문턱전압과 기생 문턱전압이 형성되는 것을 방지할 수 있는 새들형 핀 트랜지스터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 소자 분리막을 포함하는 전체 구조 상부에 핀 마스크를 형성하는 단계와, 상기 핀 마스크를 이용한 핀 식각공정을 실시하여 새들형 핀을 형성하는 단계와, 상기 핀 마스크를 이용한 이온주입공정을 실시하여 노출되는 상기 새들형 핀에 산화속도를 증가시키는 원소를 주입하는 단계와, 상기 핀 마스크를 제거한 후 산화공정을 실시하여 상기 새들형 핀의 상부에 게이트 산화막을 형성하는 단계와, 상기 새들형 핀을 덮도록 게이트를 형성하는 단계를 포함하는 새들형 핀 트랜지스터 제조방법을 제공한다.
핀 트랜지스터, 리세스 트랜지스터, 새들형 핀 트랜지스터
Description
도 1은 일반적인 핀(fin) 트랜지스터를 도시한 단면도.
도 2는 일반적인 리세스(recess) 트랜지스터를 도시한 단면도.
도 3은 일반적인 트랜지스터들을 도시한 단면도.
도 4는 종래기술에 따른 새들형 핀 트랜지스터를 도시한 평면도.
도 5는 도 4에 도시된 'A' 부위를 확대하여 도시한 사시도.
도 6은 도 5에 도시된 I-I', Ⅱ-Ⅱ' 절취선을 따라 각각 도시한 단면도.
도 7a 내지 도 7e는 도 5에 도시된 새들형 핀 트랜지스터의 제조방법을 도시한 공정 사시도.
도 8은 본 발명의 실시예에 따른 새들형 핀 트랜지스터를 도시한 사시도.
도 9는 도 8에 도시된 I-I', Ⅱ-Ⅱ' 절취선을 따라 각각 도시한 단면도.
도 10a 내지 도 10f는 도 8에 도시된 새들형 핀 트랜지스터의 제조방법을 도시한 공정 사시도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
11, 111 : 소자 분리막
12, 112 : 핀 마스크
14, 114 : 새들형 핀
15, 115 : 게이트 산화막
16, 116 : 폴리 실리콘막
17, 117 : 도전막
본 발명은 반도체 제조기술에 관한 것으로, 특히 핀형(fin type)과 리세스형(recessed type)을 혼합한 새들형(saddle type) 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 트랜지스터에 널리 적용된 수평채널을 갖는 트랜지스터는 디자인 룰(design rule)이 감소함에 따라 여러가지 문제를 유발시켜 트랜지스터의 축소에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생하는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등을 들 수 있다. 통상적인 트랜지스터에서 채널의 길이가 50nm 이하로 축소되면 공정변수에 의해 소자 특성의 산포도가 높아지면서 채널길이가 30nm 이하일 경우 단채널 효 과 및 DIBL 효과가 극심해져 트랜지스터가 정상적으로 동작하기 어려운 것으로 알려져 있다.
수평채널 트랜지스터의 문제점을 극복하기 위하여 이중 게이트 트랜지스터(double gate transistor)가 제안되었다. 이중 게이트 트랜지스터는 30nm 이하의 두께를 갖는 채널과, 이 채널을 감싸거나, 이 채널의 양측에 게이트가 배치된 구조를 갖는다.
전술한 수평채널 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어 게이트 전극에 의해 트랜지스터의 온/오프(on/off) 동작을 효과적으로 제어하는데 많은 어려움이 있다. 그 결과, 채널 크기가 축소될 수록 단채널 효과의 영향은 그 만큼 커지게 된다. 이에 반해, 수직채널을 갖는 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받게 된다. 따라서, 트랜지스터가 오프일 때 소오스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 감소시킬 수 있고, 트랜지스터의 온/오프 동작을 효과적으로 제어할 수 있다.
수직채널을 갖는 트랜지스터 중 하나가 핀(fin) 트랜지스터이다. 일반적인 핀 트랜지스터가 도 1에 도시되었다. 도 1에 도시된 바와 같이, 핀 트랜지스터는 소자 분리막(3) 간의 기판 상부가 핀(fin)(2) 형태로 형성된 구조를 가지며, 이 핀(2)의 양측면이 모두 채널로 기능하고, 이를 통해 채널 면적을 증가시켜 단채널 효과 문제를 해결할 수 있다. 그러나, 이러한 구조는 바디 이펙트(body effect)를 감 소시킬 수는 있으나, 유효채널길이를 증가시키는데는 한계가 있다. 한편, 수직채널을 갖는 트랜지스터 중 다른 하나가 도 2에 도시된 리세스형(또는, 트렌치(trench)형) 트랜지스터이다. 리세스형 트랜지스터는 핀 트랜지스터와 달리 게이트 길이와 상관없이 문턱전압(Threshold Voltage)이 결정되는 트랜지스터 구조를 갖는다. 그러나, 문턱전압이 낮아지거나, 단채널 효과를 리세스형 트랜지스터만큼 자유롭게 해결할 수는 없다.
도 3에 도시된 바와 같이, 핀 트랜지스터와 리세스 트랜지스터를 혼합한 구조가 새들형 핀 트랜지스터이다. 새들형 핀 트랜지스터는 핀 트랜지스터의 문제점인 낮은 문턱전압과 짧은 유효채널길이를 리세스 트랜지스터를 병행하여 해결할 수 있는 구조이다. 이에 따라, DRAM(Dynamic Random Access Memory) 소자에서 핀 트랜지스터보다 새들형 핀 트랜지스터를 적용하는 것이 소자의 동작 특성을 고려하여 볼 때 유리하다.
이하, 종래기술에 따른 새들형 핀 트랜지스터의 구조 및 제조방법을 설명하기로 한다.
도 4는 종래기술에 따른 새들형 핀 트랜지스터의 구조를 설명하기 위하여 도시한 평면도이고, 도 5는 도 4에 도시된 'A' 부위를 확대하여 도시한 사시도이고, 도 6의 (a)와 (b)는 각각 도 5에 도시된 I-I' 절취선과 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면 사시도이다. 또한, 도 7a 내지 도 7e는 제조방법을 설명하기 위한 공정 사시도이다.
도 4 내지 도 6, 및 도 7a를 참조하면, STI(Shallow Trench Isolation) 공정 을 실시하여 기판(10) 내에 소자 분리막(11)을 형성한다. 이때, STI 공정은 다음과 같은 방법으로 실시된다. 먼저, 기판(10) 상에 도시되지 않은 패드 산화막과 패드 질화막을 순차적으로 적층(산화공정과 증착공정을 진행)한 후 STI 마스크를 이용한 식각공정을 실시하여 기판(10) 내에 트렌치(trench)를 형성한다. 그런 다음, 트렌치가 매립되도록 단일막으로 HDP(High Density Plasma) 산화막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 트렌치 내부에 고립된 소자 분리막(11)을 형성한다.
이어서, 포토공정을 실시하여 도 5에 도시된 게이트(Gate)와 동일한 형태를 갖는 핀 마스크(fin mask)(12)를 기판(10) 상에 형성한다. 이때, 포토공정은 감광막 도포공정, 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 포함한다.
이어서, 도 4 내지 도 6, 및 도 7b에 도시된 바와 같이, 핀 마스크(12)를 이용한 식각공정을 실시하여 새들형 핀(14)을 형성한다. 이때, 식각공정은 실리콘 기판(10)과 소자 분리막(11) 간의 식각 선택비가 최대한 높은 조건으로 실시하여 먼저 소자 분리막(11)을 식각한 후 실리콘 기판(10)을 식각하거나, 먼저 실리콘 기판(10)을 식각한 후 소자 분리막(11)을 식각한다.
이어서, 도 4 내지 도 6, 및 도 7c에 도시된 바와 같이, 핀 마스크(12)를 제거한다.
이어서, 도 4 내지 도 6, 및 도 7d에 도시된 바와 같이, 게이트 산화공정(gate oxidation) 공정을 실시하여 노출되는 기판(10) 표면에 게이트 산화막(15)을 형성한다.
이어서, 도 4 내지 도 6, 및 도 7e에 도시된 바와 같이, 핀(14)이 매립되도록 게이트(Gate)로 기능하는 폴리 실리콘막(16)과 도전막(17)을 순차적으로 증착한다.
이후, 게이트를 형성하기 위한 게이트 마스크를 이용한 식각공정을 실시하여 도 5 및 도 6에 도시된 바와 같은 프로파일(profile)을 갖는 게이트(Gate)를 형성한다.
상기에서 설명한 제조방법으로 제조된 종래기술에 따른 새들형 핀 트랜지스터는 핀의 상부(top)와 모서리(corner) 부위에 전계(electric field)가 집중하여 원하는 값보다 낮은 문턱전압이 형성되거나, 기생 문턱전압이 형성되는 문제가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 낮은 문턱전압과 기생 문턱전압이 형성되는 것을 방지할 수 있는 새들형 핀 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 소자 분리막이 형성된 기판을 제공하는 단계와, 상기 소자 분리막을 포함하는 전체 구조 상부에 핀 마스크를 형성하는 단계와, 상기 핀 마스크를 이용한 핀 식각공정을 실시하여 새들형 핀을 형성하는 단계와, 상기 핀 마스크를 이용한 이온주입공정을 실시하여 노출되는 상기 새들형 핀에 산화속도를 증가시키는 원소를 주입하는 단계와, 상기 핀 마스크를 제거한 후 산화공정을 실시하여 상기 새들형 핀의 상부에 게이트 산화막을 형성하는 단계와, 상기 새들형 핀을 덮도록 게이트를 형성하는 단계를 포함하는 새들형 핀 트랜지스터 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 8은 본 발명의 실시예에 따른 새들형 핀 트랜지스터의 제조방법을 설명하기 위하여 도시한 사시도이고, 도 9의 (a)와 (b)는 각각 도 8에 도시된 I-I' 절취선과 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면 사시도이다. 또한, 도 10a 내지 도 10f는 도 9에 도시된 새들형 핀 트랜지스터의 제조방법을 설명하기 위해 도시한 공정 사시도이다.
먼저, 도 8, 도 9 및 도 10a에 도시된 바와 같이, 기판(110) 상에 도시되지 않은 패드 산화막과 패드 질화막을 순차적을 증착한 후 STI 마스크를 이용한 식각공정을 기판(110) 내에 트렌치(미도시)를 형성한다. 이때, 식각공정은 건식식각공정으로 실시한다.
이어서, 트렌치의 내부가 완전히 매립되도록 매립 특성이 우수한 HDP(High Density Plasma)막, HARP(High Aspect Ratio Process)막, SOD(Spin On Dielectric)막 중 선택된 어느 하나의 막을 증착한 후 CMP 공정을 실시하여 소자 분리막(111)을 형성한다.
이어서, 포토공정을 실시하여 도 5에 도시된 게이트(Gate)와 동일한 방향으로 신장된 핀 마스크(fin mask)(112)를 기판(110) 상에 형성한다. 이때, 포토공정은 감광막 도포공정, 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 포함한다.
이어서, 도 8 내지 도 9, 및 도 10b에 도시된 바와 같이, 핀 마스크(112)를 이용한 핀 식각공정을 실시하여 새들형 핀(114)을 형성한다. 이때, 식각공정은 먼저 실리콘 기판(110)을 식각한 후 소자 분리막(111)을 식각하거나, 소자 분리막(111)을 먼저 식각한 후 실리콘 기판(110)을 식각할 수도 있다. 이와 같이, 핀 식각공정은 동일한 핀 마스크(112)를 사용하여 실시함에 따라 산화막(소자 분리막 물질)과 실리콘(기판) 간의 높은 선택비를 갖는 공정조건으로 실시하는 것이 바람직 하다.
이어서, 도 8, 도 9 및 도 10c에 도시된 바와 같이, 핀(114) 표면의 산화속도를 증가시킬 수 있는 원소를 이용하여 이온주입공정을 실시한다. 이때, 이온주입공정은 핀 마스크(112)를 그대로 이온주입마스크로 이용하며, O2, Si, Ge 및 Ar 중 선택된 어느 하나의 원소를 이용하여 실시한다. 여기서, Si의 소스 가스로는 SiH4 또는 SiF4가 사용되고, Ge의 소스 가스로는 GeH4 또는 GeF4 등이 사용된다. 또한, 이온주입공정시 이온주입에너지는 1~2KeV 범위로 설정하고, 도즈량(dose)은 5E14atoms/cm2 이하, 바람직하게는 1E10~5E14atoms/cm2로 설정한다.
이어서, 도 8, 도 9 및 도 10d에 도시된 바와 같이, 핀 마스크(112)를 제거한다.
이어서, 도 8, 도 9 및 도 10e에 도시된 바와 같이, 게이트 산화공정(gate oxidation) 공정을 실시하여 노출되는 기판(110) 표면에 게이트 산화막(115)을 형성한다. 이때, 이미 핀(114)을 포함한 핀 마스크(112)를 통해 노출된 액티브 영역은 이온들이 주입된 상태이기 때문에 핀 마스크(112)에 의해 덮혀진 부위보다 두껍게 형성된다.
이어서, 도 8, 도 9 및 도 10f에 도시된 바와 같이, 핀(114)이 매립되도록 게이트(Gate)로 기능하는 폴리 실리콘막(116)과 도전막(117)을 순차적으로 증착한다. 여기서, 도전막(117)은 텅스텐, 텅스텐 실리사이드층 및 이들의 적층 구조로 형성한다.
이후, 게이트를 형성하기 위한 게이트 마스크를 이용한 식각공정을 실시하여 도 8 및 도 9에 도시된 바와 같은 프로파일(profile)을 갖는 게이트(Gate)를 형성한다.
상기에서 설명한 본 발명의 실시예에 따른 새들형 핀 트랜지스터 제조방법은 핀 트랜지스터의 제조방법에도 그대로 적용할 수 있다. 즉, 소자 분리막의 내부에 이종의 물질을 개재시킨 후 핀을 형성하기 위한 소자 분리막 리세스 공정시 상기 이종 물질을 식각 정지층으로 이용함으로써 핀의 높이를 안정적으로 제어하는 것이 가능하다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 선택적으로 새들형 핀 영역의 게이트 산화막 두께를 증가시킴으로써 이 부위에서의 낮은 문턱전압과 기생 문턱전압이 형성되는 것을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 소자 분리막이 형성된 기판을 제공하는 단계;상기 소자 분리막을 포함하는 전체 구조 상부에 핀 마스크를 형성하는 단계;상기 핀 마스크를 이용한 핀 식각공정을 실시하여 새들형 핀을 형성하는 단계;상기 핀 마스크를 이용한 이온주입공정을 실시하여 노출되는 상기 새들형 핀에 산화속도를 증가시키는 원소를 주입하는 단계;상기 핀 마스크를 제거한 후 산화공정을 실시하여 상기 새들형 핀의 상부에 게이트 산화막을 형성하는 단계; 및상기 새들형 핀을 덮도록 게이트를 형성하는 단계를 포함하는 새들형 핀 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 원소는 O2, Si, Ge 및 Ar 중 선택된 어느 하나의 원소인 새들형 핀 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 Si의 소스 가스로는 SiH4 또는 SiF4가 사용되는 새들형 핀 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 Ge의 소스 가스로는 GeH4 또는 GeF4가 사용되는 새들형 핀 트랜지스터 제조방법.
- 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,상기 이온주입공정은 1~2KeV 범위의 이온주입에너지에서 1E10~5E14atoms/cm2로의 도즈량으로 실시하는 새들형 핀 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133962A KR100753103B1 (ko) | 2005-12-29 | 2005-12-29 | 새들형 핀 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133962A KR100753103B1 (ko) | 2005-12-29 | 2005-12-29 | 새들형 핀 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070070932A true KR20070070932A (ko) | 2007-07-04 |
| KR100753103B1 KR100753103B1 (ko) | 2007-08-29 |
Family
ID=38506149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050133962A KR100753103B1 (ko) | 2005-12-29 | 2005-12-29 | 새들형 핀 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100753103B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8012834B2 (en) | 2008-05-30 | 2011-09-06 | Hynix Semiconductor Inc. | Method of fabricating semiconductor apparatus having saddle-fin transistor and semiconductor apparatus fabricated thereby |
| WO2016204737A1 (en) * | 2015-06-16 | 2016-12-22 | Intel Corporation | A transistor with a subfin layer |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100395509B1 (ko) * | 2001-11-28 | 2003-08-25 | 주식회사 하이닉스반도체 | 반도체장치의 제조 방법 |
| KR20030089629A (ko) * | 2002-05-16 | 2003-11-22 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
-
2005
- 2005-12-29 KR KR1020050133962A patent/KR100753103B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8012834B2 (en) | 2008-05-30 | 2011-09-06 | Hynix Semiconductor Inc. | Method of fabricating semiconductor apparatus having saddle-fin transistor and semiconductor apparatus fabricated thereby |
| US8389364B2 (en) | 2008-05-30 | 2013-03-05 | Hynix Semiconductor Inc. | Method of fabricating a transistor |
| WO2016204737A1 (en) * | 2015-06-16 | 2016-12-22 | Intel Corporation | A transistor with a subfin layer |
| US10347767B2 (en) | 2015-06-16 | 2019-07-09 | Intel Corporation | Transistor with a subfin layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100753103B1 (ko) | 2007-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9755067B2 (en) | Semiconductor device and fabrication method thereof | |
| CN103872132B (zh) | 金属氧化物半导体(mos)晶体管及其制作方法 | |
| US20070173007A1 (en) | Semiconductor device and method for fabricating the same | |
| US7799641B2 (en) | Method for forming a semiconductor device having recess channel | |
| US7575964B2 (en) | Semiconductor device employing buried insulating layer and method of fabricating the same | |
| KR20060070705A (ko) | 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법 | |
| KR101024734B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100753103B1 (ko) | 새들형 핀 트랜지스터 제조방법 | |
| KR20090039203A (ko) | 반도체 소자의 제조 방법 | |
| KR100753125B1 (ko) | 새들형 핀 트랜지스터 제조방법 | |
| KR20070001456A (ko) | 새들형 트랜지스터의 제조방법 | |
| US8349677B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR20070070922A (ko) | 새들형 핀 트랜지스터 제조방법 | |
| KR100950576B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
| KR100753051B1 (ko) | 새들형 핀 트랜지스터 제조방법 | |
| KR100835471B1 (ko) | 반도체소자의 제조방법 | |
| KR20090089213A (ko) | 반도체 소자의 형성 방법 | |
| KR101076810B1 (ko) | 반도체 소자의 제조 방법 | |
| CN117995883A (zh) | 半导体结构及其制备方法 | |
| KR20060000552A (ko) | 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법 | |
| KR100745900B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| CN115842051A (zh) | 一种半导体器件及其制造方法 | |
| KR20090098290A (ko) | 새들 핀 트랜지스터 및 그 제조 방법 | |
| KR100709567B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100876833B1 (ko) | 반도체 소자 및 그의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |