KR20030089629A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판의 활성영역 가장자리에 게이트절연막을 부분적으로 두껍게 형성하여 게이트전극과 드레인영역이 중첩되는 영역에서 발생하는 전류인 GIDL(gate induced drain leakage)을 감소시킴으로써 저장전극의 데이터 유지 시간(data retention time)을 증가시켜 디램(dynamic random access memory, DRAM)의 리프레쉬(refresh) 특성을 향상시키고, 그로 인하여 소자의 동작 속도 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 활성영역의 가장자리에 게이트절연막을 부분적으로 두껍게 형성하여 GIDL을 감소시켜 디램의 리프레쉬 특성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
MOSFET(Metal-Oxide-Semiconductor field effect transistor)의 누설전류(leakage current)를 유발시키는 원인 중 하나인 GIDL(Gate Induced Drain Leakage)은 게이트전극과 드레인영역이 중첩(overlap)되는 영역에서 발생한다.
상기 GIDL은 얇은 게이트절연막을 사용한 소자에서 문턱전압(breakdown voltage) 이전에서 드레인영역과 반도체기판 간에 누설전류가 발생되는 것이다.
이는 게이트전극과 드레인영역 사이의 필드(field)에 의해 드레인영역 부위가 깊게 공핍(deep depletion)되면서 에너지 밴드(energy band)가 급격하게 휘고, 전자의 에너지 밴드간의 터널링(tunneling)에 의해 드레인영역을 빠져나간 후 강한 이온화(impact ionization)에 의한 EHP(electron hole pair)를 생성시켜 전자(electron)는 드레인영역에, 홀(hole)은 반도체기판으로 빠져나가 누설전류가 발생하는 것이다.
상기 GIDL을 방지하기 위해서는 게이트절연막을 두껍게 형성하는 방법이 있으나, 게이트절연막을 두껍게 형성하면 셀 및 주변회로에 형성되는 소자들의 특성이 모두 변경된다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명한다.
도 1a 는 종래기술에 따른 반도체소자의 레이아웃도이고, 도 1b 는 도 1a 의 선A-A'에 따른 단면도로서, 셀영역을 도시한다.
먼저, 반도체기판(11)에 활성영역(12)을 정의하는 소자분리절연막(13)을 형성한다. 이때, 상기 소자분리절연막(13)은 로코스 또는 트렌치를 이용한 소자분리방법으로 형성할 수 있다.
다음, 전체표면 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 게이트절연막은 산화막으로 형성된 것이고, 상기 마스크절연막은 질화막으로 형성된 것이다.
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 마스크절연막패턴(19), 게이트전극(17) 및 게이트절연막패턴(15)을 형성한다.
다음, 상기 게이트전극(17) 양측 반도체기판(11)에 저농도의 불순물을 이온주입하여 소오스/드레인영역(20)을 형성한다.
그 다음, 상기 마스크절연막패턴(19), 게이트전극(17) 및 게이트절연막패턴(15)의 측벽에 절연막 스페이서(21)를 형성한다. 이때, 상기 절연막 스페이서(21)는 질화막으로 형성된 것이다.
다음, 상기 반도체기판(11)의 소오스/드레인영역(20)에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 랜딩플러그(23)를 형성한다. 이때, 상기 랜딩플러그(23)는 다결정실리콘층으로 형성된 것이다.
그 다음, 전체표면 상부에 제1층간절연막(25)을 형성한다. 이때, 상기 제1층간절연막(25)은 산화막계열의 박막으로 형성된 것이다.
다음, 상기 랜딩플러그(23) 중에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀(도시안됨)을 형성한다.
그 다음, 상기 비트라인 콘택홀을 통하여 상기 랜딩플러그(23)에 접속되는 비트라인(26)을 형성한다.
다음, 전체표면 상부에 제2층간절연막(27)을 형성한다. 이때, 상기 제2층간절연막(27)은 산화막 계열의 박막으로 형성된 것이다.
그 다음, 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막(27)을 식각하여 상기 랜딩플러그(23)를 노출시키는 저장전극 콘택홀(도시안됨)을 형성한다.
다음, 상기 저장전극 콘택홀을 통하여 상기 랜딩플러그(23)에 접속되는 저장전극(29)을 형성한다. (도 1a 및 도 1b 참조)
그 후, 유전체막(도시안됨) 및 플레이트전극(도시안됨)을 형성하여 캐패시터를 완성한다.
그러나, 상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 게이트전극과 드레인영역이 중첩되는 부분에서 발생하는 GIDL은 디램의 데이터 유지 시간을 감소시켜 리프레쉬 특성을 열화시킨다. 즉, 드레인영역에 접속되는 저장전극에 '하이'의 정보가 저장되어 있고, 게이트전극에 '로우'의 정보가 저장되어 있는 경우도 1b 의 ⓚ부분에 누설전류가 발생하여 저장전극에 저장되어 있는 전하가 빠져나감으로써 데이터 유지 시간이 감소되고, 그로 인하여 디램의 리프레쉬 특성을 열화시켜 소자 동작 속도를 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 반도체기판의 활성영역 가장자리에 부분적으로 게이트절연막을 두껍게 형성하여 GIDL을 감소시키고, 그로 인해 셀의 데이터 유지시간을 증가시킴으로써 디램의 리프레쉬 특성을 향상시키고, 그에 따른 소자의 동작 속도 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 는 종래기술에 따른 반도체소자의 레이아웃도.
도 1b 는 도 1a 의 선A-A'에 따른 단면도.
도 2 는 본 발명에 따른 반도체소자의 레이아웃도.
도 3a 내지 도 3f 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
도 4 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31, 61 : 반도체기판12, 32 : 활성영역
13, 33, 63 : 소자분리절연막15, 36, 38 : 게이트절연막패턴
17, 40 : 게이트전극19, 42 : 마스크절연막패턴
20 : 소오스/드레인영역21, 45 : 절연막 스페이서
23, 47 : 랜딩플러그25, 49 : 제1층간절연막
26, 51 : 비트라인27, 53 : 제2층간절연막
29, 55 : 저장전극35, 65 : 감광막패턴
37 : 게이트절연막39 : 게이트전극용 도전층
41 : 마스크절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 활성영역을 정의하는 소자분리절연막을 형성하는 공정과,
상기 활성영역에 부분적으로 불순물을 이온주입한 후 상기 반도체기판 상부에 게이트절연막을 형성하되, 상기 게이트절연막은 상기 활성영역의 가장자리에서 부분적으로 두껍게 형성되도록 하는 공정과,
상기 게이트절연막 상부에 게이트전극용 도전층과 마스크절연막을 형성하는 공정과,
게이트전극 마스크를 이용한 사진식각공정으로 마스크절연막패턴, 게이트전극 및 게이트절연막패턴을 형성하되, 상기 활성영역 가장자리에 두꺼운 게이트절연막패턴을 구비하며 상기 활성영역에 일부 중첩되는 더미게이트전극을 형성하는 공정과,
상기 게이트전극 양측 반도체기판에 저농도의 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정과,
상기 게이트절연막은 상기 활성영역의 가장자리에 불소이온 또는 아르곤이온을 이온주입하여 상기 활성영역 가장자리에서 게이트절연막의 성장속도를 증가시켜 형성된 것과,
상기 이온주입공정은 상기 불소이온 또는 아르곤이온을 1×1013/㎠ ∼ 1×1016/㎠ 의 도즈로 이온주입하여 실시되는 것과,
상기 게이트절연막은 상기 활성영역에서 셀트랜지스터가 형성될 부분에 질소이온을 이온주입하여 게이트절연막의 성장속도를 감소시켜 형성된 것과,
상기 이온주입공정은 질소이온을 1×1013/㎠ ∼ 1×1016/㎠ 의 도즈로 이온주입하여 실시되는 것과,
상기 게이트절연막은 활성영역의 가장자리와 중심부에서 1 ∼ 100Å의 두께 차이를 갖는 것과,
상기 게이트절연막은 습식산화공정, 건식산화 또는 산소이온주입공정에 의해 형성되는 것과,
상기 게이트절연막은 10 ∼ 1000℃의 온도에서 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2 는 본 발명에 따른 반도체소자의 레이아웃도이고, 도 3a 내지 도 3f 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 공정 단면도로서, 서로 연관지어 설명한다. 도 3a 내지 도 3f 는 도 2 의 선B-B'의 단면을 도시한다.
먼저, 반도체기판(31)에 활성영역(32)을 정의하는 소자분리절연막(33)을 형성한다. 이때, 상기 소자분리절연막(33)은 로코스 또는 트렌치를 이용한 소자분리방법으로 형성할 수 있다. (도 3a 참조)
다음, 전체표면 상부에 상기 반도체기판(31)의 활성영역(32)을 노출시키는 감광막패턴(35)을 형성하되, 상기 감광막패턴(35)은 상기 활성영역(32)의 가장자리 일부를 노출시키도록 형성한다.
그 다음, 상기 감광막패턴(35)을 이온주입마스크로 가장자리에 불소이온 또는 아르곤이온을 1×1013/㎠ ∼ 1×1016/㎠ 의 도즈로 이온주입한다. 이는 후속공정으로 실시되는 게이트절연막 형성공정 시 상기 활성영역 가장자리에서 게이트절연막의 성장속도를 증가시키기 위하여 실시되는 것이다. (도 3b 참조)
다음, 상기 감광막패턴(35)을 제거한다.
그 다음, 상기 반도체기판(31) 상부에 게이트절연막(37)을 형성한다. 이때, 상기 게이트절연막(37)은 10 ∼ 1000℃의 온도에서 습식산화공정, 건식산화 또는 산소이온주입공정으로 형성된 것이다.
상기 게이트절연막(37)은 상기 불소 또는 아르곤이 이온주입된 활성영역(32)의 가장자리에서 형성속도가 빠르며, 상기 활성영역(32)의 가장자리에서활성영역(32)의 중심부보다 1 ∼ 100Å 두껍게 형성된다. (도 3c 참조)
다음, 전체표면 상부에 게이트전극용 도전층(39) 및 마스크절연막(41)을 형성한다. 이때, 상기 마스크절연막(41)은 질화막으로 형성된 것이다. (도 3d 참조)
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 마스크절연막(41), 게이트전극용 도전층(39) 및 게이트절연막(37)을 식각하여 다수개의 마스크절연막패턴(42), 게이트전극(40) 및 게이트절연막패턴(36, 38) 적층구조를 형성한다.
이때, 상기 게이트전극(40) 중에서 셀트랜지스터로 사용되는 것은 상기 활성영역(32)에 완전히 중첩되어 형성되고, GIDL을 감소시키기 위해 형성된 더미 게이트전극(40)은 상기 활성영역(32)의 가장자리에 일부 중첩되어 형성된다.
상기 더미 게이트전극(40)은 셀이나 주변회로에 영향을 미치지 않으면서 디램의 GIDL만 감소시키며, 셀트랜지스터로 사용되는 게이트전극(40)에 비하여 두꺼운 게이트절연막패턴(38)을 갖는다. (도 3e 참조)
다음, 상기 게이트전극(40) 양측 반도체기판(31)에 저농도의 불순물을 이온주입하여 소오스/드레인영역(43)을 형성한다.
그 다음, 상기 마스크절연막패턴(41), 게이트전극(40) 및 게이트절연막패턴(36, 38)의 측벽에 절연막 스페이서(45)를 형성한다. 이때, 상기 절연막 스페이서(45)는 질화막으로 형성된 것이다.
다음, 상기 반도체기판(31)의 소오스/드레인영역(43)에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 랜딩플러그(47)를 형성한다. 이때, 상기 랜딩플러그(47)는 다결정실리콘층으로 형성된 것이다.
그 다음, 전체표면 상부에 제1층간절연막(49)을 형성한다. 이때, 상기 제1층간절연막(49)은 산화막계열의 박막으로 형성된 것이다.
다음, 상기 랜딩플러그(47) 중에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀(도시안됨)을 형성한다.
그 다음, 상기 비트라인 콘택홀을 통하여 상기 랜딩플러그(47)에 접속되는 비트라인(51)을 형성한다.
다음, 전체표면 상부에 제2층간절연막(53)을 형성한다. 이때, 상기 제2층간절연막(53)은 산화막 계열의 박막으로 형성된 것이다.
그 다음, 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막(53)을 식각하여 상기 랜딩플러그(47)를 노출시키는 저장전극 콘택홀(도시안됨)을 형성한다.
다음, 상기 저장전극 콘택홀을 통하여 상기 랜딩플러그(47)에 접속되는 저장전극(55)을 형성한다. (도 3f 참조)
그 후, 유전체막(도시안됨) 및 플레이트전극(도시안됨)을 형성하여 캐패시터를 완성한다.
도 4 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 공정 단면도로서, 도 2의 선B-B'의 단면을 나타낸다.
도 3a 까지의 공정을 진행하여 소자분리절연막(63)을 형성하고, 반도체기판(61) 상부에 활성영역을 노출시키는 감광막패턴(65)을 형성하되, 상기감광막패턴(65)은 상기 활성영역의 가장자리를 일부 보호하도록 형성한 후 상기 감광막패턴(35)을 이온주입마스크로 상기 활성영역에 질소이온을 1×1013/㎠ ∼ 1×1016/㎠ 의 도즈로 이온주입한다.
상기 이온주입공정은 상기 활성영역에서 셀트랜지스터가 형성될 부분에 질소이온을 이온주입하여 게이트절연막의 성장속도를 감소시키는 역할을 한다.
상기한 바에 따르면, 본원발명의 제1실시예는 반도체기판의 활성영역 가장자리에 불소이온 또는 아르곤이온을 이온주입하여 게이트절연막이 형성되는 속도를 증가시켜 게이트절연막을 부분적으로 두껍게 형성할 수 있고, 제2실시예는 반도체기판의 활성영역, 즉 셀트랜지스터가 형성될 부분에 질소이온을 이온주입하여 게이트절연막이 형성되는 속도를 감소시켜 게이트절연막을 부분적으로 두껍게 형성할 수 있는 차이점이 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 반도체기판의 활성영역 가장자리에 게이트절연막을 부분적으로 두껍게 형성하여 게이트전극과 드레인영역이 중첩되는 영역에서 발생하는 전류인 GIDL을 감소시킴으로써 저장전극의 데이터 유지 시간을 증가시켜 DRAM의 리프레쉬 특성을 향상시키고, 그로 인하여 소자의 동작 속도 및 신뢰성을 향상시키는 이점이 있다.
Claims (8)
- 반도체기판 상부에 활성영역을 정의하는 소자분리절연막을 형성하는 공정과,상기 활성영역에 부분적으로 불순물을 이온주입한 후 상기 반도체기판 상부에 게이트절연막을 형성하되, 상기 게이트절연막은 상기 활성영역의 가장자리에서 부분적으로 두껍게 형성되도록 하는 공정과,상기 게이트절연막 상부에 게이트전극용 도전층과 마스크절연막을 형성하는 공정과,게이트전극 마스크를 이용한 사진식각공정으로 마스크절연막패턴, 게이트전극 및 게이트절연막패턴을 형성하되, 상기 활성영역 가장자리에 두꺼운 게이트절연막패턴을 구비하며 상기 활성영역에 일부 중첩되는 더미게이트전극을 형성하는 공정과,상기 게이트전극 양측 반도체기판에 저농도의 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 게이트절연막은 상기 활성영역의 가장자리에 불소이온 또는 아르곤이온을 이온주입하여 상기 활성영역 가장자리에서 게이트절연막의 성장속도를 증가시켜 형성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 이온주입공정은 상기 불소이온 또는 아르곤이온을 1×1013/㎠ ∼ 1×1016/㎠ 의 도즈로 이온주입하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 게이트절연막은 상기 활성영역에서 셀트랜지스터가 형성될 부분에 질소이온을 이온주입하여 게이트절연막의 성장속도를 감소시켜 형성된 것을 특징으로 하는 반도체소자의 제조방법.
- 제 4 항에 있어서,상기 이온주입공정은 질소이온을 1×1013/㎠ ∼ 1×1016/㎠ 의 도즈로 이온주입하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 게이트절연막은 활성영역의 가장자리와 중심부에서 1 ∼ 100Å의 두께 차이를 갖는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 게이트절연막은 습식산화공정, 건식산화 또는 산소이온주입공정에 의해 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 게이트절연막은 10 ∼ 1000℃의 온도에서 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020027090A KR20030089629A (ko) | 2002-05-16 | 2002-05-16 | 반도체소자의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020020027090A KR20030089629A (ko) | 2002-05-16 | 2002-05-16 | 반도체소자의 제조방법 |
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|---|---|
| KR20030089629A true KR20030089629A (ko) | 2003-11-22 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100574176B1 (ko) * | 2004-08-20 | 2006-04-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 이중 게이트 산화막 형성 방법 |
| KR100753103B1 (ko) * | 2005-12-29 | 2007-08-29 | 주식회사 하이닉스반도체 | 새들형 핀 트랜지스터 제조방법 |
-
2002
- 2002-05-16 KR KR1020020027090A patent/KR20030089629A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100574176B1 (ko) * | 2004-08-20 | 2006-04-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 이중 게이트 산화막 형성 방법 |
| KR100753103B1 (ko) * | 2005-12-29 | 2007-08-29 | 주식회사 하이닉스반도체 | 새들형 핀 트랜지스터 제조방법 |
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