KR20060007756A - 트랜지스터 및 그의 제조 방법 - Google Patents

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KR20060007756A
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박승표
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주식회사 하이닉스반도체
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Abstract

본 발명은 게이트 채널의 프로파일을 라운딩지게 함으로써, 게이트 채널의 프로파일에 따른 전계집중현상을 최소화하여 디램 셀의 리프레쉬 특성을 개선하는 트랜지스터 및 그의 제조 방법에 관한 것이다.
본 발명에 따른 트랜지스터는 소자 분리막에 의해 활성 영역과 소자 분리 영역으로 정의된 실리콘 기판과, 활성 영역 중 게이트 형성 영역에 해당하는 실리콘 기판에 소정 깊이를 가지고 형성되어 있으며, 바닥면이 라운딩되어 있는 게이트용 트렌치와, 게이트용 트렌치의 바닥면에 형성되어 있는 게이트 산화막, 게이트 산화막 위에 형성되어 있으며, 측벽에 전극 스페이서를 가지는 게이트 전극 및 게이트 전극 위에 형성되어 있는 하드 마스크를 포함하여 이루어진다.
트랜지스터, 라운딩, 채널, 전계집중현상

Description

트랜지스터 및 그의 제조 방법{Transistor and forming method thereof}
도 1은 일반적인 트랜지스터의 레이아웃도이다.
도 2는 종래 트랜지스터 제조 방법에 의해 제조된 트랜지스터의 구조를 나타낸 단면도로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 트랜지스터의 구조를 나타낸 단면도로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 트랜지스터 제조 방법을 설명하기 위해 순차적으로 나타낸 도면들로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 110 : 소자 분리막
130 : 랜딩 플러그 140 : 소오스/드레인 정션
160 : 게이트 161 : 게이트 산화막
164 : 게이트 전극 165 : 전극 스페이서
168 : 하드 마스크 190 : 희생 산화막
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 게이트 채널의 가장자리 프로파일에 따른 전계집중현상을 최소화하여 디램 셀의 리프레쉬 특성을 개선할 수 있는 트랜지스터 및 그의 제조 방법에 관한 것이다.
현재 디램 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 셀 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면, 트랜지스터의 단채널 효과(Short-Channel Effect)를 심화시켜 문턱 전압을 감소시킨다.
이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱 전압이 감소하는 것을 방지하기 위해 채널의 도핑 농도를 증가시켜 원하는 크기의 문턱전압을 얻었다.
그러나, 이러한 채널 도핑 농도의 증가는 채널과 인접하는 정션에서의 전계 집중 현상을 유발하고, 누설 전류를 증가시켜 디램 셀의 리프레쉬 특성을 악화시키는 문제가 있다.
이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술의 문제를 상세히 설명한다.
도 1은 일반적인 셀 트랜지스터의 레이아웃도이고, 도 2는 종래 기술에 따른 셀 트랜지스터의 구조를 나타낸 단면도로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.
도 2에 도시한 바와 같이, 종래 기술에 따른 셀 트랜지스터는 활성 영역과 소자 분리 영역으로 구분하는 소자 분리막(110)이 형성된 실리콘 기판(100) 위에 형성되어 있으며, 게이트 산화막(31)과, 게이트 전극(34) 및 마스크용 질화막(38) 등이 순차 적층되어 있는 구조를 가지는 게이트(30)와, 상기 게이트(30)의 측벽에 형성되어 있는 게이트 스페이서(40) 및 상기 게이트(30)의 양측 하부의 기판(100) 내에 형성되어 있는 소오스/드레인 정션(140)을 포함한다.
그리고, 상기 소오스/드레인 정션(140)은 셀 트랜지스터를 상부의 셀 커패시터와 전기적으로 연결하기 위한 랜딩 플러그 폴리(130)와 접하고 있다.
그러나, 이와 같은 종래의 트랜지스터는 게이트(130) 아래에 위치하는 활성 영역의 기판(100)의 프로파일을 따라 채널 영역(B)을 형성하는 바, 반도체 소자의 고집적화로 인하여 활성 영역의 면적이 점점 감소하게 되면, 채널 영역(B)의 면적 또한 감소한다. 이와 같이, 채널 영역(B)의 면적이 감소하게 되면, 이를 통해 흐르는 전류량이 감소하게 되어 트랜지스터의 구동 능력을 낮추고, 디램 셀의 리프레쉬 특성을 감소시키는 문제가 있다.
또한, 종래의 트랜지스터는 게이트(130) 아래에 위치하는 기판(100)의 평탄한 프로파일을 따라 채널이 형성되는 바, 채널의 가장자리의 프로파일이 "A"와 같이 날카롭게 형성되며, 이에 따라 날카롭게 형성된 채널의 가장자리에 전계집중현상이 유발된다. 전계집중현상은 누설 전류를 발생하고, 이는 디램 셀의 리프레쉬 특성을 더욱 감소시키는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 게이트 채널의 프로파일을 라운딩지게 함으로써, 게이트 채널에 전계집중현상이 발생하는 것을 최소화하여 디램 셀의 리프레쉬 특성을 개선하도록 하는 트랜지스터 및 그의 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해 본 발명은 소자 분리막에 의해 활성 영역과 소자 분리 영역으로 정의된 실리콘 기판과, 상기 활성 영역 중 게이트 형성 영역에 해당하는 실리콘 기판에 소정 깊이를 가지고 형성되어 있으며, 바닥면이 라운딩되어 있는 게이트용 트렌치와, 상기 게이트용 트렌치의 바닥면에 형성되어 있는 게이트 산화막, 상기 게이트 산화막 위에 형성되어 있으며, 측벽에 전극 스페이서를 가지는 게이트 전극 및 상기 게이트 전극 및 전극 스페이서 위에 형성되어 있는 하드 마스크를 포함하는 트랜지스터를 마련한다.
여기서, 상기 실리콘 기판 내에 소정 깊이를 가지고 서로 이웃하는 상기 게이트용 트렌치 사이 및 상기 게이트용 트렌치와 상기 소자 분리막 사이에 형성되어 있는 랜딩 플러그와, 상기 랜딩 플러그 하부에 위치하는 소오스/드레인 정션을 더 포함한다.
또한, 상기 게이트용 트렌치 및 상기 랜딩 플러그는 상기 실리콘 기판의 상부 표면으로부터 상기 소자 분리막의 깊이보다 낮은 깊이를 가지게 형성함으로써, 상기 소자 분리막을 기준으로 서로 이웃하는 활성 영역에 위치하는 게이트 및 랜딩 플러그 등이 서로 단락되는 현상을 방지한다. 즉, 소자 분리막의 기능을 안정적으로 수행하게 한다.
상기한 다른 목적을 달성하기 위해 본 발명은 실리콘 기판에 활성 영역 및 소자 분리영역을 정의하는 소자분리막을 형성하는 단계와, 상기 실리콘 기판의 활성 영역에 복수의 게이트용 트렌치를 형성하는 단계와, 상기 게이트용 트렌치 바닥면에만 산소 이온을 주입하는 단계와, 상기 산소 이온이 주입된 게이트용 트렌치를 산화처리하여 희생 산화막을 형성하는 단계와, 상기 희생 산화막을 제거하는 단계와, 상기 희생 산화막이 제거된 게이트용 트렌치 바닥면에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막이 형성된 게이트용 트렌치 측벽에 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서가 형성된 기판 전면에 게이트 도전막을 증착하는 단계와, 상기 게이트 도전막 및 상기 측벽 스페이서를 선택적 식각하여 게이트용 트렌치 내에 위치하는 전극 스페이서 및 게이트 전극을 형성하는 단계와, 상기 전극 스페이서 및 게이트 전극 위에 하드 마스크를 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 마련한다.
여기서, 상기 하드 마스크를 형성하는 단계 이후에 상기 실리콘 기판의 활성 영역에 소정의 깊이를 가지고 형성되어 있으며, 상기 게이트용 트렌치의 일측에 위치하는 랜딩 플러그를 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 게이트용 트렌치 및 상기 랜딩 플러그는 상기 실리콘 기판의 상부 표면으로부터 상기 소자 분리막의 깊이보다 낮은 깊이를 가지게 형성하는 것이 바람직하다.
즉, 본 발명에 따른 셀 트랜지스터는 게이트 채널의 프로파일을 결정하는 게이트용 트렌치 바닥면의 프로파일이 라운딩지게 형성되어 있어, 트랜지스터 구동 시, 게이트 채널로 전계가 집중하는 전계집중현상을 최소화하고 있으며, 그에 따라 누설 전류 또한 감소시킬 수 있어 디램 셀의 리프레쉬 특성을 개선할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 트랜지스터 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 3을 참고로 하여 본 발명의 실시예에 따른 트랜지스터의 구조를 설명한다.
도 3은 본 발명의 실시예에 따른 트랜지스터의 구조를 나타낸 단면도로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 실리콘 기판(100) 내에 소자 분리막(110)이 위치하여 활성 영역과 소자 분리영역을 정의하고 있다.
그리고, 소자 분리막(100)에 의해 정의된 기판(100)의 활성 영역 중 게이트 형성 영역에 해당하는 영역에는 기판(100)의 표면으로부터 소정 깊이를 가지는 게이트용 트렌치(도시하지 않음)가 형성되어 있다. 이때, 상기 게이트용 트렌치의 바닥면은 중앙 부분이 양측 부분 보다 더 깊은 깊이를 가지며, 즉, 라운딩(rounding)져 있다. 또한, 상기 게이트용 트렌치는 실리콘 기판(100)의 상부 표면으로부터 소자 분리막(110)의 형성 깊이보다 낮은 깊이를 가지고 형성되어 있으며, 이는 상기 소자 분리막을 기준으로 서로 이웃하는 활성 영역에 위치하는 게이트용 트렌치에 형성될 게이트가 서로 단락되는 것을 방지하기 위함이다.
그리고, 상기 게이트용 트렌치 내부에는 게이트(160)가 형성되어 있다. 여기서, 상기 게이트(160)는 게이트용 트렌치의 바닥면에 형성된 게이트 산화막(161)과 그 위에 위치하며, 측벽에 전극 스페이서(165)를 가지는 게이트 전극(164) 및 게이트 전극(164) 위에 위치하는 하드 마스크(168)가 순차 적층되어 이루어져 있다.
한편, 이때, 상기 게이트 산화막(161)은 게이트용 트렌치의 라운딩진 바닥면 위에 형성되어 있는 바, 게이트 산화막(161) 또한 라운딩지게 형성되어 있다. 이에 따라, 본 발명은 게이트 산화막 아래에 위치하는 기판의 표면에 형성되는 게이트 채널의 프로파일 또한 라운딩지게 형성함으로써, 셀 문턱전압을 증가시킬 수 있는 바, 소자 구동 시, 게이트 채널로 전계가 집중되는 전계집중현상을 최소화한다.
그리고, 서로 이웃하는 상기 게이트(160) 사이 및 상기 게이트(160)와 상기 소자 분리막(110) 사이에는 랜딩 플러그(130)가 형성되어 있고, 그 아래에는 소오스/드레인 정션(140)이 위치한다. 이때, 상기 랜딩 플러그(130)는 게이트(160)와 마찬가지로 실리콘 기판(100)의 활성 영역 중 랜딩 플러그 형성 영역 즉, 서로 이웃하는 상기 게이트(160) 사이 및 상기 게이트(160)와 상기 소자 분리막(110) 사이에 해당하는 실리콘 기판(100)의 표면 아래에 소정 깊이를 가지고 형성되며, 실리콘 기판(100)의 상부 표면으로부터 소자 분리막(110)의 형성 깊이보다 낮은 깊이를 가진다.
그러면, 도 4a 내지 도 4g 및 도 3을 참고로 하여 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 보다 상세하게 설명하기로 한다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 셀 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 도면들로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면이다.
우선, 도 4a에 도시한 바와 같이, 소자 분리막(110)을 형성하여 실리콘 기판(100)을 활성 영역과 소자 분리 영역으로 구분한다.
그리고, 상기 실리콘 기판(100)의 활성 영역 위에 게이트 형성 영역을 정의하는 감광막 패턴(170)을 형성한 다음, 이를 식각 마스크로 실리콘 기판(100)을 소자 분리막(110)의 깊이 보다 낮은 깊이 만큼, 예를 들어 2000~5000?? 깊이만큼 식각하여 게이트용 트렌치(173)를 형성하고, 기판(100)에 웰 형성용 이온 등의 각종 이온 주입 공정을 진행한다.
이어, 도 4b에 도시한 바와 같이, 상기 감광막 패턴(170)을 이온 주입 마스크로 게이트용 트렌치(173)의 바닥면에 산소(O2) 이온을 주입한 다음, 산소 이온이 주입된 기판(100)을 산화 처리하여 희생 산화막(190)을 형성한다.
한편, 상기 게이트용 트렌치(173)의 바닥면에 주입된 산소 이온은 게이트용 트렌치(173)의 프로파일 특성에 의해 게이트용 트렌치(173)의 측벽 하부 영역보다 게이트용 트렌치(173)의 바닥면 중심 영역에 더 많은 산소 이온이 주입되는 바, 산소 이온이 주입된 기판(100)을 산화 처리하게 되면 산소 이온이 더 많이 주입된 영역이 그 외 영역에 비해 더 많이 산화된다. 즉, 상기 희생 산화막(190)은 게이트용 트렌치(173) 바닥면의 중심 영역에서 그 외 영역에 비해 깊게 형성되는 바, 기판(100)과 접하는 희생 산화막(190)의 바닥면은 라운딩진 프로파일을 가진다.
이어, 상기 희생 산화막(190)을 BOE 등의 산화막 제거 용액을 이용하여 제거한다. 그러면, 상기 희생 산화막(190)이 제거된 게이트용 트렌치(173)의 바닥면 또한 라운딩진 프로파일을 가진다.
그리고, 도 4c에 도시한 바와 같이, 상기 라운딩진 프로파일을 가지는 게이트용 트렌치(173)가 형성된 기판(100) 전면에 산화막(도시하지 않음)을 약 50?? 정도 증착한 다음, 감광막을 이용한 식각 공정을 진행하여 게이트용 트렌치(173)의 바닥면에 위치하는 산화막을 제외한 나머지 영역에 형성된 산화막을 제거하여 게이트 산화막(161)을 형성한다.
그 다음, 도 4d에 도시한 바와 같이, 상기 게이트 산화막(161)이 형성된 기 판(100) 전면에 질화막(도시하지 않음)을 형성한 후, 이를 에치백하여 게이트용 트렌치(173)의 측벽에만 잔류시켜 측벽 스페이서(162)를 형성한 다음, 기판(100) 전면에 게이트 도전막(163)을 증착한다.
그리고, 상기 게이트 도전막(163)이 형성된 게이트용 트렌치(173)에 감광물(174)을 도포한 다음, 도 4e에 도시한 바와 같이 감광물(174)을 이용하여 측벽 스페이서(162) 및 게이트 도전막(163)의 일부분을 식각하면, 게이트 산화막(161) 위에 전극 스페이서(165)를 가지는 게이트 전극(164)이 형성된다. 이때, 전극 스페이서(165)는 측벽 스페이서(162)로 이루어지고, 게이트 전극(164)의 측벽에 위치한다.
이어, 도 4f에 도시한 바와 같이, 상기 전극 스페이서(165)를 가지는 게이트 전극(164) 위에 질화물로 이루어진 하드 마스크(168)를 형성하여 게이트(160)를 형성한다.
그리고, 도 4g에 도시한 바와 같이, 상기 게이트(160)가 형성된 기판(100) 위에 랜딩 플러그 형성 영역을 정의하는 제2 감광막 패턴(178)을 형성한 다음, 이를 식각 마스크로 실리콘 기판(100)을 소정 깊이 식각하여 랜딩 플러그용 트렌치(180)를 형성한다. 이때, 랜딩 플러그용 트렌치(180) 또한, 상기 게이트용 트렌치(173)와 마찬가지로 소자 분리막(110)의 깊이 보다 깊지 않는 깊이를 가지도록 형성하는 것이 바람직하다.
그리고, 상기 제2 감광막 패턴(178)을 마스크로 랜딩 플러그용 트렌치(180) 하부의 기판(100) 표면에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 정 션(140)을 형성한 다음, 상기 랜딩 플러그용 트렌치(180)를 도전물 예를 들어, 도핑된 폴리로 매립하여 랜딩 플러그(130)를 형성한다(도 3 참조).
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 게이트 채널의 프로파일을 라운딩지게 함으로써, 종래 게이트 채널의 양측 모서리가 날카롭게 형성된 프로파일에 따라 발생하던 전계집중현상을 최소화하여 누설 전류의 발생을 감소시킬 수 있다.
따라서, 본 발명은 누설 전류의 감소로 인해 전류량이 확보되는 바, 트랜지스터의 구동 속도를 빠르게 할 수 있어 디램 셀의 리프레쉬 특성을 개선한다.

Claims (6)

  1. 소자 분리막에 의해 활성 영역과 소자 분리 영역으로 정의된 실리콘 기판과,
    상기 활성 영역 중 게이트 형성 영역에 해당하는 실리콘 기판에 소정 깊이를 가지고 형성되어 있으며, 바닥면이 라운딩되어 있는 게이트용 트렌치와,
    상기 게이트용 트렌치의 바닥면에 형성되어 있는 게이트 산화막,
    상기 게이트 산화막 위에 형성되어 있으며, 측벽에 전극 스페이서를 가지는 게이트 전극 및
    상기 게이트 전극 및 전극 스페이서 위에 형성되어 있는 하드 마스크를 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 실리콘 기판 내에 소정 깊이를 가지고 서로 이웃하는 상기 게이트용 트렌치 사이 및 상기 게이트용 트렌치와 상기 소자 분리막 사이에 형성되어 있는 랜딩 플러그와, 상기 랜딩 플러그 하부에 위치하는 소오스/드레인 정션을 더 포함하는 트랜지스터.
  3. 제1항에 있어서,
    상기 게이트용 트렌치 및 상기 랜딩 플러그는 상기 실리콘 기판의 상부 표면으로부터 상기 소자 분리막의 깊이보다 낮은 깊이를 가지는 트랜지스터.
  4. 실리콘 기판에 활성 영역 및 소자 분리영역을 정의하는 소자분리막을 형성하는 단계와,
    상기 실리콘 기판의 활성 영역에 복수의 게이트용 트렌치를 형성하는 단계와,
    상기 게이트용 트렌치 바닥면에만 산소 이온을 주입하는 단계와,
    상기 산소 이온이 주입된 게이트용 트렌치를 산화처리하여 희생 산화막을 형성하는 단계와,
    상기 희생 산화막을 제거하는 단계와,
    상기 희생 산화막이 제거된 게이트용 트렌치 바닥면에 게이트 산화막을 형성하는 단계와,
    상기 게이트 산화막이 형성된 게이트용 트렌치 측벽에 측벽 스페이서를 형성하는 단계와,
    상기 측벽 스페이서가 형성된 기판 전면에 게이트 도전막을 증착하는 단계와,
    상기 게이트 도전막 및 상기 측벽 스페이서를 선택적 식각하여 게이트용 트렌치 내에 위치하는 전극 스페이서 및 게이트 전극을 형성하는 단계와,
    상기 전극 스페이서 및 게이트 전극 위에 하드 마스크를 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
  5. 제4항에 있어서,
    상기 하드 마스크를 형성하는 단계 이후에 상기 실리콘 기판의 활성 영역에 소정의 깊이를 가지고 형성되어 있으며, 상기 게이트용 트렌치의 일측에 위치하는 랜딩 플러그를 형성하는 단계를 더 포함하는 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 게이트용 트렌치 및 상기 랜딩 플러그는 상기 실리콘 기판의 상부 표면으로부터 상기 소자 분리막의 깊이보다 낮은 깊이를 가지게 형성하는 트랜지스터의 제조 방법.
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KR101270643B1 (ko) * 2012-07-20 2013-06-03 서울대학교산학협력단 터널링 전계 효과 트랜지스터 및 그 제조 방법

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