KR20070027955A - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명은, 반도체기판 상에 제1게이트절연막, 제1도전막 및 하드마스크막을 형성하는 단계와, 상기 하드마스크막, 제1도전막 및 제1게이트절연막을 식각하여 도전성 적층패턴을 형성하는 단계와, 상기 도전성 적층패턴을 식각장벽으로 이용해서 그 양측의 기판 부분을 리세스하여 홈을 형성하는 단계와, 상기 홈 표면에 제2게이트절연막을 형성하는 단계와, 상기 기판 결과물 상에 일정한 두께로 제2도전막을 증착하는 단게와, 상기 식각된 하드마스크막 상에 형성된 제2도전막 부분을 선택적으로 제거하는 단계와, 상기 잔류된 제2도전막을 이방성 식각하여 제1도전막을 포함한 홈의 측면 상에 도전 스페이서를 형성함과 아울러, 상기 도전 스페이서와 도전성 적층패턴으로 구성되는 게이트를 형성하는 단계와, 상기 게이트 양측 기판 표면 내에 소오스/드레인 영역을 형성하는 단계를 포함한다.
Description
도 1 및 도 2는 종래 기술에 따라 제조한 반도체 소자를 도시한 단면도.
도 3 및 도 4는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
500 : 반도체기판 501 : 소자분리막
502a : 제1게이트절연막 502b : 산화막(제2게이트절연막)
503a : 제1폴리실리콘막 503b : 텅스텐실리사이드막
503c : 제2폴리실리콘막 503d : 도전 스페이서
504 : 하드마스크막 510a : 도전성 적층패턴
510 : 게이트 520 : 게이트 스페이서
530a : 제1감광막 530b : 제2감광막
550 : 소오스/드레인 영역 R : 홈
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 게이트 오정렬로 인한 소자의 특성 열화를 방지할 수 있고, 아울러 채널의 유효길이를 증가시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 100nm급 이하로 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이다. 또한, 반도체기판의 도핑 농도 증가에 따른 전계(Electric field) 증가로 접합 누설전류가 증가하여 기존의 플래너(planer) 채널 구조를 갖는 트랜지스터의 구조로는 디램(DRAM)의 리프레쉬 특성을 향상시키는데 그 한계점에 이르렀다. 이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 연구가 진행되고 있다.
이러한 노력의 일환으로, 최근 리세스 게이트(recess gate)를 갖는 트랜지스터 구조와 계단형 게이트(step gate)를 갖는 트랜지스터 구조가 제안되었다.
이하에서는, 도 1과 도 2를 참조하여, 상기 리세스 게이트를 갖는 트랜지스터 및 계단형 게이트를 갖는 트랜지스터의 구조를 간략히 설명하도록 한다.
일반적으로, 상기 리세스 게이트를 갖는 트랜지스터는, 도 1에 도시된 바와 같이, 기판(100) 활성영역의 게이트 형성 영역을 리세스하여 홈(R)을 형성하고, 상기 홈(R) 부분에 게이트(110)를 형성시킨 후, 상기 게이트(110) 양측 기판(100) 표면에 소오스/드레인 영역(150)을 형성시킨 구조를 갖는다.
도 1에서, 미설명된 도면부호 102는 게이트절연막을, 103은 게이트도전막을, 104는 게이트 하드마스크막을, 그리고, 120은 스페이서를 각각 나타낸다.
그리고, 상기 계단형 게이트를 갖는 트랜지스터는, 도 2에 도시된 바와 같이, 기판(200) 활성영역의 길이방향에 따른 양측부 일부 두께를 식각하여 활성영역을 단차지도록 만들고, 상기 단차진 활성영역의 단차부에 비대칭 단차 구조를 갖도록 계단형 게이트(210)를 형성한 후, 상기 게이트(210) 양측 기판(200) 표면에 소오스/드레인 영역(250)을 형성시킨 구조를 갖는다.
도 2에서, 미설명된 도면부호 202는 게이트절연막을, 203은 게이트도전막을, 204는 게이트 하드마스크막을, 그리고, 220은 스페이서를 각각 나타낸다.
상기한 바와 같이 리세스 게이트 또는 계단형 게이트를 갖는 트랜지스터를 제조하면, 채널의 유효 길이가 증가하므로 단채널효과를 억제할 수 있고, 종래 보다 낮은 문턱전압 이온주입 도우즈로도 원하는 수준의 문턱전압을 얻을 수 있는, 이른바 문턱전압 마진 개선 효과를 얻을 수 있다. 그러므로, 모스펫 소자에 걸리는 전계를 낮출 수 있어서 데이터를 갱신하는 리프레쉬 시간을 기존의 평면형 셀 구조에 비해 크게 증가시킬 수 있다.
그러나, 전술한 종래의 리세스 게이트 또는 계단형 게이트를 갖는 트랜지스터 형성 기술에서는, 기판의 활성영역의 소정 부분을 일부 두께 식각한 후, 식각된 활성영역 상에 게이트를 형성하기 때문에, 게이트가 소망하는 위치에서 벗어나는 게이트 오정렬(miss-align)에 의한 소자 특성의 열화 현상이 유발되기 쉽다는 문제점이 있다.
도 3과 도 4는 각각 리세스 게이트와 계단형 게이트가 오정렬된 경우의 트랜지스터를 도시한 단면도로서, 이를 참조하여, 종래 기술의 문제점을 보다 자세하게 설명하도록 한다.
도 3 및 도 4에 도시된 바와 같이, 게이트(110, 210)가 오정렬된 경우 게이트(110, 120) 양측 기판 내에 형성되는 소오스/드레인 영역(150, 250) 또한 소망하는 위치에서 벗어나게 되고, 이에 따라, 문턱전압 변동폭이 증가하여 소자 특성의 균일성(uniformity)이 열화되는 문제가 발생한다.
특히, 계단형 게이트를 갖는 트랜지스터의 경우에는, 게이트 오정렬이 발생했을 때, 하나의 활성영역 상에 존재하는 두 개의 게이트(250)가 비대칭 단차 구조를 갖는 것과 관련하여 트랜지스터간 특성 변동폭이 기존의 평면형 셀에서 보다 2배 이상 크게 발생하게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 게이트 오정렬로 인한 소자의 특성 열화를 방지할 수 있고, 아울러 채널의 유효 길이를 증가시킬 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는, 게이트 형성 영역이 돌출되게 그 양측이 리세스된 반도체기판; 상기 돌출된 게이트 형성 영역 상에 형성된 도전성 적층패턴과 상기 도전성 적층패턴의 측면을 포함한 돌출된 기판 부분의 측면 상에 형성된 도전 스페이서로 구성되는 게이트; 및 상기 게이트 양 측의 리세스된 기판 저면의 표면 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 한다.
여기서, 상기 도전성 적층패턴은 제1산화막, 폴리실리콘막, 금속실리사이드막 및 하드마스크막으로 이루어진 적층패턴이다.
한편, 상기 도전 스페이서는 폴리실리콘막으로 이루어진다.
그리고, 상기 본 발명의 반도체 소자는 상기 돌출된 기판 부분의 측면과 도전 스페이서 사이에 형성된 제2산화막을 더 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체기판 상에 제1게이트절연막, 제1도전막 및 하드마스크막을 형성하는 단계; 상기 하드마스크막, 제1도전막 및 제1게이트절연막을 식각하여 도전성 적층패턴을 형성하는 단계; 상기 도전성 적층패턴을 식각장벽으로 이용해서 그 양측의 기판 부분을 리세스하여 홈을 형성하는 단계; 상기 홈 표면에 제2게이트절연막을 형성하는 단계; 상기 기판 결과물 상에 일정한 두께로 제2도전막을 증착하는 단게; 상기 식각된 하드마스크막 상에 형성된 제2도전막 부분을 선택적으로 제거하는 단계; 상기 잔류된 제2도전막을 이방성 식각하여 제1도전막을 포함한 홈의 측면 상에 도전 스페이서를 형성함과 아울러, 상기 도전 스페이서와 도전성 적층패턴으로 구성되는 게이트를 형성하는 단계; 및 상기 게이트 양측 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함한다.
여기서, 상기 제1도전막은 폴리실리콘막과 금속실리사이드막의 적층막이며, 상기 금속실리사이드막은 텅스텐실리사이드막이다.
상기 홈은 400∼500Å 깊이로 형성한다.
상기 홈 표면에 제2게이트절연막을 형성하는 단계는, 상기 홈 표면에 산화막이 형성되도록 기판 결과물을 열처리하는 단계; 상기 산화막이 형성된 홈을 매립하도록 제1게이트절연막 높이까지 감광막을 증착하는 단계; 상기 열처리시 제1도전막 표면에 형성된 산화막 부분을 제거하는 단계; 및 상기 감광막을 제거하는 단계;를 포함한다.
상기 도전 스페이서는 폴리실리콘막으로 형성한다.
상기 하드마스크막 상에 형성된 제2도전막 부분을 제거하는 단계는, 상기 제2도전막이 형성된 홈을 매립하도록 제1도전막 높이까지 감광막을 증착하는 단계; 상기 하드마스크막 상에 형성된 제2도전막 부분을 제거하는 단계; 및 상기 감광막을 제거하는 단계;를 포함한다.
상기 도전 스페이서는 제1도전막 측벽을 모두 가리도록 형성하거나 또는 제1도전막 측벽의 상부 일부가 노출되도록 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 5a를 참조하면, 소자분리막(501)이 구비된 반도체기판(500)의 표면에 열산화 공정에 의한 산화막 재질의 제1게이트절연막(502a)을 형성한다. 그런다음, 상 기 제1게이트절연막(502a) 상에 제1폴리실리콘막(503a), 텅스텐실리사이드막(503b) 및 하드마스크막(504)을 차례로 형성한다.
다음으로, 상기 막들(504, 503b, 503a, 502a)을 식각하여 소망하는 게이트 폭 보다 200Å정도 좁은 폭을 갖는 도전성 적층패턴(510a)을 형성한다. 상기 도전성 적층패턴(510a)에서 제1폴리실리콘막(503a)과 텅스텐실리사이드막(503b)의 적층막은, 본 발명에서 형성할 게이트의 제1도전막이며, 상기 텅스텐실리사이드막(503b)은 게이트의 저저항 구현을 위해 형성하는 금속계막으로서 텅스텐실리사이드막 대신에 다른 금속실리사이드막을 사용할 수도 있다.
도 5b를 참조하면, 상기 도전성 적층패턴(510a)을 식각장벽으로 이용해서 그 양측의 기판(500) 부분을 리세스하여 400∼500Å 깊이의 홈(R)을 형성한다.
그런다음, 상기 기판 결과물을 열처리하여 홈(R) 표면에 제2게이트절연막으로서 산화막(502b)을 형성시킨다. 상기 열처리시 제1폴리실리콘막(503a)과 텅스텐실리사이드막(503b)의 측벽에도 산화막(502b)이 형성된다.
도 5c를 참조하면, 상기 홈(R)을 매립하도록 제1게이트절연막(502a) 높이까지 제1감광막(530a)으로 형성한 후, 산화막 제거용 세정액을 이용해서 제1폴리실리콘막(503a) 측벽의 산화막(502b)과 텅스텐실리사이드막(503b) 측벽의 산화막(502b)을 선택적으로 제거한다.
도 5d를 참조하면, 제1감광막(530a)을 제거한 상태에서, 상기 기판 결과물 전면 상에 일정한 두께로 제2폴리실리콘막(503c)를 증착한다. 다음으로, 상기 제2폴리실리콘막(503c) 상에 홈(R)을 매립하도록 제2감광막(530b)을 텅스텐실리사이드 막(503b) 높이까지 형성한다.
도 5e를 참조하면, 상기 제2감광막(530b)을 식각장벽으로 이용해서 상기 하드마스크막(504) 표면에 형성된 제2폴리실리콘막(503c) 부분을 선택적으로 제거한 후, 상기 제2감광막(530b)을 제거한다.
여기서, 상기와 같이 하드마스크막(504) 표면에 형성된 제2폴리실리콘막(503c) 부분을 제거하는 이유는 차후 형성될 게이트들 사이의 랜딩플러그와 콘택되는 콘택플러그를 형성하는 공정에서 상기 콘택플러그와 제2폴리실리콘막(503c)간의 전기적 쇼트(short)를 방지하고, 콘택 형성 공정의 마진을 확보하기 위함이다.
다음으로, 상기 잔류된 제2폴리실리콘막(503c)을 에치-백(etch-back) 방식으로 이방성 식각하여 제1도전막(503a, 503b) 부분과 홈(R)의 측면 상에 도전 스페이서(503d)를 형성함과 아울러 상기 도전 스페이서(503d)와 도전성 적층패턴(510a)으로 구성되는 게이트(510)를 형성한다. 이때, 홈(R) 저면의 기판(500) 표면이 노출된다.
다음으로, 상기 게이트(510) 양측벽에 산화막과 질화막의 적층막으로 구성된 게이트 스페이서(520)를 형성하고, 상기 게이트 스페이서(520)를 포함한 게이트(510) 양측의 기판(500) 내에 불순물 이온주입하여 소오스/드레인 영역(550)을 형성한다.
이상에서 설명한 바와 같이, 본 발명에서는 게이트 형태의 도전성 적층패턴(510a)을 형성한 후, 상기 도전성 적층패턴(510a)을 식각장벽으로 이용해서 기판을 리세스하여 홈(R)을 형성하고나서, 상기 홈(R)의 측벽과 도전성 적층패턴(510a) 측 벽에 도전 스페이서(503d)를 형성하여 최종적으로 볼록 구조의 채널을 갖는 반도체 소자를 제조한다.
즉, 게이트 형성 영역이 돌출되게 그 양측이 리세스된 반도체기판과, 상기 돌출된 게이트 형성 영역 상에 형성된 도전성 적층패턴과, 상기 도전성 적층패턴의 측면을 포함한 돌출된 기판 부분의 측면 상에 형성된 도전 스페이서와, 상기 리세스된 기판 저면의 표면 내에 형성된 소오스/드레인 영역으로 구성된 반도체 소자를 구현한다.
이 경우, 도전성 적층패턴(510a)을 형성한 후, 상기 도전성 적층패턴(510a)을 식각장벽으로 이용해서 기판(500)을 리세스하기 때문에, 리세스된 기판 부분과 게이트(510)의 오정렬 현상 및 소오스/드레인 영역(550)의 오정렬 현상이 방지되고, 이에 따라, 게이트 오정렬에 기인하는 소자 특성 열화 및 수율 저하를 방지할 수 있다.
아울러, 본 발명은 볼록 구조의 채널을 갖는 반도체 소자를 형성하므로, 종래의 평면형 셀 구조에 비해 채널의 유효 길이가 증가되어 단채널효과를 억제시킬 수 있고, 문턱전압 마진 및 리프레쉬 특성을 개선할 수 있다.
한편, 전술한 본 발명의 실시예에서는, 제2폴리실리콘막(503c) 증착 후, 하드마스크막(504) 표면에 형성된 제2폴리실리콘막(503c) 부분을 제거하여, 도 5e에 도시된 바와 같은 반도체 소자를 제조하였지만, 이같은 제2폴리실리콘막(503c)의 선택적 제거 공정을 일부 변경하여, 상기 하드마스크막(504) 표면 및 텅스텐실리사이드막(503b) 측벽에 형성된 제2폴리실리콘막(503c) 부분을 제거하여, 도 6에 도시 된 바와 같은 반도체 소자를 제조할 수도 있다.
이후, 도시하지는 않았지만, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 도전성 적층패턴을 형성한 후, 상기 도전성 적층패턴을 식각장벽으로 이용하여 기판을 리세스하고나서, 상기 리세스된 기판의 측벽과 도전성 적층패턴 측벽에 도전 스페이서를 형성하여, 도전 스페이서와 도전성 적층패턴으로 구성된 게이트를 형성함과 아울러 볼록 구조의 채널을 갖는 반도체 소자를 제조한다. 이 경우, 리세스된 기판 부분과 게이트간의 오정렬 현상 및 소오스/드레인 영역의 오정렬 현상을 방지할 수 있고, 이에 따라, 게이트 오정렬에 기인하는 소자 특성 열화 및 수율 저하를 방지할 수 있다. 아울러, 종래의 평면형 셀 구조에 비해 채널의 유효 길이가 증가되어 단채널효과를 억제시킬 수 있고, 문턱전압 마진 및 리프레쉬 특성을 개선할 수 있다.
Claims (12)
- 게이트 형성 영역이 돌출되게 그 양측이 리세스된 반도체기판;상기 돌출된 게이트 형성 영역 상에 형성된 도전성 적층패턴과 상기 도전성 적층패턴의 측면을 포함한 돌출된 기판 부분의 측면 상에 형성된 도전 스페이서로 구성되는 게이트; 및상기 게이트 양측의 리세스된 기판 저면의 표면 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 도전성 적층패턴은 제1산화막, 폴리실리콘막, 금속실리사이드막 및 하드마스크막으로 이루어진 적층패턴인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 돌출된 기판 부분의 측면과 도전 스페이서 사이에 형성된 제2산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 도전 스페이서는 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 반도체기판 상에 제1게이트절연막, 제1도전막 및 하드마스크막을 형성하는 단계;상기 하드마스크막, 제1도전막 및 제1게이트절연막을 식각하여 도전성 적층패턴을 형성하는 단계;상기 도전성 적층패턴을 식각장벽으로 이용해서 그 양측의 기판 부분을 리세스하여 홈을 형성하는 단계;상기 홈 표면에 제2게이트절연막을 형성하는 단계;상기 기판 결과물 상에 일정한 두께로 제2도전막을 증착하는 단게;상기 식각된 하드마스크막 상에 형성된 제2도전막 부분을 선택적으로 제거하는 단계;상기 잔류된 제2도전막을 이방성 식각하여 제1도전막을 포함한 홈의 측면 상에 도전 스페이서를 형성함과 아울러, 상기 도전 스페이서와 도전성 적층패턴으로 구성되는 게이트를 형성하는 단계; 및상기 게이트 양측 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 제1도전막은 폴리실리콘막과 금속실리사이드막의 적층막인 것인 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 금속실리사이드막은 텅스텐실리사이드막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 홈은 400∼500Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 홈 표면에 제2게이트절연막을 형성하는 단계는,상기 홈 표면에 산화막이 형성되도록 기판 결과물을 열처리하는 단계;상기 산화막이 형성된 홈을 매립하도록 제1게이트절연막 높이까지 감광막을 증착하는 단계;상기 열처리시 제1도전막 표면에 형성된 산화막 부분을 제거하는 단계; 및상기 감광막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 도전 스페이서는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 하드마스크막 상에 형성된 제2도전막 부분을 제거하는 단계는,상기 제2도전막이 형성된 홈을 매립하도록 제1도전막 높이까지 감광막을 증착하는 단계;상기 하드마스크막 상에 형성된 제2도전막 부분을 제거하는 단계; 및상기 감광막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 도전 스페이서는 제1도전막 측벽을 모두 가리도록 형성하거나 또는 제1도전막 측벽의 상부 일부가 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905787B1 (ko) * | 2007-10-31 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
-
2005
- 2005-08-30 KR KR1020050079945A patent/KR20070027955A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905787B1 (ko) * | 2007-10-31 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
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