KR100564434B1 - 리세스 게이트 및 그 제조 방법 - Google Patents

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KR100564434B1 KR1020040101388A KR20040101388A KR100564434B1 KR 100564434 B1 KR100564434 B1 KR 100564434B1 KR 1020040101388 A KR1020040101388 A KR 1020040101388A KR 20040101388 A KR20040101388 A KR 20040101388A KR 100564434 B1 KR100564434 B1 KR 100564434B1
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Abstract

본 발명은 정션의 깊이를 소자분리막의 깊이 보다 충분히 작게 형성함으로써 소자분리막으로 부터 인접하는 정션들이 서로 단락 되지 않게 하여 소자의 신뢰성을 향상시킬 수 있는 리세스 게이트 및 그 제조 방법에 관한 것이다.
이는 활성 영역과 소자분리 영역으로 구분되어 있는 실리콘 기판과, 기판 위에 형성되어 있는 복수의 게이트와, 게이트 측벽에 형성되어 있는 게이트 스페이서와, 게이트의 양측 기판 내에 형성되어 있으며, 비대칭적인 접합 구조를 가지는 정션을 포함하고, 게이트 중 활성 영역의 기판 위에 위치하는 게이트의 하부는 하부면과 상부면 및 수직면을 가지는 계단형 프로파일로 이루어지되, 하부면은 활성 영역에만 위치하고 소자분리 영역에는 위치하지 않는다.
비대칭, 정션, 계단형 프로파일, 확산 방지

Description

리세스 게이트 및 그 제조 방법{RECESS GATE AND THE FORMING METHOD THEREOF}
도 1은 종래 기술에 따른 리세스 게이트의 구조를 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 리세스 게이트의 구조를 나타낸 단면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 리세스 게이트의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도들이다.
도 4a 및 도 4b는 종래 기술에 따른 리세스 게이트를 가지는 트랜지스터와 본 발명의 실시예에 따른 리세스 게이트를 가지는 트랜지스터의 전계분포를 비교한 도면이다.
-도면의 주요부분에 대한 부호의 설명-
100 : 실리콘 기판 105 : 소자분리 영역
110 : 스텝 게이트 마스크 115 : 웰 형성용 마스크
120 : 게이트 산화막 140 : 이온주입 마스크
150 : 게이트 도전물 151 : 버퍼 산화막
153 : 질화스페이서 155 : 하드 마스크
160 : 게이트 스페이서 180 : 정션
200 : 금속 플러그 300 : 게이트
본 발명은 리세스 게이트 및 그 제조 방법에 관한 것으로, 보다 상세하게는 정션의 깊이를 소자분리막의 깊이 보다 충분히 작게 형성함으로써 소자분리막의 양측에 각각 인접하는 정션들이 서로 단락되지 않도록 하여 소자의 신뢰성을 향상시키는 리세스 게이트 및 그 제조 방법에 관한 것이다.
최근, 디램 셀이 고집적화 됨에 따라 트랜지스터의 크기가 작아지고 이로 인해 소오스/드레인 간의 채널 길이 또한 짧아지고 있다.
채널 길이가 짧아지게 되면 트랜지스터의 단채널 효과를 심화시켜 문턱 전압을 감소시킨다.
이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱전압이 감소되는 것을 방지하기 위해 채널의 도핑 농도를 증가시켜 원하는 크기의 문턱전압을 얻었다.
그러나, 이러한 채널 도핑 농도의 증가는 소오스 접합부에서의 전계집중 현 상을 유발하고, 누설 전류를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 악화시키는 문제가 있다.
따라서, 상기와 같은 문제를 해결하기 위한 방안으로 최근에는 리세스 게이트(recess gate)에 대한 연구가 집중되고 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 리세스 게이트에 대하여 상세하게 설명하도록 한다.
도 1은 종래 기술에 따른 리세스 게이트의 구조를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 종래에 기술의 리세스 게이트는 소자분리막(105)에 의해 활성 영역과 소자분리 영역으로 구분되어 있는 실리콘 기판(100)과, 상기 기판(100) 위에 형성되어 있는 복수의 게이트(300)와, 상기 게이트(300)의 측벽으로부터 버퍼 산화막(151) 및 질화스페이서(153)가 순차 적층되어있는 게이트 스페이서와(160), 상기 게이트(300)의 양측 기판(100) 내에 형성되어 있으며, 비대칭적인 접합 구조를 가지는 정션(180)을 포함한다.
여기서, 상기 정션(180)은 스토리지 노드부와 비트라인 노드부를 이루며 이에 따라, 스토리지 노드부와 비트라인 노드부 또한 비대칭적인 접합 구조를 가지기 때문에 스토리지 노드부의 전계증가를 방지하고 비트라인 노드부의 저항 증가를 개선한다.
그리고, 상기 게이트(300)의 하부는 하부면과 상부면 및 수직면을 가지는 계단형 프로파일로 이루어져 있으며 특히 하부면은 도 1의 'C'와 같이 소자분리막(105) 위에 형성된 게이트(300)와 소자분리막과 인접한 활성 영역 즉, 스토리지 노드부 내에 형성된 정션(180)과의 단차를 방지하기 위하여 스토리지 노드부를 포함하며 소자분리막의 일부분 까지 연결되어 있다.
이에 따라, 종래 기술에 의해 제조된 리세스 게이트는 게이트 하부의 계단형 프로파일에 따라 채널의 길이가 길게 형성됨으로써, 채널의 도핑 농도를 증가시키지 않고도 단채널 효과를 방지할 수 있다.
반면에, 상기 단차를 방지하기 위한 하부면은 스토리지 노드부를 포함하며 스토리지 노드부와 인접한 소자분리막의 일부분까지 연장되어 형성되어 있기 때문에 소자분리막과 인접한 스토리지 노드부의 높이가 기존 설계치인 'A'보다 'B'만큼 낮아지게 된다. 즉, 스토리지 노드부의 정션 형성 높이가 낮아지게 됨에 따라 정션의 깊이와 소자분리막의 깊이가 비슷해져 소자분리막을 기준으로 이웃하는 활성 영역에 형성된 정션이 단락하는 문제가 있다.(도 1의 점선 참조)
또한, 계단형 프로파일중 수직면의 높이로 인하여 하부면과 상부면의 단차가 발생한다. 이에 따라, 게이트를 형성하기 위한 식각 공정 시, 하부면에 식각비율을 맞추어 게이트를 형성하게 되면 상부면에 상대적으로 높은 식각비율이 적용되어 상부면에 인접하는 정션이 손상된다. 그에 반해, 상부면에 식각비율을 맞추어 게이트를 형성하게 되면 하부면에 상대적으로 낮은 식각비율이 적용되어 기판의 하부까지 게이트 전극 형성물이 정확히 식각되지 못하고 기판 위에 잔류된다. 이와 같이, 게이트 전극 형성물이 기판 위에 잔류하게 되면, 잔류된 전극 형성물에 의해 이웃하는 게이트가 도통되는 문제가 발생하게 된다.
또한, 상기 게이트 전극 형성물이 기판 위에 잔류된 상태로 금속 플러그를 형성하게 되면 게이트와 금속 플러그가 서로 도통되어 온/오프로써 게이트의 기능을 상실하게 된다.
본 발명은 상기와 같은 문제를 해결하기 위한 것으로써, 정션의 깊이를 소자분리막의 깊이 보다 충분히 작게 형성함으로써 소자분리막의 양측에 각각 인접하는 정션들이 서로 단락되지 않게 하는 리세스 게이트 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명은, 활성 영역과 소자분리 영역으로 구분되어 있는 실리콘 기판과, 상기 기판 위에 형성되어 있는 복수의 게이트와, 상기 게이트 측벽에 형성되어 있는 게이트 스페이서와, 상기 게이트의 양측 기판 내에 형성되어 있으며, 비대칭적인 접합 구조를 가지는 정션을 포함하고, 상기 게이트 중 활성 영역의 기판 위에 위치하는 게이트의 하부는 하부면과 상부면 및 수직면을 가지는 계단형 프로파일로 이루어지되, 하부면은 활성 영역에만 위치하고 소자분리 영역에는 위치하지 않는 리세스 게이트 제조 방법을 제공한다.
여기서, 상기 계단형 프로파일의 하부면과 상부면은 동일한 면적으로 이루어지는 것이 바람직하다.
또한, 상기 하부면은 상부면보다 더 넓은 면적으로 이루어지는 것이 바람직 하다.
또한, 상기 계단형 프로파일의 수직면은 50~2500Å의 높이와 10~90°의 경사각을 가지도록 하여 열 공정 진행시 이온의 확산 장벽 역할을 한다.
또 다른 목적을 달성하기 위한 본 발명은, 실리콘 기판을 소자분리 영역과 활성 영역으로 구분하는 단계와, 상기 실리콘 기판의 활성영역 중 게이트 형성영영역의 일부분을 소정깊이 식각하여 복수의 계단형 프로파일을 형성하는 단계와, 상기 실리콘 기판에 제 1차 문턱전압 조절 이온을 주입하는 단계와, 상기 실리콘 기판 위에 복수의 게이트를 형성하되, 활성 영역 위에 형성하는 게이트는 상기 계단형 프로파일과 일부분 중첩하도록 하는 단계와, 상기 복수의 게이트를 가지는 실리콘 기판 위에 스토리지 노드부는 차단하고 비트라인 노드부만 개방하는 이온주입 마스크를 형성하는 단계와, 상기 이온주입 마스크를 이용하여 제 2차 문턱전압 조절 이온을 주입하는 단계와, 상기 이온주입 마스크를 제거하는 단계 및, 상기 이온주입 마스크가 제거된 기판 내에 정션 형성용 불순물 이온을 주입하여 정션을 형성하는 단계를 포함하는 리세스 게이트 제조 방법을 제공한다.
여기서, 상기 계단형 프로파일은 하부면과 상부면 및 수직면을 가지게 형성한다.
또한, 상기 하부면과 상부면은 동일한 면적을 가지도록 형성하되, 상기 하부면이 상부면 보다 더 넓은 면적을 가지게 형성하는 것이 바람직하다.
또한, 상기 계단형 프로파일의 수직면은 50~2500Å의 높이와 10~90°의 경사각을 가지도록 하여 열 공정 진행시 이온의 확산 장벽 역할을 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 리세스 게이트 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 2를 참고로 하여 본 발명의 실시예에 따른 리세스 게이트의 구조를 설명한다.
도 2는 본 발명의 실시예에 따른 리세스 게이트의 구조를 나타낸 단면도이다.
도 2에 도시한 바와 같이, 리세스 게이트는 소자분리막(105)에 의해 활성 영역과 소자분리 영역으로 구분되어 있는 실리콘 기판(100)과, 상기 기판(100) 위에 형성되어 있는 복수의 게이트(300)와, 상기 게이트(300)의 측벽으로부터 버퍼 산화막(151)및 질화스페이서(153)가 순차 적층되어있는 게이트 스페이서(160)와, 상기 게이트(300)의 양측 기판 내에 형성되어 있으며, 비대칭적인 접합 구조를 가지는 정션(180)을 포함한다.
그리고, 상기 게이트(300) 중 활성 영역의 기판 위에 위치하는 게이트(300)는 하부면과 상부면 및 수직면을 가지는 계단형 프로파일을 이룬다. 여기서, 특히 하부면은 도 2의 'D'와 같이 게이트를 형성하기 전에 활성영역 중 게이트 형성영역에 해당하는 기판(100) 일부분만을 식각하여 형성하고 있기 때문에 소자분리 영역에는 위치하지 않을 뿐만 아니라 활성영역 중에서도 스토리지 노드부 및 비트라인 노드부를 제외한 게이트 형성영역의 일부분에만 위치한다. 이에 따라, 소자분리막은 서로 이웃하는 소자를 절연할수 있는 충분한 깊이를 가지는 동시에 정션이 형성되는 부분 즉, 스토리지 노드부 및 비트라인 노드부 또한 높게 형성되어 소자분리막을 기준으로 이웃하는 정션이 서로 단락되는 것을 방지할 수 있다.
이와 같이, 본 발명의 실시예에서는 스토리지 노드부와 인접한 게이트 형성영역의 기판(100)을 식각하여 계단형 프로파일을 형성하였다. 한편, 도시하지는 않았지만 상기 계단형 프로파일은 비트라인 노드부와 인접한 게이트 형성 영역의 기판(100)을 식각하여 형성할수도 있다.
앞서 설명한 바와 같이 본 발명에 따른 리세스 게이트는, 소자분리막과 인접한 활성 영역의 일부분 높이 즉, 스토리지 노드부에 해당하는 정션의 높이가 높아지게 된다. 그 결과, 소자분리막을 기준으로 이웃하는 활성 영역에 형성되어 있는 정션이 서로 단락되는 것을 방지할 수 있다.(도 2의 점선 참조)
그러면, 도 3a 내지 도 3f를 참고로 하여 본 발명의 실시예에 따른 리세스 게이트 제조 방법을 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 리세스 게이트 제조 방법을 설 명하기 위해 순차적으로 나타낸 공정 단면도들이다.
우선, 도 3a에 도시한 바와 같이, 소자분리막(105)에 의해 활성 영역과 소자분리 영역으로 구분된 실리콘 기판(100) 위에 계단형 프로파일을 형성하기 위한 스텝 게이트 마스크(110)를 형성한다. 여기서, 상기 스텝 게이트 마스크(110)는 감광막, 산화막, 질화막 및 폴리실리콘 등 중 하나로 형성하도록 한다. 그리고, 스텝 게이트 마스크(110)의 형성폭은 실제 게이트 형성폭의 0.1~1배 또는 게이트 길이의 0.1배로 형성하는 것이 바람직 하며, 이는 게이트를 형성하기 위한 식각 공정 시 과다 식각 공정으로부터 게이트를 보호하여 균일한 게이트폭을 갖기 위함이다.
이어, 상기 스텝 게이트 마스크(110)를 식각 마스크로 하여 활성 영역 중 게이트 형성영역의 기판(100) 일부분을 식각하여 소정의 깊이를 가지는 계단형 프로파일을 형성한다.
이에 따라, 본 발명의 실시예에서는 스토리지 노드부와 인접한 게이트 형성영역의 기판(100)을 식각하여 계단형 프로파일을 형성하였다. 한편, 도시하지는 않았지만 상기 계단형 프로파일은 비트라인 노드부와 인접한 게이트 형성 영역의 기판(100)을 식각하여 형성할수도 있다.
상기 계단형 프로파일 중 특히 하부면은 소자분리막이 형성된 소자분리 영역에는 형성하지 않고, 활성영역 중 게이트 형성영역의 일부분에만 형성하였기 때문에 소자분리막은 서로 이웃하는 소자를 절연할 수 있는 충분한 깊이를 가진다. 또한, 종래에 소자분리막과 인접한 활성영역 즉, 스토리지노드부에 해당하는 정션의 높이가 높아지게 되어 소자분리막을 기준으로 이웃하는 활성영역에 형성되는 정션 이 서로 단락되는 것을 방지할 수 있다.
그리고, 상기 계단형 프로파일의 수직면은 50~2500Å의 높이와 10~90°의 경사각을 가지고 있기 때문에 열 공정 진행시 이온의 확산을 방지하는 확산장벽 역할을 하여 비대칭 정션 구조의 효과를 극대화한다.
그 다음, 상기 스텝 게이트 마스크(110)을 제거한 후 도 3b에 도시한 바와 같이, 소자분리 영역(105) 위에 웰 형성용 마스크(115)를 형성한다. 그리고, 상기 웰 형성용 마스크(115)를 이용하여 노출된 실리콘 기판의 활성 영역에 p형 웰 형성용 이온 및 제 1차 문턱전압 조절 이온을 주입한다. 이때, 제 1차 문턱전압 조절 이온으로는 p형 이온을 사용한다.
이어, 상기 웰 형성용 마스크(115)를 제거한 다음 도 3c에 도시한 바와 같이, 계단형 프로파일이 형성된 실리콘 기판(100) 위에 일반적인 게이트 형성 공정을 진행하여 복수의 게이트(300)를 형성한다. 여기서, 상기 게이트(300)는 게이트 산화막(120), 게이트 도전물(150) 및 하드 마스크(155)의 적층 구조를 가지게 형성한다. 이때, 기판(100)의 활성 영역 위에 형성하는 게이트(300)는 그 한쪽 끝 부분이 도 3c의 'E'와 같이 스토리지 노드부(도시하지 않음)와 인접한 영역에 형성된 계단형 프로파일의 경계선과 일치하게 형성하여 누설전류의 발생을 방지한다.
이어, 상기 게이트 측벽에 옥시데이션 공정을 진행하여 버퍼 산화막(151)을 형성한다. 여기서 버퍼 산화막은 게이트 측벽을 보호하는 역할을 한다.
그 다음, 도 3d에 도시한 바와 같이 상기 복수의 게이트(300)가 형성된 기판(100) 위에 스토리지 노드부(도시하지 않음)는 차단하고 비트라인 노드부(도시 하지 않음)만 개방하는 이온주입 마스크(140)를 형성한다. 이는 후술하는 비대칭구조를 만들기 위한 것이다. 그리고, 상기 이온주입 마스크(140)를 이용하여 개방된 비트라인 노드부(도시하지 않음)에 제 2차 문턱전압 조절 이온을 주입한다. 이때, 상기 제 2차 문턱전압 조절 이온으로는 제 1차 문턱 전압 조절 이온과 동일한 p형 이온을 사용한다.
상기한 바와 같이 본 발명에서는 비트라인 노드부에만 제 2차 문턱전압 조절 이온을 주입하여 스토리지 노드부와의 농도차이를 형성한다. 즉, 스토리지 노드부에 비해 비트라인 노드부의 p형 이온 농도가 1E17㎤ 이상 높게 하여 비대칭 구조를 갖게 한다.
이어, 상기 이온주입 마스크(140)을 제거한 후, 도 3e에 도시한 바와 같이 기판(100) 전면에 n형 정션 형성용 불순물 이온을 주입하여 소오스/드레인 접합영역을 형성한다. 이와 같이, 비트라인 노드부에 p형 이온이 강하게 도핑되어 있는 기판 전면에 n형 정셩 형성용 불순물 이온을 주입하게 되면 상대적으로 p형 이온이 약하게 도핑되어 있는 스토리지 노드부에 n 형 이온이 강하게 형성된다. 즉, 비트라인 노드부에 비해 스토리지 노드부의 n형 이온 농도가 1E17㎤ 이상 높게 하여 비트라인 노드부의 저항이 개선되어 진다.
이어, 후속 공정으로 도 3f 에 도시한 바와 같이 버퍼 산화막(151)의 측벽에 게이트를 식각 및 세정등의 후속 공정으로부터 보호하기 위한 질화막 스페이서(160)를 형성하고, 상기 질화막 스페이서(160) 양측에 비트라인 노드부와 스토리지 노드부로 연결되는 금속 플러그(200)를 형성한다.
이제 도 4a 및 도 4b를 참조하여 종래 기술에 따른 리세스 게이트를 가지는 트랜지스터와 본 발명에 따른 리세스 게이트를 가지는 트랜지스터에 대하여 비교하여 설명한다.
도 4a 및 도 4b는 종래 기술에 따른 리세스 게이트를 가지는 트랜지스터와 본 발명의 실시예에 따른 리세스 게이트를 가지는 트랜지스터를 비교한 전계분포도이다.
도 4a는 종래 기술에 따라 제조된 리세스 게이트를 가지는 트랜지스터의 정션이 형성된 분포를 나타내고 있다. 이를 참조하면, 소자분리막 위에 형성되는 게이트와 소자분리막과 인접한 활성 영역 내에 형성되는 정션과의 단차를 줄이기 위해 식각된 소자분리막의 수직면 높이 만큼 활성 영역이 낮아지며, 이에 따라, 상기 낮아진 활성 영역의 하부면에 형성되는 정션도 낮게 형성된다. 따라서, 도 4의 'F'와 같이 낮게 형성되어있는 정션을 확인할 수 있다.
반면, 도 4b는 본 발명의 실시예에 따라 제조된 리세스 게이트를 가지는 트랜지스터의 정션이 형성된 분포를 나타내고 있다. 이를 참조하면, 소자분리막과 인접한 활성 영역 즉, 게이트 형성 영역의 일부만을 식각하여 게이트의 하부를 형성함에 따라 소자분리막과 인접한 활성 영역이 낮아지지 않으며 상기 활성 영역의 하부면에 형성되는 정션 또한 낮게 형성되지 않는다. 따라서 도 4b의 'G' 와 같이 도 4a의 'F'보다 높게 형성되어있는 정션을 확인할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명에 따른 리세스 게이트 및 제조 방법을 적용하게 되면 비대칭적 구조의 정션을 형성함으로써 비트라인 노드부의 저항이 개선되어 소자가 안정화된다.
또한, 정션이 형성되는 영역의 높이가 높아짐에 따라 소자분리막을 기준으로 소자분리막과 이웃하는 활성 영역에 형성된 정션이 서로 단락되는 것을 방지 하여 소자의 신뢰성을 향상 시킬 수 있다.

Claims (11)

  1. 활성 영역과 소자분리 영역으로 구분되어 있는 실리콘 기판과,
    상기 기판 위에 형성되어 있는 복수의 게이트와,
    상기 게이트 측벽에 형성되어 있는 게이트 스페이서와,
    상기 게이트의 양측 기판 내에 형성되어 있으며, 비대칭적인 접합 구조를 가지는 정션을 포함하고,
    상기 게이트 중 활성 영역의 기판 위에 위치하는 게이트의 하부는 하부면과 상부면 및 수직면을 가지는 계단형 프로파일로 이루어지되, 하부면은 활성 영역에만 위치하고 소자분리 영역에는 위치하지 않는 리세스 게이트 제조 방법.
  2. 제 1 항에 있어서, 상기 계단형 프로파일의 하부면과 상부면은 동일한 면적으로 이루어진 리세스 게이트 제조 방법.
  3. 제 1 항에 있어서, 상기 하부면은 상부면보다 더 넓은 면적을 가지도록 형성하는 리세스 게이트 제조방법.
  4. 제 1 항에 있어서, 상기 계단형 프로파일의 수직면은 10~90°의 경사각을 가지는 리세스 게이트 제조 방법.
  5. 제 1 항에 있어서, 상기 계단형 프로파일의 수직면은 50~2500Å의 높이를 가지는 리세스 게이트 제조 방법.
  6. 실리콘 기판을 소자분리 영역과 활성 영역으로 구분하는 단계와,
    상기 실리콘 기판의 활성영역 중 게이트 형성영역의 일부분을 소정깊이 식각하여 복수의 계단형 프로파일을 형성하는 단계와,
    상기 실리콘 기판에 제 1차 문턱전압 조절 이온을 주입하는 단계와,
    상기 실리콘 기판 위에 복수의 게이트를 형성하되, 활성 영역 위에 형성하는 게이트는 상기 계단형 프로파일과 일부분 중첩하도록 하는 단계와,
    상기 복수의 게이트를 가지는 실리콘 기판 위에 스토리지 노드부는 차단하고 비트라인 노드부만 개방하는 이온주입 마스크를 형성하는 단계와,
    상기 이온주입 마스크를 이용하여 제 2차 문턱전압 조절 이온을 주입하는 단계와,
    상기 이온주입 마스크를 제거하는 단계 및,
    상기 이온주입 마스크가 제거된 기판 내에 정션 형성용 불순물 이온을 주입 하여 비대칭적 접합 구조를 가지는 정션을 형성하는 단계를 포함하는 리세스 게이트 제조 방법.
  7. 제 6 항에 있어서, 상기 계단형 프로파일은 하부면과 상부면 및 수직면을 가지게 형성하는 리세스 게이트 제조 방법.
  8. 제 6 항에 있어서, 상기 계단형 프로파일의 하부면과 상부면은 동일한 면적을 가지게 형성하는 리세스 게이트 제조 방법.
  9. 제 6 항에 있어서, 상기 하부면은 상부면보다 더 넓은 면적을 가지게 형성하는 리세스 게이트 제조 방법.
  10. 제 6 항에 있어서, 상기 계단형 프로파일의 수직면은 10~90°의 경사각을 가지도록 하는 리세스 게이트 제조 방법.
  11. 제 6 항에 있어서, 상기 계단형 프로파일의 수직면은 50~2500Å의 높이를 가지도록 하는 리세스 게이트 제조 방법.
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