TWI293772B - Recess-gate structure and method for forming the same - Google Patents

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TWI293772B
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Description

1293772 九、發明說明: r 【發明所屬之技術領域】 * 本發明係有關於一種凹槽閘極結構(recess-gate 、 structure)及其製造方法,以及更特別地,是有關於一種凹槽 閘極結構,其中接面具有比一裝置隔離層要充分小之厚度, 以防止在該所相鄰裝置隔離層的相對橫向側面上的接面之 短路,因而導致一結果裝置之操作可靠度的改善,以及有關 於一種形成該凹槽閘極結構之方.法。 • 【先前技術】 當動態隨機存取記憶體(dram)單元之整合密度增加 時,電晶體之尺寸會逐漸地減少及電晶體之源極與汲極間的 通道亦會變短。 該通道長度之減少使電晶體之短通道效應惡化,因而降 低電晶體之臨界電壓。 一提出用以防止因電晶體之短通道效應所造成的臨界 電壓之降低的建議係要增加在該通道中之摻質密度,直到該 ♦臨界電壓達到一期望位準。 然而,該摻質密度之增加易於使電場集中在源極接面上 及使漏電流惡化,因而導致DRAM單元之更新特性的劣化。 在解決上述問題之企圖中,硏發正在發展凹槽閘極結 構。 以下將配合所附圖式來詳細說明傳統凹槽閘極結構之 一代表範例。 第1圖以剖面圖描述一傳統凹槽閘極結構。 1293772 如第1圖所示,該傳統凹槽閘極結構包括一矽基板 100,其中使用一裝置隔離層105在該矽基板100中界定有 • 一主動區域及一裝置隔離區域;複數個閘極300,形成於該 ' 基板100上;閘極間隔物160,每一間隔物160係藉由依序 堆疊一緩衝氧化層151及一氮化層153於該閘極300之側壁 上所形成;以及接面1 80,形成於該個別閘極300之相對橫 向側面上的基板1 〇〇中及界定一相對於彼此之非對稱結構。 在此,該等接面180形成儲存及位元節點,以及因而, 參該等儲存及位元線節點界定一非對稱結構。此非對稱結構有 效地防止電場集中在做爲源極接面之該等儲存節點上及改 善該等位元線節點之電阻特性。 在上述傳統凹槽閘極結構中,該等閘極300係形成於一 具有階梯輪廓之凹槽中,該階梯輪廓係由一下平面、上平面 及垂直平面所構成。參考第1圖所示之圓圈C,該階梯凹槽 之下平面延伸於該儲存節點及該裝置隔離層105之部分上 方,以消除該裝置隔離層105上所形成之閘極300的下面與 #該主動區域之靠近該裝置隔離層105的部分中之形成做爲該 儲存節點的接面1 80之上面間的高度差。 藉由此具有階梯輪廓之閘極凹槽,該習知技藝之凹槽閘 極結構可完成一增加通道長度,藉此有效地防止電晶體之短 通道效應,而無需增加在該通道中之摻質密度。 然而,因爲該閘極凹槽之下平面延伸於該儲存節點及相 鄰於該儲存節點之裝置隔離層的部分上方以消除該閘極與 該接面間之高度差,所以使該儲存節點之高度降低至一遠低 1293772 於一原始設計値A之數値B。亦即,降低做爲該儲存節點之 接面的高度,以及因而,該接面之厚度大致上等於該裝置隔 • 離層之厚度。此造成在該所相鄰裝置隔離層之相對橫向側面 ' 上的主動區域中所形成之介面間的短路(見第1圖所示之虛 線箭頭)。 此外,在具有該階梯輪廓之閘極凹槽中,藉由該階梯輪 廓之垂直平面的高度使該上平面從該下平面偏移。藉此,在 一用以形成該閘極凹槽之蝕刻製程期間,如果藉由一預定蝕 肇刻斜率依據該下平面蝕刻出該閘極凹槽,則該閘極凹槽之上 平面無可避免地遭遇一相對陡峭蝕刻斜率,因而造成對相鄰 之介面的損害。相反地,如果藉由一預定蝕刻斜率依據該上 平面蝕刻出該閘極凹槽,則導致在該凹槽之下平面上的一相 對鈍蝕刻斜率。此無法精確地蝕刻一將用以形成一閘極電極 之材料至一期望深度,因而造成該經蝕刻材料之殘留物保留 在該基板上。因爲該殘留物電性連接相鄰閘極,所以該殘留 物會造問題。 • 如果在該基板上形成金屬插塞而沒有去除該閘極電極 材料之殘留物,則該等結果閘極亦會與該等金屬插塞電性連 接,因而阻止該等閘極運作成爲該等電晶體之開/關切換。 【發明內容】 因此,有鑑於上述問題而提出本發明,以及本發明之一 目的在於提供一種凹槽閘極結構,其中接面具有比一裝置隔 離層要充分小之厚度,藉此防止位在該所相鄰裝置隔離層的 相對橫向側面上的接面之短路,以及提供一種形成該凹槽閘 1293772 極結構之方法。 依據本發明之一觀點,上述及其它目的可藉由一凹槽閘 • 極結構之提供來完成,該凹槽閘極結構包括:一矽基板,在 * 該矽基板中界定有一主動區域及一裝置隔離區域;複數個閘 極,形成於該基板上;閘極間隔物,形成於該等個別閘極之 側壁上;以及介面,形成於該等閘極之相對橫向側面上之基 板中及界定一相對於彼此之非對稱結構,其中在該基板之主 動區域中界定一閘極凹槽具有一階梯輪廓,該階梯輪廓係由 • 一下平面、一上平面及一垂直平面所構成,該階梯閘極凹槽 之下平面只存在於該主動區域中(除了該裝置隔離區域之 外)。 最好,該階梯閘極凹槽之下及上平面可具有彼此相同之 面積。 最好,該下平面可以比該上平面寬。 •最好,該階梯閘極凹槽之垂直平面可以具有10-90°之傾 斜及50-2500埃之高度。 # 依據本發明之另一觀點,上述及其它目的可藉由一種用 以形成一凹槽閘極結構之方法來完成,該方法包括:將一矽 基板分割成一主動區域及一裝置隔離區域;藉由蝕刻該矽基 板之主動區域的部分至一預定深度以形成一具有一階梯輪 廓之閘極凹槽,在該閘極凹槽中將形成複數個閘極;植入主 要離子至該矽基板中以調整一臨界電壓;形成該複數個閘極 於該矽基板上,以便設置在該主動區域上之一特定數目的閘 極以對應於該階梯閘極凹槽之邊界;在形成有該複數個閘極 1293772 之矽基板上方塗抹上一離子植入罩幕,以覆蓋儲存節點,同 時暴露一位元線節點;藉由該離子植入罩幕植入次要離子以 • 調整該臨界電壓;移除該離子植入罩幕;以及在該離子植入 ' 罩幕之移除後植入做爲雜質之離子至該基板中,以形成非對 稱介面。 最好,該閘極凹槽之階梯輪廓由一下平面、一上平面及 一垂直平面所構成。 最好,該階梯閘極凹槽之下及上平面可以具有彼此相同 鲁之面積,或者該下平面可以比該上平面寬。 最好,該階梯閘極凹槽之垂直平面具有10-90°之傾斜及 50-2500埃之高度。 從下面配合所附圖式之詳細說明將可更清楚了解本發 明之上述及其它目的、特徵及其它優點。 【實施方式】 將詳細描述本發明之一較佳示範性實施例,以允許熟習 該項技藝者容易配合所附圖式來實施本發明。應該了解到下 •面描述之實施例只是一個範例,以及就其本身而論,可以不 同方式來修改,以及本發明之範圍並不局限於本實施例之下 面描述。 在所附圖式中,爲了清楚了解起見,跨大個別層及區域 之尺寸,以及在整個說明書中相同元件符號用以提及相同元 件。 現在,將配合第2至4圖詳細說明一用以依據本發明之 一較佳示範性實施例以形成一凹槽閘極結構的方法。 1293772 在說明該形成方法之前,將配合第2圖來說明依據本發 明之較佳示範性實施例的凹槽閘極結構。 • 參考以剖面圖來描述依據本發明之實施例的凹槽閘極 • 結構之第2圖,該凹槽閘極結構包括一矽結構1 〇 〇,其中使 用一裝置隔離層105在該矽結構100中界定一主動區域及一 裝置隔離區域;複數個閘極3 00,形成於該基板1 〇〇上;閘 極隔離物160,每一閘極隔離物160係藉由在該閘極300之 側壁上依序堆疊一緩衝氧化層1 5 1及一氮化層1 5 3所形成; 修以及接面1 80,形成於該等所相鄰個別閘極300之相對橫向 側面上的基板1 00中及界定一相對於彼此之非對稱結構。 在一具有一階梯輪廓之閘極凹槽中形成該等閘極300, 該階梯輪廓係由一下平面、一上平面及一垂直平面所構成。 參考第2圖所示之圓圏D,藉由只蝕刻該基板100之主動區 域的部分以界定該階梯凹槽,其中在該階梯凹槽中將形成該 等閘極。藉此,該階梯凹槽之下平面並非形成於該裝置隔離 層上’以及被界定於該主動區域之剩餘部分中(除了該主動 馨區中所包含之儲存及位元線節點之外)。此允許該裝置隔離 層具有一充分厚度以絕緣相鄰裝置,以及提供具有充分高度 之該等儲存及位元線節點(稱爲接面),以防止該所相鄰之裝 置隔離層之相對橫向側面上的接面之短路。 如上所述,在本發明之示範性實施例中,在相鄰該等儲 存節點之主動區域的部分中部分蝕刻該基板1 00,以形成具 有該階梯輪廓之閘極凹槽。同時,雖然未顯示,但是可在相 鄰於該位元線節點之主動區域的部分中蝕刻該基板1 〇〇,以 -10- 1293772 形成具有該階梯輪廓之閘極凹槽。 總的來說,設計依據上述本發明之示範性實施例的凹槽 * 閘極結構,以便相對於該習知技藝而言,增加在接近該裝置 ' 隔離層之主動區域的部分中所形成之做爲該等儲存節點的 接面之高度。此具有可大致上防止該所相鄰之裝置隔離層的 相對橫向側面上之介面的短路之效果(見第2圖所示之虛線 箭頭)。 現在,將配合第3a至3f圖來說明一用以依據本發明之 •示範性實施例來形成該凹槽閘極結構之方法。 第3a至3f圖係描述用以形成第2圖之凹槽閘極結構的 方法之順序過程。 首先,如第3a圖所示,將一用以蝕刻出具有該階梯輪 廓之閘極凹槽的罩幕11〇(亦即,一階梯狀閘極罩幕(step gate mask))塗抹至該基板100,其中使用該裝置隔離層105在該 基板100中界定該主動區域及該裝置隔離區域。在此,該階 梯狀閘極罩幕110係由自感光薄膜、氧化薄膜、氮化薄膜、 修複晶矽等所選出之材料所製成。最好,該階梯狀閘極罩幕1 1 〇 具有一至少爲該結果閘極凹槽之寬度的10%之寬度或者一 等於該閘極之長度的10%之長度。此可保護該閘極免於過分 蝕刻及完成一均勻閘極寬度。 然後,藉由該階梯狀閘極罩幕1 1 0做爲一蝕刻罩幕以在 該主動區域之部分中蝕刻該基板1 00,以形成該具有一預定 深度之階梯閘極凹槽。 在上述本發明之示範性實施例中,在接近該等儲存節點 -11- 1293772 之基板1 00的主動區域之部分中蝕刻出該階梯閘極凹槽。同 時,雖然未顯示,在接近該位元線節點之基板1 00的主動區 ' 域之部分中可界定該階梯閘極凹槽。 ' 在由該下平面、上平面及垂直平面所構成之階梯閘極凹 槽中,該階梯閘極凹槽之下平面特別並未形成於塡充有該裝 置隔離層之裝置隔離區域中,以及只被界定在該基板之主動 區域的部分中,而在該處將形成該等閘極,藉此允許該裝置 隔離層具有一充分厚度以絕緣相鄰裝置。再者,此允許增加 鲁在接近該裝置隔離層之主動區域的部分中所形成之做爲該 等儲存節點的接面之高度,藉此消除在該所相鄰之裝置隔離 層的相對橫向側面上之接面的短路之危險。 在該基板中所蝕刻出之已完成閘極凹槽具有5 0-2500埃 之深度及10-90°之傾斜。以此尺寸,該閘極凹槽之側壁用以 做爲一能在隨後熱製程期間截住離子之擴散的阻障,藉此最 大化從該等非對稱接面所獲得之有利效果。 第二,在去除該階梯狀閘極罩幕1 1 〇之後,如第3b圖 •所示,將一用以暴露井區所要形成之區域的罩幕1 1 5 (亦即, 一井區罩幕)塗抹至該裝置隔離層105。然後,將離子植入該 井區罩幕115所暴露之矽基板100的主動區域中。在此,該 等植入離子係做爲主要離子之P型離子,用以調整一臨界電 壓。 第三,在該井區罩幕115之去除後,如第3c圖所示, 藉由一般閘極堆疊製程在該矽基板1 00中所蝕刻出之階梯閘 極凹槽中形成複數個閘極300。每一閘極300採用一由一閘 1293772 極氧化層120、一閘極導電層150及一硬罩幕155所構成之 閘極堆疊的形式。如第3 c圖所示之圓圈E,設置在該基板 • 1〇〇之主動區上所形成的一個別閘極300,以對應於接近該 * 儲存節點(未顯示)之階梯閘極凹槽的邊界。此具有消除漏電 流之效果。 因此,在該等個別閘極之側壁上實施一氧化製程,以在 該側壁上形成一緩衝氧化層1 5 1。該緩衝氧化層1 5 1用以保 護該閘極之側壁。 ϋ 第四,如第3d圖所示,在該基板1〇〇上所形成之複數 個閘極300上方塗摸一離子植入罩幕140,以覆蓋該等儲存 節點(未顯示),同時暴露該位元線節點(未顯示)。在此方式 中,如以下所要說明,該等結果接面具有一相對於彼此之非 對稱結構。然後,將離子植入由該離子植入罩幕140所暴露 之位元線節點(未顯示)。在此,用以調整該臨界電壓之做爲 次要離子的該已植入離子係相同於該等主要離子之Ρ型離 子。 Φ 爲什麼將用以調整該臨界電壓之次要離子只植入該位 元線節點理由係要使該位元線節點之密度與該等儲存節點 有差異。亦即,在該位元線節點中植入之Ρ型離子的密度高 於該等儲存節點之密度,以最大化該等結果接面之非對稱特 性。 第五,在去除該離子植入罩幕140之後,如第3e圖所 示,將雜質(亦即,η型離子)植入至該基板1〇〇,以完成源 極/汲極接面。如所預期,將做爲雜質之η型離子植入該基 1293772 , 板(其中在該基板中以高密度將該等P型離子摻雜於該位元 線節點中)允許淡摻雜有P型離子之儲存節點顯示高密度之η • 型離子。亦即’在該等儲存節點中所植入之η型離子的密度 局於該位兀線節點之ρ型離子密度。此有效改善該位元線節 點之電阻特性。 最後,如第3f圖所示,在該緩衝氧化層15ι之周圍形 成該氮化層1 53以完成該閘極間隔物1 60,其能保護該閘極 300免於隨後蝕刻及清洗製程。然後,在該等個別閘極間隔 馨物160中形成金屬插塞200,以連接至該位元線或儲存節點。 現在,將配合第4a及4b圖以一具有一傳統凹槽閘極結 構之電晶體比較及說明一依據本發明之示範性實施例的具 有凹槽閘極結構之電晶體。 第4a圖描述具有傳統凹槽閘極結構之電晶體的電場, 然而第4b圖描述具有本發明之凹槽閘極結構的電晶體之電 參考用以描述該習知技藝之第4a圖,爲了消除在該裝 •置隔離層上所形成之閘極的下面與在接近該裝置隔離層之 主動區域的部分中所形成之接面的上面間之高度差,部分蝕 刻該裝置隔離層及減少該裝置隔離層之厚度,以及相應地, 減少該主動區域之厚度。如第4a圖所示之元件符號F所清 楚表示,此意謂著在該主動區域中所形成之接面具有一較小 厚度。 參考用以描述本發明之第4b圖,因爲只在要形成該等 閘極之主動區域的部分中蝕刻該基板,以形成一具有一階梯 -14- 1293772 ^ 輪廓之閘極凹槽,所以接近該裝置隔離層之主動區域的剩餘 部分較厚,以及因此,如第圖所不之兀件符號G所清楚 * 表示,所形成之該接面相較於該習知技藝具有一增加厚度。 ' 如從上述描述可明顯知道,本發明提供一種凹槽閘極結 構及一種用以形成該凹槽閘極結構之方法,其可完成非對稱 接面,藉此改減一位元線節點之電阻特性及穩定一結果之裝 置。 再者,依據本發明,在一主動區域之形成有接面的部分 φ 中之厚度增加,藉此防止在該所相鄰之裝置隔離層的相對橫 向側面上之主動區域中所形成的接面之短路。因此,此具有 改善該裝置之操作可靠度的效果。 雖然爲了說明目的已揭露本發明之較佳實施例,但是熟 習該項技藝者將了解到在不脫離如所附申請專利範圍所揭 露之本發明的範圍及精神內可實施各種修改、加入及取代。 【圖式簡單說明】 第1圖係描述一傳統凹槽閘極結構之剖面圖; 0 第2圖係描述依據本發明之一實施例的一凹槽閘極結構 之剖面圖; 第3a至3f圖係描述一用以形成第2圖之凹槽閘極結構 的方法之順序過程;以及 第4a及4b圖係描述不同電晶體之電場的分佈之比較 圖,第4a圖描述一具有傳統凹槽閘極結構之電晶體的電場, 第4b圖描述一具有依據本發明之示範性實施例的凹槽閘極 結構之電晶體的電場。 1293772
【主要元件符號說明】 100 矽基板 105 裝置隔離層 108 接面 1 10 罩幕 1 15 罩幕 120 閘極氧化層 140 離子植入罩幕 150 閘極導電層 151 緩衝氧化層 153 氮化層 155 硬罩幕 160 閘極間隔物 180 接面 200 金屬插塞 300 閘極 A 原始設計値 B 數値 C 圓圈 D 圓圈 E 圓圈 F 較小厚度 G 增加厚度

Claims (1)

  1. J293772 0月〇E| f,)正本 第94 1 1 9992號「凹槽閘極結構及其製造方法」專利案 (2007年2月修正) 十、申請專利範圍: 1.一種凹槽閘極結構,包括: 一砂基板,在該砂基板中界定一主動區域及一裝置隔離 區域; 複數個閘極,形成於該基板上; 閘極間隔物,形成於該等個別閘極之側壁上;以& 介面,形成於該等閘極之相對橫向側面上之基板中及界 定一相對於彼此之非對稱結構, 其中在該基板之主動區域中界定一閘極凹槽具有一階 梯輪廓,該階梯輪廓係由一下平面、一上平面及一垂直平 面所構成,該階梯閘極凹槽之下平面只存在於除了該裝置 隔離區域之外的該主動區域中。 2 ·如申請專利範圍第1項所述之結構,其中該階梯閜極凹槽 之下及上平面具有彼此相同之面積。 3 ·如申請專利範圍第1項所述之結構,其中該下平面比該上 平面寬。 4.如申請專利範圍第1項所述之結構,其中該階梯閘極凹槽 之垂直平面具有10-90°之傾斜。 5 ·如申請專利範圍第1項所述之結構,其中該階梯閘極凹槽 之垂直平面具有5 0-25 00埃(A)之高度。 6.—種用以形成一凹槽閘極結構之方法,包括: 將一矽基板分割成一主動區域及一裝置隔離區域; •1293772 藉由蝕刻該矽基板之主動區域的部分至一預定深度,以 形成一具有一階梯輪廓之閘極凹槽,在該閘極凹槽中將形 成複數個閘極; 植入主要離子至該矽基板中以調整一臨界電壓; 形成該複數個閘極於該矽基板上,以便設置在該主動區 域上之一特定數目的閘極以對應於該階梯閘極凹槽之邊 界; 在形成有該複數個閘極之矽基板上方塗抹上一離子植 入罩幕,以覆蓋儲存節點,同時暴露一位元線節點; 藉由該離子植入罩幕植入次要離子以調整該臨界電壓; 移除該離子植入罩幕;以及 在該離子植入罩幕之移除後植入做爲雜質之離子至該 基板中,以形成非對稱介面。 7. 如申請專利範圍第6項所述之方法,其中該閘極凹槽之階 梯輪廓由一下平面、一上平面及一垂直平面所構成。 8. 如申請專利範圍第6項所述之方法,其中該階梯閘極凹槽 之下及上平面具有彼此相同之面積。 9. 如申請專利範圍第6項所述之方法,其中該下平面比該上 平面寬。 1 0.如申請專利範圍第7項所述之方法,其中該階梯閘極凹槽 之垂直平面具有10-90°之傾斜。 1 1 .如申請專利範圍第7項所述之方法,其中該階梯閘極凹槽 之垂直平面具有5 0-25 00埃之高度。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7306552B2 (en) * 2004-12-03 2007-12-11 Samsung Electronics Co., Ltd. Semiconductor device having load resistor and method of fabricating the same
KR100755058B1 (ko) * 2005-04-04 2007-09-06 주식회사 하이닉스반도체 스텝게이트를 갖는 반도체소자 및 그 제조방법
KR100636680B1 (ko) * 2005-06-29 2006-10-23 주식회사 하이닉스반도체 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법
KR100642384B1 (ko) 2005-09-15 2006-11-03 주식회사 하이닉스반도체 반도체 메모리소자의 트랜지스터 및 그 제조방법
KR100935192B1 (ko) * 2006-08-25 2010-01-06 주식회사 하이닉스반도체 모스펫 소자 및 그 제조방법
KR100905776B1 (ko) * 2006-08-25 2009-07-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100826650B1 (ko) * 2006-12-28 2008-05-06 주식회사 하이닉스반도체 변형된 리세스채널 게이트를 갖는 반도체소자 및 그제조방법
KR100826981B1 (ko) 2006-12-28 2008-05-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100843855B1 (ko) * 2007-01-18 2008-07-03 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100869351B1 (ko) 2007-06-28 2008-11-19 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101024734B1 (ko) * 2008-10-06 2011-03-24 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101087779B1 (ko) 2009-09-16 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR101096226B1 (ko) * 2010-10-28 2011-12-22 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
KR101725446B1 (ko) * 2011-08-24 2017-04-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
DE102017108738B4 (de) * 2017-04-24 2022-01-27 Infineon Technologies Ag SiC-HALBLEITERVORRICHTUNG MIT EINEM VERSATZ IN EINEM GRABENBODEN UND HERSTELLUNGSVERFAHREN HIERFÜR
US20230140124A1 (en) * 2021-11-04 2023-05-04 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5064777A (en) * 1990-06-28 1991-11-12 International Business Machines Corporation Fabrication method for a double trench memory cell device
JP3716505B2 (ja) * 1996-08-08 2005-11-16 富士通株式会社 半導体装置及びその製造方法
US6051860A (en) * 1998-01-16 2000-04-18 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
JP2000236074A (ja) * 1998-12-17 2000-08-29 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6190971B1 (en) * 1999-05-13 2001-02-20 International Business Machines Corporation Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region
JP2000353792A (ja) * 1999-06-09 2000-12-19 Sanyo Electric Co Ltd 半導体装置とその製造方法
KR100307531B1 (ko) * 1999-08-09 2001-11-01 김영환 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법
DE19954867C1 (de) * 1999-11-15 2000-12-07 Infineon Technologies Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
KR100351055B1 (ko) * 2000-06-27 2002-09-05 삼성전자 주식회사 채널 이온 주입용 마스크 패턴을 이용한 반도체 메모리소자의 제조 방법
US6720630B2 (en) * 2001-05-30 2004-04-13 International Business Machines Corporation Structure and method for MOSFET with metallic gate electrode
US6686637B1 (en) * 2002-11-21 2004-02-03 International Business Machines Corporation Gate structure with independently tailored vertical doping profile
KR100549950B1 (ko) * 2003-12-23 2006-02-07 삼성전자주식회사 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조
JP2005236135A (ja) * 2004-02-20 2005-09-02 Elpida Memory Inc 半導体装置の製造方法
KR100549578B1 (ko) * 2004-05-25 2006-02-08 주식회사 하이닉스반도체 Mos 트랜지스터 제조 방법
DE102004063025B4 (de) * 2004-07-27 2010-07-29 Hynix Semiconductor Inc., Icheon Speicherbauelement und Verfahren zur Herstellung desselben

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Publication number Publication date
US7423318B2 (en) 2008-09-09
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