JP2000353792A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JP2000353792A JP2000353792A JP11162505A JP16250599A JP2000353792A JP 2000353792 A JP2000353792 A JP 2000353792A JP 11162505 A JP11162505 A JP 11162505A JP 16250599 A JP16250599 A JP 16250599A JP 2000353792 A JP2000353792 A JP 2000353792A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- conductivity type
- region
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 メモリセルトランジスタの短チャネル効果を
抑制すると共に、セルキャパシタの電荷保持特性の向上
を図る。 【解決手段】 Ｐ型半導体基板１上にゲート酸化膜６を
介して形成されたゲート電極７と、このゲート電極７に
隣接するように前記基板表層に形成されたＮ型のソース
・ドレイン領域１０，２３と、このドレイン領域２３上
にコンタクトするビット線２０と、ソース領域１０上に
コンタクトするセルキャパシタ２８とを有する半導体装
置において、前記ソース領域１０の拡散深さが、前記ド
レイン領域２３の拡散深さよりも深く形成されているこ
とを特徴とする。
抑制すると共に、セルキャパシタの電荷保持特性の向上
を図る。 【解決手段】 Ｐ型半導体基板１上にゲート酸化膜６を
介して形成されたゲート電極７と、このゲート電極７に
隣接するように前記基板表層に形成されたＮ型のソース
・ドレイン領域１０，２３と、このドレイン領域２３上
にコンタクトするビット線２０と、ソース領域１０上に
コンタクトするセルキャパシタ２８とを有する半導体装
置において、前記ソース領域１０の拡散深さが、前記ド
レイン領域２３の拡散深さよりも深く形成されているこ
とを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えばＤＲＡＭのメモリセルトラ
ンジスタのデバイス特性の向上を図る技術に関する。
製造方法に関し、更に言えばＤＲＡＭのメモリセルトラ
ンジスタのデバイス特性の向上を図る技術に関する。
【０００２】
【従来の技術】図１１は従来の半導体装置の基本構成を
説明するための断面図である。
説明するための断面図である。
【０００３】５１は一導電型、例えばＰ型の半導体基板
で、前記基板上にゲート酸化膜５２を介して形成された
ゲート電極５３と、このゲート電極５３に隣接するよう
に前記基板表層に形成されたＮ型のソース・ドレイン領
域５４，５５と、ドレイン領域５５上にコンタクトする
ビット線５６と、ソース領域５４上にコンタクトするセ
ルキャパシタ５７とからダイナミックランダムアクセス
メモリ（以下、ＤＲＡＭという。）のメモリセルトラン
ジスタが構成されている。
で、前記基板上にゲート酸化膜５２を介して形成された
ゲート電極５３と、このゲート電極５３に隣接するよう
に前記基板表層に形成されたＮ型のソース・ドレイン領
域５４，５５と、ドレイン領域５５上にコンタクトする
ビット線５６と、ソース領域５４上にコンタクトするセ
ルキャパシタ５７とからダイナミックランダムアクセス
メモリ（以下、ＤＲＡＭという。）のメモリセルトラン
ジスタが構成されている。
【０００４】
【発明が解決しようとする課題】上記構成において、Ｄ
ＲＡＭのメモリセルトランジスタのソース・ドレイン領
域の形成は、不図示の周辺用Ｎチャネル型ＭＯＳトラン
ジスタのＬＤＤ構造の拡散領域（低濃度（Ｎ−）のソー
ス・ドレイン領域）形成用のイオン注入工程と同一工程
により作り込んでいた。
ＲＡＭのメモリセルトランジスタのソース・ドレイン領
域の形成は、不図示の周辺用Ｎチャネル型ＭＯＳトラン
ジスタのＬＤＤ構造の拡散領域（低濃度（Ｎ−）のソー
ス・ドレイン領域）形成用のイオン注入工程と同一工程
により作り込んでいた。
【０００５】ここで、メモリセルのリフレッシュ（デー
タ保持）特性を良くするためには、ストレージノード下
部の拡散領域を深く形成することで、接合リークの発生
を抑制することができる。
タ保持）特性を良くするためには、ストレージノード下
部の拡散領域を深く形成することで、接合リークの発生
を抑制することができる。
【０００６】しかしながら、上述したように従来の技術
ではメモリセルトランジスタのソース・ドレイン領域の
形成を、一つのイオン注入工程で作り込んでいたため
に、例えば、注入エネルギーを高加速度化すると、Ｎ型
不純物の横方向（チャネル方向）拡散により、短チャネ
ル効果が顕著になる。このため、従来方法ではメモリセ
ルトランジスタのゲート長（ＧＬ）を短くしにくいとい
う短所があり、微細化の妨げとなっていた。
ではメモリセルトランジスタのソース・ドレイン領域の
形成を、一つのイオン注入工程で作り込んでいたため
に、例えば、注入エネルギーを高加速度化すると、Ｎ型
不純物の横方向（チャネル方向）拡散により、短チャネ
ル効果が顕著になる。このため、従来方法ではメモリセ
ルトランジスタのゲート長（ＧＬ）を短くしにくいとい
う短所があり、微細化の妨げとなっていた。
【０００７】従って、本発明ではメモリセルトランジス
タの短チャネル効果を抑制すると共に、セルキャパシタ
の電荷（データ）保持特性の向上を可能にする半導体装
置とその製造方法を提供することを目的とする。
タの短チャネル効果を抑制すると共に、セルキャパシタ
の電荷（データ）保持特性の向上を可能にする半導体装
置とその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】そこで、本発明の半導体
装置は、例えば、図１０に示すようにＰ型半導体基板１
上にゲート酸化膜６を介して形成されたゲート電極７
と、このゲート電極７に隣接するように前記基板表層に
形成されたＮ型のソース・ドレイン領域１０，２３と、
このドレイン領域２３上にコンタクトするビット線２０
と、ソース領域１０上にコンタクトするセルキャパシタ
２８とを有するもので、前記ソース領域１０の拡散深さ
が、前記ドレイン領域２３の拡散深さよりも深く形成さ
れていることを特徴とするものである。
装置は、例えば、図１０に示すようにＰ型半導体基板１
上にゲート酸化膜６を介して形成されたゲート電極７
と、このゲート電極７に隣接するように前記基板表層に
形成されたＮ型のソース・ドレイン領域１０，２３と、
このドレイン領域２３上にコンタクトするビット線２０
と、ソース領域１０上にコンタクトするセルキャパシタ
２８とを有するもので、前記ソース領域１０の拡散深さ
が、前記ドレイン領域２３の拡散深さよりも深く形成さ
れていることを特徴とするものである。
【０００９】また、その製造方法は、図３に示すように
Ｐ型半導体基板１上にゲート酸化膜６を介してゲート電
極７を形成した後に、図４に示すようにソース形成領域
上を被覆するレジスト膜ＰＲを形成して、Ｎ型不純物を
イオン注入して前記ゲート電極７の一端部に隣接するよ
うに前記基板表層にＮ型のドレイン領域２３を形成す
る。次に、図７に示すように前記ゲート電極７を含む基
板全面に第１の層間絶縁膜１６を形成した後に、この第
１の層間絶縁膜１６を介して前記ドレイン領域２３上に
コンタクトするビット線２０を形成する。続いて、図８
に示すように第２の層間絶縁膜２１を形成した後に、こ
の第２及び第１の層間絶縁膜２１，１６を介してソース
形成領域上にコンタクトするコンタクト孔２２を形成
し、このコンタクト孔２２を介してＮ型不純物をイオン
注入して前記ゲート電極７の他端部に隣接するように前
記基板表層に前記ドレイン領域２３の拡散深さよりも深
いＮ型のソース領域１０を形成する。そして、図９に示
すように前記ソース領域１０上にセルキャパシタ２８を
形成する工程とを有することを特徴とするものである。
Ｐ型半導体基板１上にゲート酸化膜６を介してゲート電
極７を形成した後に、図４に示すようにソース形成領域
上を被覆するレジスト膜ＰＲを形成して、Ｎ型不純物を
イオン注入して前記ゲート電極７の一端部に隣接するよ
うに前記基板表層にＮ型のドレイン領域２３を形成す
る。次に、図７に示すように前記ゲート電極７を含む基
板全面に第１の層間絶縁膜１６を形成した後に、この第
１の層間絶縁膜１６を介して前記ドレイン領域２３上に
コンタクトするビット線２０を形成する。続いて、図８
に示すように第２の層間絶縁膜２１を形成した後に、こ
の第２及び第１の層間絶縁膜２１，１６を介してソース
形成領域上にコンタクトするコンタクト孔２２を形成
し、このコンタクト孔２２を介してＮ型不純物をイオン
注入して前記ゲート電極７の他端部に隣接するように前
記基板表層に前記ドレイン領域２３の拡散深さよりも深
いＮ型のソース領域１０を形成する。そして、図９に示
すように前記ソース領域１０上にセルキャパシタ２８を
形成する工程とを有することを特徴とするものである。
【００１０】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１１】図１０において、１は一導電型、例えばＰ
型の半導体基板で、前記基板１に形成したＰ型ウエル５
上にゲート酸化膜６を介して形成されたゲート電極７
と、このゲート電極７に隣接するように前記基板表層に
形成されたＮ型のソース・ドレイン領域１０，２３と、
ドレイン領域２３上にコンタクトするビット線２０と、
ソース領域１０上にコンタクトするセルキャパシタ２８
とで、ダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭという。）のメモリセルトランジスタが構成され
ている。
型の半導体基板で、前記基板１に形成したＰ型ウエル５
上にゲート酸化膜６を介して形成されたゲート電極７
と、このゲート電極７に隣接するように前記基板表層に
形成されたＮ型のソース・ドレイン領域１０，２３と、
ドレイン領域２３上にコンタクトするビット線２０と、
ソース領域１０上にコンタクトするセルキャパシタ２８
とで、ダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭという。）のメモリセルトランジスタが構成され
ている。
【００１２】ここで、本発明の半導体装置の特徴は、前
記メモリセルトランジスタにおいて、前記ソース領域１
０の拡散深さが、前記ドレイン領域２３の拡散深さより
も深い、非対称のソース・ドレイン領域が形成されてい
ることである。
記メモリセルトランジスタにおいて、前記ソース領域１
０の拡散深さが、前記ドレイン領域２３の拡散深さより
も深い、非対称のソース・ドレイン領域が形成されてい
ることである。
【００１３】そして、このようなメモリセルトランジス
タのストレージノード側のソース領域１０だけを選択的
に深く形成したことで、この接合部の不純物濃度が薄く
なり、逆バイアス電流（接合リーク電流）の発生を抑制
することができ、セルキャパシタの電荷（データ）保持
特性を向上させることができる。
タのストレージノード側のソース領域１０だけを選択的
に深く形成したことで、この接合部の不純物濃度が薄く
なり、逆バイアス電流（接合リーク電流）の発生を抑制
することができ、セルキャパシタの電荷（データ）保持
特性を向上させることができる。
【００１４】また、前記ドレイン領域２３はゲート電極
７に隣接するように形成され、前記ソース領域１０は側
壁絶縁膜１３を介してゲート電極７に隣接するように形
成されており、短チャネル効果に対するゲート長（Ｇ
Ｌ）マージンを確保できる。
７に隣接するように形成され、前記ソース領域１０は側
壁絶縁膜１３を介してゲート電極７に隣接するように形
成されており、短チャネル効果に対するゲート長（Ｇ
Ｌ）マージンを確保できる。
【００１５】以下、上記半導体装置の製造方法について
図面を参照しながら説明する。尚、以下の説明で用いる
図面は、ＤＲＡＭのメモリセルトランジスタと周辺用の
Ｎチャネル型ＭＯＳトランジスタの形成工程について図
示したものであり、例えば、周辺用のＰチャネル型ＭＯ
Ｓトランジスタの形成工程については便宜的に省略して
いる。
図面を参照しながら説明する。尚、以下の説明で用いる
図面は、ＤＲＡＭのメモリセルトランジスタと周辺用の
Ｎチャネル型ＭＯＳトランジスタの形成工程について図
示したものであり、例えば、周辺用のＰチャネル型ＭＯ
Ｓトランジスタの形成工程については便宜的に省略して
いる。
【００１６】先ず、図１において、前記基板１上に周知
のＬＯＣＯＳ（Local Oxidation OfSilicon）法により
素子分離膜２を形成し、この素子分離膜２以外の活性領
域の基板１上にダミー酸化膜３を形成した後に、一導電
型、例えばＰ型不純物を基板表層にイオン注入すること
で、イオン注入層４Ａ，４Ｂを形成する（図２参照）。
尚、本工程では、Ｐ型ウエル（ＰＷ）形成用におよそ
１．５×１０13／ｃｍ2の注入量のボロンイオンをおよ
そ１８０ＫｅＶの加速電圧で注入（イオン注入層４Ａに
対応）し、またＮチャネル型ＭＯＳトランジスタのしき
い値調整用及びパンチスルー耐性向上用におよそ１．４
×１０12／ｃｍ2の注入量のボロンイオンをおよそ４０
ＫｅＶの加速電圧で注入（イオン注入層４Ｂに対応）し
ている。
のＬＯＣＯＳ（Local Oxidation OfSilicon）法により
素子分離膜２を形成し、この素子分離膜２以外の活性領
域の基板１上にダミー酸化膜３を形成した後に、一導電
型、例えばＰ型不純物を基板表層にイオン注入すること
で、イオン注入層４Ａ，４Ｂを形成する（図２参照）。
尚、本工程では、Ｐ型ウエル（ＰＷ）形成用におよそ
１．５×１０13／ｃｍ2の注入量のボロンイオンをおよ
そ１８０ＫｅＶの加速電圧で注入（イオン注入層４Ａに
対応）し、またＮチャネル型ＭＯＳトランジスタのしき
い値調整用及びパンチスルー耐性向上用におよそ１．４
×１０12／ｃｍ2の注入量のボロンイオンをおよそ４０
ＫｅＶの加速電圧で注入（イオン注入層４Ｂに対応）し
ている。
【００１７】そして、熱拡散処理を施すことで、図３に
示すようにＰ型ウエル５を形成する。また、前記素子分
離膜２以外の活性領域の基板１上にゲート酸化膜６を形
成した後に、全面に導電膜を形成し、パターニングする
ことでメモリセルトランジスタ用にゲート電極７と、素
子分離膜２上に配線８と、そしてＮチャネル型ＭＯＳト
ランジスタ用にゲート電極９をそれぞれ形成する。尚、
本実施形態では前記導電膜として、例えば、導電化され
たポリシリコン膜とタングステンシリサイド（ＷＳｉ
ｘ）膜から成る積層膜を用いているが、ポリシリコン膜
から成る単層膜であっても良い。
示すようにＰ型ウエル５を形成する。また、前記素子分
離膜２以外の活性領域の基板１上にゲート酸化膜６を形
成した後に、全面に導電膜を形成し、パターニングする
ことでメモリセルトランジスタ用にゲート電極７と、素
子分離膜２上に配線８と、そしてＮチャネル型ＭＯＳト
ランジスタ用にゲート電極９をそれぞれ形成する。尚、
本実施形態では前記導電膜として、例えば、導電化され
たポリシリコン膜とタングステンシリサイド（ＷＳｉ
ｘ）膜から成る積層膜を用いているが、ポリシリコン膜
から成る単層膜であっても良い。
【００１８】続いて、図４において、メモリセルトラン
ジスタのソース形成領域上を被覆するレジスト膜ＰＲを
形成した後に、レジスト膜ＰＲをマスクにして逆導電
型、例えばＮ型不純物をイオン注入して、前記ゲート電
極７の一端部に隣接するようにその基板表層にドレイン
領域２３を形成すると共に、前記ゲート電極９に隣接す
るようにその基板表層に低濃度のソース・ドレイン領域
１１，１２を形成する。本工程では、例えばおよそ４×
１０13／ｃｍ2の注入量のリンイオンをおよそ２０Ｋｅ
Ｖの加速電圧でイオン注入している。
ジスタのソース形成領域上を被覆するレジスト膜ＰＲを
形成した後に、レジスト膜ＰＲをマスクにして逆導電
型、例えばＮ型不純物をイオン注入して、前記ゲート電
極７の一端部に隣接するようにその基板表層にドレイン
領域２３を形成すると共に、前記ゲート電極９に隣接す
るようにその基板表層に低濃度のソース・ドレイン領域
１１，１２を形成する。本工程では、例えばおよそ４×
１０13／ｃｍ2の注入量のリンイオンをおよそ２０Ｋｅ
Ｖの加速電圧でイオン注入している。
【００１９】更に、図５において、前記レジスト膜ＰＲ
を除去した後に、全面にＣＶＤ酸化膜を形成し、異方性
エッチングすることで前記ゲート電極７，配線８，そし
て６をゲート電極９の側壁部を被覆する側壁絶縁膜１３
を形成する。
を除去した後に、全面にＣＶＤ酸化膜を形成し、異方性
エッチングすることで前記ゲート電極７，配線８，そし
て６をゲート電極９の側壁部を被覆する側壁絶縁膜１３
を形成する。
【００２０】次に、図６において、メモリセルトランジ
スタ形成領域上を被覆するレジスト膜ＰＲを形成した後
に、レジスト膜ＰＲをマスクにしてＮ型不純物をイオン
注入して、前記ゲート電極９の両側壁部に形成した側壁
絶縁膜１３に隣接するようにその基板表層に高濃度のソ
ース・ドレイン領域１４，１５を形成する。本工程で
は、例えばおよそ５×１０15／ｃｍ2の注入量のヒ素イ
オンをおよそ３０ＫｅＶの加速電圧でイオン注入してい
る。これにより、Ｎチャネル型ＭＯＳトランジスタのＬ
ＤＤ（Lightly Doped Drain）構造のソース・ドレイン
領域が形成される。
スタ形成領域上を被覆するレジスト膜ＰＲを形成した後
に、レジスト膜ＰＲをマスクにしてＮ型不純物をイオン
注入して、前記ゲート電極９の両側壁部に形成した側壁
絶縁膜１３に隣接するようにその基板表層に高濃度のソ
ース・ドレイン領域１４，１５を形成する。本工程で
は、例えばおよそ５×１０15／ｃｍ2の注入量のヒ素イ
オンをおよそ３０ＫｅＶの加速電圧でイオン注入してい
る。これにより、Ｎチャネル型ＭＯＳトランジスタのＬ
ＤＤ（Lightly Doped Drain）構造のソース・ドレイン
領域が形成される。
【００２１】更に、図７において、前記レジスト膜ＰＲ
を除去した後に、全面に第１の層間絶縁膜１６を形成
し、この層間絶縁膜１６に前記メモリセルトランジスタ
のドレイン領域２３上にコンタクトするコンタクト孔１
７を形成した後に、このコンタクト孔１７の側壁部を被
覆する側壁絶縁膜１８を形成し、このコンタクト孔１７
を含む全面に導電膜１９を形成する。尚、本実施形態で
は前記層間絶縁膜１６としてＣＶＤ酸化膜とＢＰＳＧ膜
から成る積層膜を用い、また前記導電膜１９として、導
電化されたポリシリコン膜とタングステンシリサイド
（ＷＳｉｘ）膜から成る積層膜を用いている。尚、ポリ
シリコン膜から成る単層膜であっても良い。
を除去した後に、全面に第１の層間絶縁膜１６を形成
し、この層間絶縁膜１６に前記メモリセルトランジスタ
のドレイン領域２３上にコンタクトするコンタクト孔１
７を形成した後に、このコンタクト孔１７の側壁部を被
覆する側壁絶縁膜１８を形成し、このコンタクト孔１７
を含む全面に導電膜１９を形成する。尚、本実施形態で
は前記層間絶縁膜１６としてＣＶＤ酸化膜とＢＰＳＧ膜
から成る積層膜を用い、また前記導電膜１９として、導
電化されたポリシリコン膜とタングステンシリサイド
（ＷＳｉｘ）膜から成る積層膜を用いている。尚、ポリ
シリコン膜から成る単層膜であっても良い。
【００２２】続いて、図８において、前記導電膜１９を
パターニングしてメモリセルトランジスタのドレイン領
域２３にコンタクトするビット線２０を形成する。そし
て、全面にＣＶＤ酸化膜とＢＰＳＧ膜等から成る第２の
層間絶縁膜２１を形成し、この第２及び第１の層間絶縁
膜２１，１６に前記メモリセルトランジスタのドレイン
形成領域上にコンタクトするコンタクト孔２２を形成し
た後に、このコンタクト孔２２を介して基板表層にＮ型
不純物をイオン注入して、前記ゲート電極７の他端部に
形成した側壁絶縁膜１３に隣接するようにその基板表層
にソース領域１０を形成する。本工程では、例えばおよ
そ４×１０13／ｃｍ2の注入量のリンイオンを前述した
ドレイン領域２３形成用のイオン注入時の加速電圧（お
よそ２０ＫｅＶ）よりも高い、およそ３０ＫｅＶの加速
電圧でイオン注入している。これにより、メモリセルト
ランジスタにおいて、前記ソース領域１０の拡散深さ
が、前記ドレイン領域２３の拡散深さよりも深い、非対
称のソース・ドレイン領域が形成される。
パターニングしてメモリセルトランジスタのドレイン領
域２３にコンタクトするビット線２０を形成する。そし
て、全面にＣＶＤ酸化膜とＢＰＳＧ膜等から成る第２の
層間絶縁膜２１を形成し、この第２及び第１の層間絶縁
膜２１，１６に前記メモリセルトランジスタのドレイン
形成領域上にコンタクトするコンタクト孔２２を形成し
た後に、このコンタクト孔２２を介して基板表層にＮ型
不純物をイオン注入して、前記ゲート電極７の他端部に
形成した側壁絶縁膜１３に隣接するようにその基板表層
にソース領域１０を形成する。本工程では、例えばおよ
そ４×１０13／ｃｍ2の注入量のリンイオンを前述した
ドレイン領域２３形成用のイオン注入時の加速電圧（お
よそ２０ＫｅＶ）よりも高い、およそ３０ＫｅＶの加速
電圧でイオン注入している。これにより、メモリセルト
ランジスタにおいて、前記ソース領域１０の拡散深さ
が、前記ドレイン領域２３の拡散深さよりも深い、非対
称のソース・ドレイン領域が形成される。
【００２３】このようにメモリセルトランジスタのスト
レージノード側のソース領域１０だけを選択的に深く形
成することができるため、接合部の不純物濃度が薄くな
り、逆バイアス電流（接合リーク電流）の発生を抑制で
き、セルキャパシタの電荷（データ）保持特性が向上す
る。また、ストレージノード形成用のコンタクト孔２２
を形成した後にイオン注入するため、従来の側壁絶縁膜
を形成する前にイオン注入するものに比して、リンイオ
ンのゲート電極７下への拡散量を少なくでき、短チャネ
ル効果に対してゲート長（ＧＬ）マージンを確保するこ
とができる。
レージノード側のソース領域１０だけを選択的に深く形
成することができるため、接合部の不純物濃度が薄くな
り、逆バイアス電流（接合リーク電流）の発生を抑制で
き、セルキャパシタの電荷（データ）保持特性が向上す
る。また、ストレージノード形成用のコンタクト孔２２
を形成した後にイオン注入するため、従来の側壁絶縁膜
を形成する前にイオン注入するものに比して、リンイオ
ンのゲート電極７下への拡散量を少なくでき、短チャネ
ル効果に対してゲート長（ＧＬ）マージンを確保するこ
とができる。
【００２４】更には、メモリセルトランジスタのビット
線側のドレイン領域２３を浅くできるため、イオン注入
時の低加速度化が図れ、この場合にもリンイオンがゲー
ト電極７下へ拡散するのを抑えられ、短チャネル効果に
対するゲート長（ＧＬ）マージンを確保できる。
線側のドレイン領域２３を浅くできるため、イオン注入
時の低加速度化が図れ、この場合にもリンイオンがゲー
ト電極７下へ拡散するのを抑えられ、短チャネル効果に
対するゲート長（ＧＬ）マージンを確保できる。
【００２５】また、このドレイン領域２３形成用のイオ
ン注入工程で同時に作り込まれる周辺用のＮチャネル型
ＭＯＳトランジスタのソース・ドレイン領域を小さくす
ることができ、ロジック部のデバイスサイズの縮小化と
高速化が図れる。
ン注入工程で同時に作り込まれる周辺用のＮチャネル型
ＭＯＳトランジスタのソース・ドレイン領域を小さくす
ることができ、ロジック部のデバイスサイズの縮小化と
高速化が図れる。
【００２６】以上のことから本発明は、現行の汎用ＤＲ
ＡＭだけに限らず、ＤＲＡＭとロジック混載技術として
も効果が期待できる。
ＡＭだけに限らず、ＤＲＡＭとロジック混載技術として
も効果が期待できる。
【００２７】次に、図９において、前記コンタクト孔２
２の側壁部に側壁絶縁膜２４を形成した後に、このコン
タクト孔２２を含む全面に導電膜（例えば、導電化され
たポリシリコン膜）を形成した後にこの導電膜をパター
ニングしてストレージノード（ＳＴ）２５を形成する。
また、このストレージノード２５上に容量絶縁膜２６
（例えば、シリコン窒化膜）を形成し、その上に導電膜
（例えば、導電化されたポリシリコン膜）から成るセル
プレート（ＳＰ）２７が形成されて、セルキャパシタ２
８が構成される。
２の側壁部に側壁絶縁膜２４を形成した後に、このコン
タクト孔２２を含む全面に導電膜（例えば、導電化され
たポリシリコン膜）を形成した後にこの導電膜をパター
ニングしてストレージノード（ＳＴ）２５を形成する。
また、このストレージノード２５上に容量絶縁膜２６
（例えば、シリコン窒化膜）を形成し、その上に導電膜
（例えば、導電化されたポリシリコン膜）から成るセル
プレート（ＳＰ）２７が形成されて、セルキャパシタ２
８が構成される。
【００２８】以下、図１０に示すように全面にＣＶＤ酸
化膜とＢＰＳＧ膜等から成る第３の層間絶縁膜２９を形
成し、この第３の層間絶縁膜２９に前記Ｎチャネル型Ｍ
ＯＳトランジスタのソース・ドレイン領域１４，１５上
にコンタクトするコンタクト孔３０を形成した後に、こ
のコンタクト孔３０内に不図示のバリアメタル膜（例え
ば、チタン膜とチタンナイトライド（ＴｉＮ）膜との積
層膜）を介してタングステンプラグ（Ｗ）３１を埋設
し、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，等から成る
金属配線（Ｍ）３２を形成し、以下図示した説明は省略
するが、ジャケット膜を形成して半導体装置が完成す
る。
化膜とＢＰＳＧ膜等から成る第３の層間絶縁膜２９を形
成し、この第３の層間絶縁膜２９に前記Ｎチャネル型Ｍ
ＯＳトランジスタのソース・ドレイン領域１４，１５上
にコンタクトするコンタクト孔３０を形成した後に、こ
のコンタクト孔３０内に不図示のバリアメタル膜（例え
ば、チタン膜とチタンナイトライド（ＴｉＮ）膜との積
層膜）を介してタングステンプラグ（Ｗ）３１を埋設
し、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，等から成る
金属配線（Ｍ）３２を形成し、以下図示した説明は省略
するが、ジャケット膜を形成して半導体装置が完成す
る。
【００２９】尚、本実施形態の説明では、ＣＯＢ（キャ
パシタ・オーバー・ビットライン）構造のＤＲＡＭに適
用して一例を紹介しているが、これに限らずＣＵＢ（キ
ャパシタ・アンダー・ビットライン）構造のＤＲＡＭに
適用しても良く、この場合にはストレージノード用のコ
ンタクト孔を形成した後にソース形成用のイオン注入を
行い、セルキャパシタを形成し、その後ドレイン領域に
コンタクトするビット線を形成するものである。
パシタ・オーバー・ビットライン）構造のＤＲＡＭに適
用して一例を紹介しているが、これに限らずＣＵＢ（キ
ャパシタ・アンダー・ビットライン）構造のＤＲＡＭに
適用しても良く、この場合にはストレージノード用のコ
ンタクト孔を形成した後にソース形成用のイオン注入を
行い、セルキャパシタを形成し、その後ドレイン領域に
コンタクトするビット線を形成するものである。
【００３０】
【発明の効果】本発明によれば、メモリセルトランジス
タのストレージノード側のソース領域がドレイン領域に
比して深い非対称構造としたことで、この接合部の不純
物濃度が薄くなり、逆バイアス電流（接合リーク電流）
の発生を抑制でき、セルキャパシタの電荷（データ）保
持特性を向上させることができる。
タのストレージノード側のソース領域がドレイン領域に
比して深い非対称構造としたことで、この接合部の不純
物濃度が薄くなり、逆バイアス電流（接合リーク電流）
の発生を抑制でき、セルキャパシタの電荷（データ）保
持特性を向上させることができる。
【００３１】また、ストレージノード形成用のコンタク
ト孔を形成した後にイオン注入しているため、従来の側
壁絶縁膜を形成する前にイオン注入するものに比して、
不純物イオンのゲート電極下への拡散量を少なくでき、
短チャネル効果に対してゲート長（ＧＬ）マージンを確
保することができる。
ト孔を形成した後にイオン注入しているため、従来の側
壁絶縁膜を形成する前にイオン注入するものに比して、
不純物イオンのゲート電極下への拡散量を少なくでき、
短チャネル効果に対してゲート長（ＧＬ）マージンを確
保することができる。
【００３２】更には、メモリセルトランジスタのビット
線側のドレイン領域は浅くできるため、イオン注入時の
低加速度化が図れ、このことからも不純物イオンがゲー
ト電極下へ拡散するのを抑えられ、短チャネル効果に対
するゲート長（ＧＬ）マージンを確保できる。
線側のドレイン領域は浅くできるため、イオン注入時の
低加速度化が図れ、このことからも不純物イオンがゲー
ト電極下へ拡散するのを抑えられ、短チャネル効果に対
するゲート長（ＧＬ）マージンを確保できる。
【００３３】また、このドレイン領域形成用のイオン注
入工程で同時に作り込まれる周辺用のＭＯＳトランジス
タのソース・ドレイン領域を小さくすることができ、ロ
ジック部のデバイスサイズの縮小化と高速化が可能にな
る。
入工程で同時に作り込まれる周辺用のＭＯＳトランジス
タのソース・ドレイン領域を小さくすることができ、ロ
ジック部のデバイスサイズの縮小化と高速化が可能にな
る。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１０】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図１１】従来の半導体装置を示す断面図である。
フロントページの続き Ｆターム(参考） 5F040 DA18 DB09 DC01 EA08 EC01 EC07 EC13 ED04 EF02 EF18 EH01 EH02 EH03 EH05 EJ02 EJ03 EJ04 EK01 FA05 FB02 5F083 AD01 AD21 AD48 GA01 GA05 GA09 GA27 GA30 JA02 JA19 JA32 JA35 JA36 JA39 JA40 JA53 JA56 MA06 MA19 PR10 PR21 PR33 PR36 PR43 PR44 PR46 PR53 PR54 PR56 ZA12
Claims (5)
- 【請求項１】 一導電型の半導体基板上にゲート酸化膜
を介して形成されたゲート電極と、このゲート電極に隣
接するように前記基板表層に形成された一対の逆導電型
の拡散領域と、一方の拡散領域上にコンタクトするビッ
ト線と、他方の拡散領域上にコンタクトするセルキャパ
シタとを有する半導体装置において、 前記一対の拡散領域が非対称であることを特徴とする半
導体装置。 - 【請求項２】 一導電型の半導体基板上にゲート酸化膜
を介して形成されたゲート電極と、このゲート電極に隣
接するように前記基板表層に形成された逆導電型のソー
ス・ドレイン領域と、このドレイン領域上にコンタクト
するビット線と、このソース領域上にコンタクトするセ
ルキャパシタとを有する半導体装置において、 前記ソース領域の拡散深さが、前記ドレイン領域の拡散
深さよりも深く形成されていることを特徴とする半導体
装置。 - 【請求項３】 一導電型の半導体基板上にゲート酸化
膜を介して形成されたゲート電極と、このゲート電極に
隣接するように前記基板表層に形成された逆導電型のソ
ース・ドレイン領域と、このドレイン領域上にコンタク
トするビット線と、このソース領域上にコンタクトする
セルキャパシタとを有する半導体装置において、 前記ドレイン領域はゲート電極に隣接するように形成さ
れ、前記ソース領域は側壁絶縁膜を介してゲート電極に
隣接するように形成されていることを特徴とする半導体
装置。 - 【請求項４】 一導電型の半導体基板上にゲート酸化膜
を介してゲート電極を形成する工程と、 前記基板上にソース形成領域上を被覆するレジスト膜を
形成した後に逆導電型不純物をイオン注入して前記ゲー
ト電極の一端部に隣接するように前記基板表層に逆導電
型のドレイン領域を形成する工程と、 前記ゲート電極を含む基板全面に第１の層間絶縁膜を形
成した後にこの第１の層間絶縁膜に形成したコンタクト
孔を介して前記ドレイン領域上にコンタクトするビット
線を形成する工程と、 全面に第２の層間絶縁膜を形成した後にこの第２及び第
１の層間絶縁膜に前記ソース形成領域上にコンタクトす
るコンタクト孔を形成する工程と、 前記コンタクト孔を介して逆導電型不純物をイオン注入
して前記ゲート電極の他端部に隣接するように前記基板
表層に前記ドレイン領域の拡散深さよりも深い逆導電型
のソース領域を形成する工程と、 前記ソース領域上にセルキャパシタを形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項５】 一導電型の半導体基板上にゲート酸化膜
を介して形成されたゲート電極と、このゲート電極に隣
接するように前記基板表層に形成された逆導電型のソー
ス・ドレイン領域と、このドレイン領域上にコンタクト
するビット線と、このソース領域上にコンタクトするセ
ルキャパシタから成るメモリセルトランジスタと、 前記基板上にゲート酸化膜を介して形成されたゲート電
極と、このゲート電極に隣接するように前記基板表層に
形成された逆導電型のソース・ドレイン領域とから成る
周辺用の逆導電型ＭＯＳトランジスタとを有する半導体
装置の製造方法において、 前記基板上にゲート酸化膜を介して前記メモリセルトラ
ンジスタ用の第１ゲート電極と前記逆導電型ＭＯＳトラ
ンジスタ用の第２ゲート電極とを形成する工程と、 前記基板上に前記メモリセルトランジスタ用のソース形
成領域上を被覆するレジスト膜を形成した後に逆導電型
不純物をイオン注入して前記メモリセルトランジスタ用
の第１ゲート電極の一端部に隣接するように逆導電型の
ドレイン領域を形成すると共に前記逆導電型ＭＯＳトラ
ンジスタ用の第２ゲート電極の両端部に隣接するように
逆導電型のソース・ドレイン領域を形成する工程と、 前記第１及び第２ゲート電極を含む基板全面に第１の層
間絶縁膜を形成した後にこの層間絶縁膜に形成したコン
タクト孔を介して前記メモリセルトランジスタ用のドレ
イン領域上にコンタクトするビット線を形成する工程
と、 全面に第２の層間絶縁膜を形成した後にこの第２及び第
１の層間絶縁膜に前記メモリセルトランジスタ用のソー
ス形成領域上にコンタクトするコンタクト孔を形成する
工程と、 前記コンタクト孔を介して逆導電型不純物をイオン注入
して前記第１ゲート電極の他端部に隣接するように前記
ドレイン領域の拡散深さよりも深い逆導電型のソース領
域を形成する工程と、 前記ソース領域上にセルキャパシタを形成する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11162505A JP2000353792A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11162505A JP2000353792A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000353792A true JP2000353792A (ja) | 2000-12-19 |
Family
ID=15755906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11162505A Pending JP2000353792A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000353792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165504A (ja) * | 2004-12-03 | 2006-06-22 | Hynix Semiconductor Inc | ゲートリセス構造及びその形成方法 |
-
1999
- 1999-06-09 JP JP11162505A patent/JP2000353792A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165504A (ja) * | 2004-12-03 | 2006-06-22 | Hynix Semiconductor Inc | ゲートリセス構造及びその形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4931267B2 (ja) | 半導体装置 | |
| US7691713B2 (en) | Method of manufacturing semiconductor device capable of suppressing impurity concentration reduction in doped channel region arising from formation of gate insulating film | |
| US7465637B2 (en) | Method for manufacturing semiconductor device | |
| US7675110B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6444529B2 (en) | Methods of forming integrated circuitry and methods of forming elevated source/drain regions of a field effect transistor | |
| US20020068423A1 (en) | Contact forming method for semiconductor device | |
| JP2002543617A (ja) | ２重ゲートトランジスタ | |
| JP2008244093A (ja) | 半導体装置の製造方法 | |
| US6943400B2 (en) | Semiconductor device and its manufacturing method | |
| US5981324A (en) | Methods of forming integrated circuits having memory cell arrays and peripheral circuits therein | |
| US6635536B2 (en) | Method for manufacturing semiconductor memory device | |
| JP4334811B2 (ja) | 半導体装置の製造方法 | |
| JP2000174225A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2001068643A (ja) | 半導体集積回路装置の製造方法 | |
| JP4529024B2 (ja) | 半導体装置およびその製造方法 | |
| KR20010070037A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| US6660600B2 (en) | Methods of forming integrated circuitry, methods of forming elevated source/drain regions of a field effect transistor, and methods of forming field effect transistors | |
| JP2000353792A (ja) | 半導体装置とその製造方法 | |
| JP2000196017A (ja) | 半導体装置およびその製造方法 | |
| JP2000349260A (ja) | 半導体装置の製造方法 | |
| JP2000269461A (ja) | 半導体記憶装置及びその製造方法 | |
| US6313006B1 (en) | Method of field implantation | |
| JP3691966B2 (ja) | 半導体装置の製造方法 | |
| JPH07183390A (ja) | Ｃｍｉｓ型半導体装置及びその製造方法 | |
| JP2002043549A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |