JP2000349260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 メモリセルトランジスタの短チャネル効果を
抑制する。 【解決手段】 Ｐ型半導体基板１上にゲート酸化膜６を
介して形成されたゲート電極７と、このゲート電極７に
隣接するように前記基板表層に形成されたＮ型のソース
・ドレイン領域１０，２３と、このドレイン領域２３上
にコンタクトするビット線２０と、ソース領域１０上に
コンタクトするセルキャパシタ２８とを有する半導体装
置の製造方法において、前記ドレイン領域２３は前記ゲ
ート電極７をマスクにしたＮ型不純物のイオン注入によ
り形成し、前記ソース領域１０はソース形成領域上に形
成した導電膜２４に含まれたＮ型不純物の外方拡散によ
り形成することを特徴とする。
抑制する。 【解決手段】 Ｐ型半導体基板１上にゲート酸化膜６を
介して形成されたゲート電極７と、このゲート電極７に
隣接するように前記基板表層に形成されたＮ型のソース
・ドレイン領域１０，２３と、このドレイン領域２３上
にコンタクトするビット線２０と、ソース領域１０上に
コンタクトするセルキャパシタ２８とを有する半導体装
置の製造方法において、前記ドレイン領域２３は前記ゲ
ート電極７をマスクにしたＮ型不純物のイオン注入によ
り形成し、前記ソース領域１０はソース形成領域上に形
成した導電膜２４に含まれたＮ型不純物の外方拡散によ
り形成することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に言えばＤＲＡＭのメモリセルトランジ
スタの微細化技術に関する。
方法に関し、更に言えばＤＲＡＭのメモリセルトランジ
スタの微細化技術に関する。
【０００２】
【従来の技術】図１１（ａ）は従来の半導体装置の基本
構成を説明するための断面図である。
構成を説明するための断面図である。
【０００３】５１は一導電型、例えばＰ型の半導体基板
で、前記基板上にゲート酸化膜５２を介して形成された
ゲート電極５３と、このゲート電極５３に隣接するよう
に前記基板表層に形成されたＮ型のソース・ドレイン領
域５４，５５と、ドレイン領域５５上にコンタクトする
ビット線５６と、ソース領域５４上にコンタクトするセ
ルキャパシタ５７とからダイナミックランダムアクセス
メモリ（以下、ＤＲＡＭという。）のメモリセルトラン
ジスタが構成されている。
で、前記基板上にゲート酸化膜５２を介して形成された
ゲート電極５３と、このゲート電極５３に隣接するよう
に前記基板表層に形成されたＮ型のソース・ドレイン領
域５４，５５と、ドレイン領域５５上にコンタクトする
ビット線５６と、ソース領域５４上にコンタクトするセ
ルキャパシタ５７とからダイナミックランダムアクセス
メモリ（以下、ＤＲＡＭという。）のメモリセルトラン
ジスタが構成されている。
【０００４】
【発明が解決しようとする課題】上記構成において、Ｄ
ＲＡＭのメモリセルトランジスタのソース・ドレイン領
域の形成は、不図示の周辺用Ｎチャネル型ＭＯＳトラン
ジスタのＬＤＤ構造の拡散領域（低濃度（Ｎ−）のソー
ス・ドレイン領域）形成用のイオン注入工程と同一工程
により作り込んでいた。
ＲＡＭのメモリセルトランジスタのソース・ドレイン領
域の形成は、不図示の周辺用Ｎチャネル型ＭＯＳトラン
ジスタのＬＤＤ構造の拡散領域（低濃度（Ｎ−）のソー
ス・ドレイン領域）形成用のイオン注入工程と同一工程
により作り込んでいた。
【０００５】このような従来方法では、メモリセルトラ
ンジスタのソース・ドレイン形成用のＮ型不純物の横方
向（チャネル方向）拡散が比較的大きいため、短チャネ
ル効果に対するマージンをとる必要性からメモリセルト
ランジスタのゲート長（ＧＬ）を短くしにくいという短
所があり、微細化の妨げとなっていた。
ンジスタのソース・ドレイン形成用のＮ型不純物の横方
向（チャネル方向）拡散が比較的大きいため、短チャネ
ル効果に対するマージンをとる必要性からメモリセルト
ランジスタのゲート長（ＧＬ）を短くしにくいという短
所があり、微細化の妨げとなっていた。
【０００６】従って、本発明ではメモリセルトランジス
タの短チャネル効果を抑制する半導体装置の製造方法を
提供することを目的とする。
タの短チャネル効果を抑制する半導体装置の製造方法を
提供することを目的とする。
【０００７】
【課題を解決するための手段】そこで、本発明の半導体
装置の製造方法は、図３に示すようにＰ型半導体基板１
上にゲート酸化膜６を介してゲート電極７を形成した後
に、図４に示すようにソース形成領域上を被覆するレジ
スト膜ＰＲを形成して、Ｎ型不純物をイオン注入して前
記ゲート電極７の一端部に隣接するように前記基板表層
にＮ型のドレイン領域２３を形成する。次に、図７に示
すように前記ゲート電極７を含む基板全面に第１の層間
絶縁膜１６を形成した後に、この第１の層間絶縁膜１６
を介して前記ドレイン領域２３上にコンタクトするビッ
ト線２０を形成する。続いて、図８に示すように第２の
層間絶縁膜２１を形成した後に、この第２及び第１の層
間絶縁膜２１，１６を介してソース形成領域上にコンタ
クトするコンタクト孔２２を形成し、このコンタクト孔
２２内を含む基板全面にＮ型不純物を含んだ導電膜２４
を形成し熱処理を施すことでこの導電膜２４からＮ型不
純物を外方拡散させてＮ型のソース領域１０を形成す
る。そして、前記ソース領域１０上にセルキャパシタ２
８を形成する工程とを有することを特徴とするものであ
る。
装置の製造方法は、図３に示すようにＰ型半導体基板１
上にゲート酸化膜６を介してゲート電極７を形成した後
に、図４に示すようにソース形成領域上を被覆するレジ
スト膜ＰＲを形成して、Ｎ型不純物をイオン注入して前
記ゲート電極７の一端部に隣接するように前記基板表層
にＮ型のドレイン領域２３を形成する。次に、図７に示
すように前記ゲート電極７を含む基板全面に第１の層間
絶縁膜１６を形成した後に、この第１の層間絶縁膜１６
を介して前記ドレイン領域２３上にコンタクトするビッ
ト線２０を形成する。続いて、図８に示すように第２の
層間絶縁膜２１を形成した後に、この第２及び第１の層
間絶縁膜２１，１６を介してソース形成領域上にコンタ
クトするコンタクト孔２２を形成し、このコンタクト孔
２２内を含む基板全面にＮ型不純物を含んだ導電膜２４
を形成し熱処理を施すことでこの導電膜２４からＮ型不
純物を外方拡散させてＮ型のソース領域１０を形成す
る。そして、前記ソース領域１０上にセルキャパシタ２
８を形成する工程とを有することを特徴とするものであ
る。
【０００８】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法に係る一実施形態について図面を参照しながら説明
する。
方法に係る一実施形態について図面を参照しながら説明
する。
【０００９】図１０において、１は一導電型、例えばＰ
型の半導体基板で、前記基板１に形成したＰ型ウエル５
上にゲート酸化膜６を介して形成されたゲート電極７
と、このゲート電極７に隣接するように前記基板表層に
形成されたＮ型のソース・ドレイン領域１０，２３と、
ドレイン領域２３上にコンタクトするビット線２０と、
ソース領域１０上にコンタクトするセルキャパシタ２８
とで、ダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭという。）のメモリセルトランジスタが構成され
ている。
型の半導体基板で、前記基板１に形成したＰ型ウエル５
上にゲート酸化膜６を介して形成されたゲート電極７
と、このゲート電極７に隣接するように前記基板表層に
形成されたＮ型のソース・ドレイン領域１０，２３と、
ドレイン領域２３上にコンタクトするビット線２０と、
ソース領域１０上にコンタクトするセルキャパシタ２８
とで、ダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭという。）のメモリセルトランジスタが構成され
ている。
【００１０】ここで、本発明の特徴は、前記メモリセル
トランジスタにおいて、前記ドレイン領域２３は前記ゲ
ート電極７をマスクにした逆導電型、例えばＮ型不純物
のイオン注入により形成し、前記ソース領域１０はソー
ス形成領域上に形成したＮ型不純物を含んだ導電膜（詳
しくは後述するが、いわゆるドープドポリシリコン膜）
２４からの逆導電型不純物の外方拡散により形成してい
ることである。
トランジスタにおいて、前記ドレイン領域２３は前記ゲ
ート電極７をマスクにした逆導電型、例えばＮ型不純物
のイオン注入により形成し、前記ソース領域１０はソー
ス形成領域上に形成したＮ型不純物を含んだ導電膜（詳
しくは後述するが、いわゆるドープドポリシリコン膜）
２４からの逆導電型不純物の外方拡散により形成してい
ることである。
【００１１】以下、上記半導体装置の製造方法について
図面を参照しながら説明する。尚、以下の説明で用いる
図面は、ＤＲＡＭのメモリセルトランジスタと周辺用の
Ｎチャネル型ＭＯＳトランジスタの形成工程について図
示したものであり、例えば、周辺用のＰチャネル型ＭＯ
Ｓトランジスタの形成工程については便宜的に省略して
いる。
図面を参照しながら説明する。尚、以下の説明で用いる
図面は、ＤＲＡＭのメモリセルトランジスタと周辺用の
Ｎチャネル型ＭＯＳトランジスタの形成工程について図
示したものであり、例えば、周辺用のＰチャネル型ＭＯ
Ｓトランジスタの形成工程については便宜的に省略して
いる。
【００１２】先ず、図１において、前記基板１上に周知
のＬＯＣＯＳ（Local Oxidation OfSilicon）法により
素子分離膜２を形成し、この素子分離膜２以外の活性領
域の基板１上にダミー酸化膜３を形成した後に、一導電
型、例えばＰ型不純物を基板表層にイオン注入すること
で、イオン注入層４Ａ，４Ｂを形成する（図２参照）。
尚、本工程では、Ｐ型ウエル（ＰＷ）形成用におよそ
１．５×１０13／ｃｍ2の注入量のボロンイオンをおよ
そ１８０ＫｅＶの加速電圧で注入（イオン注入層４Ａに
対応）し、またＮチャネル型ＭＯＳトランジスタのしき
い値調整用及びパンチスルー耐性向上用におよそ１．４
×１０12／ｃｍ2の注入量のボロンイオンをおよそ４０
ＫｅＶの加速電圧で注入（イオン注入層４Ｂに対応）し
ている。
のＬＯＣＯＳ（Local Oxidation OfSilicon）法により
素子分離膜２を形成し、この素子分離膜２以外の活性領
域の基板１上にダミー酸化膜３を形成した後に、一導電
型、例えばＰ型不純物を基板表層にイオン注入すること
で、イオン注入層４Ａ，４Ｂを形成する（図２参照）。
尚、本工程では、Ｐ型ウエル（ＰＷ）形成用におよそ
１．５×１０13／ｃｍ2の注入量のボロンイオンをおよ
そ１８０ＫｅＶの加速電圧で注入（イオン注入層４Ａに
対応）し、またＮチャネル型ＭＯＳトランジスタのしき
い値調整用及びパンチスルー耐性向上用におよそ１．４
×１０12／ｃｍ2の注入量のボロンイオンをおよそ４０
ＫｅＶの加速電圧で注入（イオン注入層４Ｂに対応）し
ている。
【００１３】そして、熱拡散処理を施すことで、図３に
示すようにＰ型ウエル５を形成する。また、前記素子分
離膜２以外の活性領域の基板１上にゲート酸化膜６を形
成した後に、全面に導電膜を形成し、パターニングする
ことでメモリセルトランジスタ用にゲート電極７と、素
子分離膜２上に配線８と、そしてＮチャネル型ＭＯＳト
ランジスタ用にゲート電極９をそれぞれ形成する。尚、
本実施形態では前記導電膜として、例えば、導電化され
たポリシリコン膜とタングステンシリサイド（ＷＳｉ
ｘ）膜から成る積層膜を用いているが、ポリシリコン膜
から成る単層膜であっても良い。
示すようにＰ型ウエル５を形成する。また、前記素子分
離膜２以外の活性領域の基板１上にゲート酸化膜６を形
成した後に、全面に導電膜を形成し、パターニングする
ことでメモリセルトランジスタ用にゲート電極７と、素
子分離膜２上に配線８と、そしてＮチャネル型ＭＯＳト
ランジスタ用にゲート電極９をそれぞれ形成する。尚、
本実施形態では前記導電膜として、例えば、導電化され
たポリシリコン膜とタングステンシリサイド（ＷＳｉ
ｘ）膜から成る積層膜を用いているが、ポリシリコン膜
から成る単層膜であっても良い。
【００１４】続いて、図４において、メモリセルトラン
ジスタのソース形成領域上を被覆するレジスト膜ＰＲを
形成した後に、レジスト膜ＰＲをマスクにして逆導電
型、例えばＮ型不純物をイオン注入して、前記ゲート電
極７の一端部に隣接するようにその基板表層にドレイン
領域２３を形成すると共に、前記ゲート電極９に隣接す
るようにその基板表層に低濃度のソース・ドレイン領域
１１，１２を形成する。本工程では、例えばおよそ４×
１０13／ｃｍ2の注入量のリンイオンをおよそ２０Ｋｅ
Ｖの加速電圧でイオン注入している。
ジスタのソース形成領域上を被覆するレジスト膜ＰＲを
形成した後に、レジスト膜ＰＲをマスクにして逆導電
型、例えばＮ型不純物をイオン注入して、前記ゲート電
極７の一端部に隣接するようにその基板表層にドレイン
領域２３を形成すると共に、前記ゲート電極９に隣接す
るようにその基板表層に低濃度のソース・ドレイン領域
１１，１２を形成する。本工程では、例えばおよそ４×
１０13／ｃｍ2の注入量のリンイオンをおよそ２０Ｋｅ
Ｖの加速電圧でイオン注入している。
【００１５】更に、図１１において、前記レジスト膜Ｐ
Ｒを除去した後に、全面にＣＶＤ酸化膜を形成し、異方
性エッチングすることで前記ゲート電極７，配線８，そ
して６をゲート電極９の側壁部を被覆する側壁絶縁膜１
３を形成する。
Ｒを除去した後に、全面にＣＶＤ酸化膜を形成し、異方
性エッチングすることで前記ゲート電極７，配線８，そ
して６をゲート電極９の側壁部を被覆する側壁絶縁膜１
３を形成する。
【００１６】次に、図６において、メモリセルトランジ
スタ形成領域上を被覆するレジスト膜ＰＲを形成した後
に、レジスト膜ＰＲをマスクにしてＮ型不純物をイオン
注入して、前記ゲート電極９の両側壁部に形成した側壁
絶縁膜１３に隣接するようにその基板表層に高濃度のソ
ース・ドレイン領域１４，１５を形成する。本工程で
は、例えばおよそ５×１０15／ｃｍ2の注入量のヒ素イ
オンをおよそ３０ＫｅＶの加速電圧でイオン注入してい
る。これにより、Ｎチャネル型ＭＯＳトランジスタのＬ
ＤＤ（Lightly Doped Drain）構造のソース・ドレイン
領域が形成される。
スタ形成領域上を被覆するレジスト膜ＰＲを形成した後
に、レジスト膜ＰＲをマスクにしてＮ型不純物をイオン
注入して、前記ゲート電極９の両側壁部に形成した側壁
絶縁膜１３に隣接するようにその基板表層に高濃度のソ
ース・ドレイン領域１４，１５を形成する。本工程で
は、例えばおよそ５×１０15／ｃｍ2の注入量のヒ素イ
オンをおよそ３０ＫｅＶの加速電圧でイオン注入してい
る。これにより、Ｎチャネル型ＭＯＳトランジスタのＬ
ＤＤ（Lightly Doped Drain）構造のソース・ドレイン
領域が形成される。
【００１７】更に、図７において、前記レジスト膜ＰＲ
を除去した後に、全面に第１の層間絶縁膜１６を形成
し、この層間絶縁膜１６に前記メモリセルトランジスタ
のドレイン領域２３上にコンタクトするコンタクト孔１
７を形成した後に、このコンタクト孔１７を含む全面に
導電膜１９を形成する。尚、本実施形態では前記層間絶
縁膜１６としてＣＶＤ酸化膜とＢＰＳＧ膜から成る積層
膜を用い、また前記導電膜１９として、導電化されたポ
リシリコン膜とタングステンシリサイド（ＷＳｉｘ）膜
から成る積層膜を用いている。尚、ポリシリコン膜から
成る単層膜であっても良い。
を除去した後に、全面に第１の層間絶縁膜１６を形成
し、この層間絶縁膜１６に前記メモリセルトランジスタ
のドレイン領域２３上にコンタクトするコンタクト孔１
７を形成した後に、このコンタクト孔１７を含む全面に
導電膜１９を形成する。尚、本実施形態では前記層間絶
縁膜１６としてＣＶＤ酸化膜とＢＰＳＧ膜から成る積層
膜を用い、また前記導電膜１９として、導電化されたポ
リシリコン膜とタングステンシリサイド（ＷＳｉｘ）膜
から成る積層膜を用いている。尚、ポリシリコン膜から
成る単層膜であっても良い。
【００１８】続いて、図８において、前記導電膜１９を
パターニングしてメモリセルトランジスタのドレイン領
域２３にコンタクトするビット線２０を形成する。そし
て、全面にＣＶＤ酸化膜とＢＰＳＧ膜等から成る第２の
層間絶縁膜２１を形成し、この第２及び第１の層間絶縁
膜２１，１６に前記メモリセルトランジスタのソース形
成領域上にコンタクトするコンタクト孔２２を形成す
る。
パターニングしてメモリセルトランジスタのドレイン領
域２３にコンタクトするビット線２０を形成する。そし
て、全面にＣＶＤ酸化膜とＢＰＳＧ膜等から成る第２の
層間絶縁膜２１を形成し、この第２及び第１の層間絶縁
膜２１，１６に前記メモリセルトランジスタのソース形
成領域上にコンタクトするコンタクト孔２２を形成す
る。
【００１９】そして、このコンタクト孔２２を含む基板
全面に導電膜（例えば、ＰｏＣｌ3を熱拡散源としたリ
ンイオンを含んだ、いわゆるドープドポリシリコン膜）
を形成し熱処理を施すことで、この導電膜２４から基板
表層にリンイオンを外方拡散させてＮ型のソース領域１
０を形成する。
全面に導電膜（例えば、ＰｏＣｌ3を熱拡散源としたリ
ンイオンを含んだ、いわゆるドープドポリシリコン膜）
を形成し熱処理を施すことで、この導電膜２４から基板
表層にリンイオンを外方拡散させてＮ型のソース領域１
０を形成する。
【００２０】このようにして形成されるソース領域１０
は、イオン注入により形成される従来のソース領域に比
してリンイオンのゲート電極７下への拡散量を少なくで
き、短チャネル効果に対してゲート長（ＧＬ）マージン
を確保することができる。
は、イオン注入により形成される従来のソース領域に比
してリンイオンのゲート電極７下への拡散量を少なくで
き、短チャネル効果に対してゲート長（ＧＬ）マージン
を確保することができる。
【００２１】更に言えば、図１１（ｂ）に示すようにゲ
ート電極７の側壁部に側壁絶縁膜１３を形成し、ストレ
ージノード形成用のコンタクト孔２２を形成した後にイ
オン注入する方法でも、従来の側壁絶縁膜を形成する前
にイオン注入する方法よりもリンイオンのゲート電極７
下への拡散量を少なくすることはできるが、本発明方法
に比べるとその効果は小さい。
ート電極７の側壁部に側壁絶縁膜１３を形成し、ストレ
ージノード形成用のコンタクト孔２２を形成した後にイ
オン注入する方法でも、従来の側壁絶縁膜を形成する前
にイオン注入する方法よりもリンイオンのゲート電極７
下への拡散量を少なくすることはできるが、本発明方法
に比べるとその効果は小さい。
【００２２】続いて、図９において、前記導電膜２４を
パターニングしてストレージノード（ＳＴ）２５を形成
する。また、このストレージノード２５上に容量絶縁膜
２６（例えば、シリコン窒化膜）を形成し、その上に導
電膜（例えば、導電化されたポリシリコン膜）から成る
セルプレート（ＳＰ）２７が形成されて、セルキャパシ
タ２８が構成される。
パターニングしてストレージノード（ＳＴ）２５を形成
する。また、このストレージノード２５上に容量絶縁膜
２６（例えば、シリコン窒化膜）を形成し、その上に導
電膜（例えば、導電化されたポリシリコン膜）から成る
セルプレート（ＳＰ）２７が形成されて、セルキャパシ
タ２８が構成される。
【００２３】以下、図１０に示すように全面にＣＶＤ酸
化膜とＢＰＳＧ膜等から成る第３の層間絶縁膜２９を形
成し、この第３の層間絶縁膜２９に前記Ｎチャネル型Ｍ
ＯＳトランジスタのソース・ドレイン領域１４，１５上
にコンタクトするコンタクト孔３０を形成した後に、こ
のコンタクト孔３０内に不図示のバリアメタル膜（例え
ば、チタン膜とチタンナイトライド（ＴｉＮ）膜との積
層膜）を介してタングステンプラグ（Ｗ）３１を埋設
し、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，等から成る
金属配線（Ｍ）３２を形成し、以下図示した説明は省略
するが、ジャケット膜を形成して半導体装置が完成す
る。
化膜とＢＰＳＧ膜等から成る第３の層間絶縁膜２９を形
成し、この第３の層間絶縁膜２９に前記Ｎチャネル型Ｍ
ＯＳトランジスタのソース・ドレイン領域１４，１５上
にコンタクトするコンタクト孔３０を形成した後に、こ
のコンタクト孔３０内に不図示のバリアメタル膜（例え
ば、チタン膜とチタンナイトライド（ＴｉＮ）膜との積
層膜）を介してタングステンプラグ（Ｗ）３１を埋設
し、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，等から成る
金属配線（Ｍ）３２を形成し、以下図示した説明は省略
するが、ジャケット膜を形成して半導体装置が完成す
る。
【００２４】尚、本実施形態の説明では、ＣＯＢ（キャ
パシタ・オーバー・ビットライン）構造のＤＲＡＭに適
用して一例を紹介しているが、これに限らずＣＵＢ（キ
ャパシタ・アンダー・ビットライン）構造のＤＲＡＭに
適用しても良く、この場合にはストレージノード用のコ
ンタクト孔を形成した後にドレイン形成用のイオン注入
を行い、セルキャパシタを形成し、その後ドレイン領域
にコンタクトするビット線を形成するものである。
パシタ・オーバー・ビットライン）構造のＤＲＡＭに適
用して一例を紹介しているが、これに限らずＣＵＢ（キ
ャパシタ・アンダー・ビットライン）構造のＤＲＡＭに
適用しても良く、この場合にはストレージノード用のコ
ンタクト孔を形成した後にドレイン形成用のイオン注入
を行い、セルキャパシタを形成し、その後ドレイン領域
にコンタクトするビット線を形成するものである。
【００２５】
【発明の効果】本発明により形成されるソース領域は、
イオン注入により形成される従来のソース領域に比して
不純物イオンのゲート電極下への拡散量を少なくでき、
短チャネル効果に対してゲート長（ＧＬ）マージンを確
保することができ、微細化を図る上で有利となる。
イオン注入により形成される従来のソース領域に比して
不純物イオンのゲート電極下への拡散量を少なくでき、
短チャネル効果に対してゲート長（ＧＬ）マージンを確
保することができ、微細化を図る上で有利となる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１０】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図１１】従来の半導体装置を示す断面図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板上にゲート酸化膜
を介して形成されたゲート電極と、このゲート電極に隣
接するように前記基板表層に形成された逆導電型の拡散
領域と、一方の拡散領域上にコンタクトするビット線
と、他方の拡散領域上にコンタクトするセルキャパシタ
とを有する半導体装置の製造方法において、 前記ドレイン領域は前記ゲート電極をマスクにした逆導
電型不純物のイオン注入により形成し、前記ソース領域
はソース形成領域上に形成した導電膜に含まれた逆導電
型不純物の外方拡散により形成することを特徴とする半
導体装置の製造方法。 - 【請求項２】 一導電型の半導体基板上にゲート酸化膜
を介してゲート電極を形成する工程と、 前記基板上にソース形成領域上を被覆するレジスト膜を
形成した後に逆導電型不純物をイオン注入して前記ゲー
ト電極の一端部に隣接するように前記基板表層に逆導電
型のドレイン領域を形成する工程と、 前記ゲート電極を含む基板全面に第１の層間絶縁膜を形
成した後にこの第１の層間絶縁膜に形成したコンタクト
孔を介して前記ドレイン領域上にコンタクトするビット
線を形成する工程と、 全面に第２の層間絶縁膜を形成した後にこの第２及び第
１の層間絶縁膜に前記ソース形成領域上にコンタクトす
るコンタクト孔を形成する工程と、 前記コンタクト孔内を含む基板全面に導電膜を形成し熱
処理を施すことでこの導電膜に含まれた逆導電型不純物
を外方拡散させて逆導電型のソース領域を形成する工程
と、 前記ソース領域上にセルキャパシタを形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項３】 一導電型の半導体基板上にメモリセルト
ランジスタと周辺用の逆導電型ＭＯＳトランジスタとを
有する半導体装置の製造方法において、 前記基板上にゲート酸化膜を介して前記メモリセルトラ
ンジスタ用の第１ゲート電極と前記逆導電型ＭＯＳトラ
ンジスタ用の第２ゲート電極とを形成する工程と、 前記基板上に前記メモリセルトランジスタ用のソース形
成領域上を被覆するレジスト膜を形成した後に逆導電型
不純物をイオン注入して前記メモリセルトランジスタ用
の第１ゲート電極の一端部に隣接するように逆導電型の
ドレイン領域を形成すると共に前記逆導電型ＭＯＳトラ
ンジスタ用の第２ゲート電極の両端部に隣接するように
逆導電型のソース・ドレイン領域を形成する工程と、 前記第１及び第２ゲート電極を含む基板全面に第１の層
間絶縁膜を形成した後にこの層間絶縁膜に形成したコン
タクト孔を介して前記メモリセルトランジスタ用のドレ
イン領域上にコンタクトするビット線を形成する工程
と、 全面に第２の層間絶縁膜を形成した後にこの第２及び第
１の層間絶縁膜に前記メモリセルトランジスタ用のソー
ス形成領域上にコンタクトするコンタクト孔を形成する
工程と、 前記コンタクト孔内を含む基板全面に導電膜を形成し熱
処理を施すことでこの導電膜に含まれた逆導電型不純物
を外方拡散させて前記第１ゲート電極の他端部に隣接す
るように逆導電型のソース領域を形成する工程と、 前記ソース領域上にセルキャパシタを形成する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11162504A JP2000349260A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11162504A JP2000349260A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349260A true JP2000349260A (ja) | 2000-12-15 |
Family
ID=15755885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11162504A Pending JP2000349260A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014094373A (ja) * | 2012-11-07 | 2014-05-22 | Thermo Electron Led Gmbh | モジュール式の据置型遠心分離機 |
-
1999
- 1999-06-09 JP JP11162504A patent/JP2000349260A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014094373A (ja) * | 2012-11-07 | 2014-05-22 | Thermo Electron Led Gmbh | モジュール式の据置型遠心分離機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |