JP2001196549A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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JP2001196549A JP2000002356A JP2000002356A JP2001196549A JP 2001196549 A JP2001196549 A JP 2001196549A JP 2000002356 A JP2000002356 A JP 2000002356A JP 2000002356 A JP2000002356 A JP 2000002356A JP 2001196549 A JP2001196549 A JP 2001196549A
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Atsushi Hachisuga
敦司 蜂須賀
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Abstract

(57)【要約】 【課題】 製造工程を複雑化することなく、同一半導体
基板上にメモリデバイスとロジックデバイスとを形成す
る半導体装置とその製造方法を提供する。 【解決手段】 ロジックデバイス領域のシリサイドプロ
テクション膜形成工程を省略し、ゲート電極のサイドウ
ォールとシリサイドプロテクション膜を兼用する。これ
により、混載デバイスの形成において工程数の削減がで
きる。また、シリサイドプロテクション膜をマスクに高
濃度不純物領域を形成するので、イオン注入条件の自由
度が高い。また、メモリデバイス領域においても、シリ
サイドプロテクション膜が残存しないので、半導体装置
の信頼性を低下させることなく自己整合的に開口部を形
成することができる。これにより、メモリデバイス領域
のセルフアラインコンタクト開口部において、半導体装
置のソース／ドレイン領域と配線層の良好な電気的接続
がおこなえる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、メモリデバイ
スとロジックデバイスとを同一の半導体基板上に配置し
た半導体装置（以下混載デバイスと記載する）とその製
造方法に関する。
【０００２】
【従来の技術】近年、マルチメディア時代に対応して、
さまざまなデバイスの１チップ化が半導体デバイスには
求められている。その代表的な例としては、ＤＲＡＭ(D
ynamicRandom Access Memory)、ＳＲＡＭ（Static Rand
om Access Memory)、フラッシュメモリ等のメモリデバ
イスとロジックデバイスとを同一の半導体基板上に形成
して、１つのチップに搭載させるものである。
【０００３】図２４は、従来のＤＲＡＭ混載デバイスを
示す断面構造図である。図２４において、左側はメモリ
デバイス形成領域を示し、右側はロジックデバイス形成
領域を示す。以下、図２４を参照して、従来のＤＲＡＭ
混載デバイスの構造について説明する。
【０００４】まず、従来のＤＲＡＭ混載デバイスのメモ
リデバイス形成領域の断面構造について説明する。メモ
リデバイス形成領域では、シリコン基板５１に、ボトム
Ｎウェル５２と、そのボトムＮウェル５２上に形成され
たＰウェル領域５３ａから成る活性領域が設けられてい
る。また、シリコン基板５１の主表面には、分離領域５
４とゲート酸化膜５５が設けられている。分離領域５４
によって囲まれたＰウェル領域５３ａには、ソース／ド
レイン領域５６ａ、５６ｂが形成されている。
【０００５】また、ゲート酸化膜５５および分離酸化膜
５４上には、ゲート電極５７ａ〜５７ｃが所定の間隔を
隔てて形成されている。ゲート電極５７ａ〜５７ｃの上
部表面には、例えば、シリコン窒化膜あるはＴＥＯＳ酸
化膜から成る絶縁膜５８が形成されている。また、絶縁
膜５８およびソース／ドレイン領域５６ａ、５６ｂなら
びに分離領域５４を覆うように、シリコン酸化膜５９が
形成されている。そして、シリコン酸化膜５９上を覆う
ように、シリコン窒化膜６０が形成されている。シリコ
ン窒化膜６０を覆うように、層間絶縁膜６７が形成され
ている。
【０００６】ソース／ドレイン領域５６ｂ上部に位置す
る領域に、層間絶縁膜６７、シリコン窒化膜６０、シリ
コン酸化膜５９、ゲート電極５７ｂと５７ｃ上の絶縁膜
５８の一部、ゲート酸化膜５５を開口するセルフアライ
ンコンタクト開口部６９が形成されている。このセルフ
アラインコンタクト開口部６９は、ソース／ドレイン領
域５６ｂ表面を露出するように形成されている。
【０００７】このセルフアラインコンタクト開口部６９
には、導電物質等からなるプラグを形成し、例えばビッ
ト線用またはキャパシタセルのストレージノードコンタ
クト用のコンタクトとして使用される。プラグ形成後、
ビット線またはキャパシタの下部電極（図示せず）が形
成される。ビット線またはキャパシタの下部電極はプラ
グを介して、ソース／ドレイン領域５６ｂに電気的に接
続される。
【０００８】一方ロジックデバイス形成領域では、シリ
コン基板５１の主表面に、分離領域５４が設けられてい
る。また、分離領域５４によって囲まれた活性領域に
は、それぞれＮウェル領域５３ｂ、Ｐウェル領域５３ｃ
が設けられている。Ｎウェル領域５３ｂには、低濃度不
純物領域である５６ｃ、５６ｄと、高濃度不純領域であ
る６２ｃ、６２ｄが形成され、ＬＤＤ(Lightly Doped D
rain)構造のソース／ドレイン領域７０ｃ、７０ｄを構
成している。
【０００９】また、シリコン基板５１のＰウェル領域５
３ｃには、低濃度不純物領域である５６ｅ、５６ｆと、
高濃度不純物領域である６２ａ、６２ｂが形成され、Ｌ
ＤＤ構造のソース／ドレイン領域７０ａ、７０ｂを構成
している。ソース／ドレイン領域７０ｃと７０ｄとの間
に位置するチャネル領域上には、ゲート酸化膜５５を介
してゲート電極５７ｄが形成されている。また、Ｐウェ
ル領域５３ｃには、ゲート酸化膜５５を介して、ゲート
電極５７ｅが形成されている。
【００１０】ゲート電極５７ｄおよび５７ｅの上部表面
上にはそれぞれシリコン窒化膜あるいはＴＥＯＳ酸化膜
から成る絶縁膜５８が形成されている。また、ゲート電
極５７ｄとその上部表面に形成された絶縁膜５８の側表
面に接するように、シリコン酸化膜５９とシリコン窒化
膜６０からなるサイドウォールが形成されている。同様
に、ゲート電極５７ｅとその上部表面に形成された絶縁
膜５８の側表面に接するように、シリコン酸化膜５９と
シリコン窒化膜６０からなるサイドウォールが形成され
ている。
【００１１】また、ゲート電極５７ｄ上部表面に形成さ
れた絶縁膜５８、サイドウォールの表面上およびソース
／ドレイン領域６２ｃ、６２ｄの一部を覆うように、シ
リサイドプロテクション膜６４が形成されている。そし
て、シリサイドプロテクション膜６４が形成されていな
いソース／ドレイン領域７０ａ〜７０ｄ上には、例えば
コバルトシリサイド膜、チタンシリサイド膜等からなる
高融点金属シリサイド膜６６が形成されている。そし
て、半導体基板５１全面に層間絶縁膜６７が形成されて
いる。
【００１２】なお、従来のＤＲＡＭ混載デバイスにおい
て、活性領域の導電型、注入する不純物の導電型は上記
に限定されるものではなく、その逆の導電型でもかまわ
ない。
【００１３】次に、図１３〜図２４を参照して、従来の
混載デバイスの製造方法について説明する。まず、図１
３に示すように、ボトムＮウェル５２、Ｐウェル領域５
３ａ、Ｎウェル領域５３ｂ、Ｐウェル領域５３ｃが形成
されたシリコン基板５１の主表面上に分離領域５４を形
成する。分離領域５４の分離構造は、ＳＴＩ(ShallowTr
ench Isolation)プロセスを用いて、シリコン基板５１
に深い溝を開口し、酸化膜などの絶縁膜を埋め込むこと
で平坦な分離構造を形成する。
【００１４】シリコン基板５１の主表面上にゲート酸化
膜５５を形成する。そのゲート酸化膜５５上または分離
酸化膜５４上の所定の領域に、ゲート電極５７ａ〜５７
ｅを形成する。ゲート電極５７ａ〜５７ｅ、それらの上
部に形成された絶縁膜５８をマスクとして、Ｐウェル領
域５３ａ、５３ｃにはｎ型の不純物、Ｎウェル領域５３
ｂにはｐ型の不純物をそれぞれシリコン基板５１にイオ
ン注入する。これにより、ソース／ドレイン領域５６
ａ、５６ｂ、低濃度不純物領域５６ｃ〜５６ｆを形成す
る。
【００１５】次に、図１４に示すように、ゲート電極５
７ａ〜５７ｅ、それらの上部に形成された絶縁膜５８を
覆うように、シリコン基板５１全面にシリコン酸化膜５
９を形成する。そして、シリコン酸化膜５９上にシリコ
ン窒化膜６０を形成する。次に、図１５に示すように、
レジスト６１を塗布してロジックデバイス形成領域のｎ
型トランジスタ領域のレジスト６１を開口する写真製版
をおこなう。
【００１６】次に、シリコン酸化膜５９、シリコン窒化
膜６０を異方性エッチングして、ゲート電極５７ｅの両
側にサイドウォールを形成する。そして、サイドウォー
ル等をマスクとして自己整合的にｎ型不純物をさらに注
入し、高濃度不純物領域６２ａ、６２ｂを形成する。低
濃度不純物領域５６ｅ、高濃度不純物領域６２ａで、Ｌ
ＤＤ構造のソース／ドレイン領域７０ａを構成する。ま
た、低濃度不純物領域５６ｆ、高濃度不純物領域６２ｂ
でＬＤＤ構造のソース／ドレイン領域７０ｂを構成す
る。
【００１７】次に、図１６に示すように、レジスト６３
を塗布して、ロジックデバイス形成領域のｐ型トランジ
スタ領域のレジスト６３を開口する写真製版をおこな
う。次に、シリコン酸化膜５９、シリコン窒化膜６０の
異方性エッチングをおこない、ゲート電極５７ｄの両側
にサイドウォールを形成する。そして、サイドウォール
等をマスクとして自己整合的にｐ型不純物をさらに注入
し、高濃度不純物領域６２ｃ、６２ｄを形成する。低濃
度不純物領域５６ｃ、高濃度不純物領域６２ｃでＬＤＤ
構造のソース／ドレイン領域７０ｃを構成する。また、
低濃度不純物領域５６ｄ、高濃度不純物領域６２ｄでＬ
ＤＤ構造のソース／ドレイン領域７０ｄを構成する。
【００１８】レジスト６３を除去した後、図１７に示す
ように、ロジックデバイスのシリサイドプロテクション
膜となるシリコン酸化膜６４をシリコン基板５１全面に
形成する。次にレジストを塗布して、図１８に示すよう
に、写真製版技術によりレジストパターン６５を形成す
る。さらにレジストパターン６５をマスクにして、シリ
コン酸化膜６４を異方性エッチングし、図１９に示すよ
うにレジストパターン６５を除去する。次に、図２０に
示すように、ソース／ドレイン領域７０ａ〜７０ｄの露
出表面に高融点金属シリサイド膜６６を形成する。
【００１９】図２１に示すように、シリコン基板５１全
面に層間絶縁膜６７を形成する。次に図２２に示すよう
に、レジスト６８を塗布して、メモリデバイス形成領域
のソース／ドレイン領域５６ｂ上部のレジストをパター
ニングする写真製版をおこなう。図２３に示すように、
レジスト６８をマスクに、シリコン窒化膜６０をエッチ
ングストッパーとして層間絶縁膜６７を異方性エッチン
グする。レジスト６８を除去した後、図２４に示すよう
に、自己整合的にシリコン窒化膜６０、シリコン酸化膜
５９、絶縁膜５８を異方性エッチングし、ソース／ドレ
イン領域５６ｂを露出させる。以上によりセルフアライ
ンコンタクト開口部６９が形成される。
【００２０】
【発明が解決しようとする課題】図２５〜図３０は、従
来の混載デバイスの図１８に示す工程以降に発生する問
題点を説明するための断面構造図である。以下に、図２
５〜図３０の製造方法について簡単に説明する。図１８
に示すように、従来の混載デバイスでは、シリサイドプ
ロテクション膜６４が不要であるメモリデバイス形成領
域においても、シリサイドプロテクション膜６４が形成
されている。図２５に示すように、レジストパターン６
５をマスクにしてシリサイドプロテクション膜６４のエ
ッチングをおこなう。次に図２６に示すように、ソース
／ドレイン領域７０ａ〜７０ｄの露出表面に高融点金属
シリサイド膜６６を形成する。
【００２１】図２７に示すように、シリコン基板５１全
面に層間絶縁膜６７を形成する。次に図２８に示すよう
に、レジスト６８を塗布してメモリデバイス形成領域の
ソース／ドレイン領域５６ｂ上部のレジストをパターニ
ングする写真製版をおこなう。図２９に示すように、レ
ジスト６８をマスクに、シリコン窒化膜６０をエッチン
グストッパーとして層間絶縁膜６７を異方性エッチング
する。レジスト６８を除去した後、図３０に示すよう
に、自己整合的にシリコン窒化膜６０、シリコン酸化膜
５９、絶縁膜５８を異方性エッチングし、ソース／ドレ
イン領域５６ｂを露出させ、セルフアラインコンタクト
開口部６９を形成する。
【００２２】従来の混載デバイスでは、図２５に示すよ
うに、メモリデバイス形成領域において、シリサイドプ
ロテクション膜６４をエッチングする際のオーバーエッ
チングにより、ゲート電極５７ａ〜５７ｃ上部のシリコ
ン窒化膜６０がエッチングされる。その結果、ソース／
ドレイン領域５６ｂ上部にエッチングストッパーとなる
膜がなく、セルフアラインコンタクト開口部６９を形成
する際、ゲート電極が露出してしまう可能性がある。ゲ
ート電極が露出すると、セルフアラインコンタクト開口
部６９の形成後に形成されるビット線等の配線層とゲー
ト電極の短絡を引き起こし、半導体装置の信頼性を低下
させる問題が生じる。
【００２３】また、図２５に示すように、ゲート電極間
のシリサイドプロテクション膜６４を完全に除去するエ
ッチングは、ゲート電極間のアスペクト比が高いため難
しく、シリサイドプロテクション膜６４がゲート電極間
に残存してしまう。残存したシリサイドプロテクション
膜６４により、ますますゲート電極間のアスペクト比が
高くなる。その結果、図２７に示すように、ＢＰＳＧ等
からなる層間絶縁膜６７の形成の際に、ゲート電極間に
層間絶縁膜６７が形成されず、空洞が形成される。これ
により、トランジスタ間の絶縁が確実にできないため、
半導体デバイスの信頼性を低下させる問題が生じる。
【００２４】また、図２８から図２９に示す工程により
層間絶縁膜６７をエッチングする際に、残存したシリサ
イドプロテクション膜６４はボロン又はリンを含んでな
いためエッチングされにくく、ゲート電極５７ｂと５７
ｃのホールの間で残存してしまう。これにより、図３０
に示すように、セルフアラインコンタクト開口部６９の
アスペクト比が高くなり、セルフアラインコンタクト開
口部６９の形成後に形成される配線層（図示せず）とシ
リコン基板５１上のソース／ドレイン領域５６ｂを接続
することが困難となる問題が生じる。
【００２５】またさらに、混載デバイスでは、各デバイ
ス共有のプロセスと単体デバイス特有のプロセスを有す
ることから、混載デバイス形成の工程数が増加するの
で、製造工程が複雑化する傾向にある。
【００２６】本発明は、かかる従来の混載デバイスの問
題点を改善するためになされたもので、この発明の目的
は、同一半導体基板上に異なるデバイスを形成する混載
デバイスにおいて、製造工程を複雑化することなく信頼
性の高い半導体装置とその製造方法を提供することであ
る。
【００２７】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板の主表面にメモリデバイス領域とロジ
ックデバイス領域を備えた半導体装置であって、メモリ
デバイス領域の主表面に第１のチャネル領域を挟むよう
に間隔を隔てて形成された一対の第１および第２のソー
ス／ドレイン領域と、ロジックデバイス領域の主表面に
第２のチャネル領域を挟むように間隔を隔てて形成され
た一対の第１および第２の低濃度不純物領域と、第１の
チャネル領域、第２のチャネル領域上に、それぞれゲー
ト酸化膜を挟んで形成された第１のゲート電極、第２の
ゲート電極と、第１のゲート電極、第２のゲート電極を
覆うように形成されたシリコン酸化膜と、シリコン酸化
膜上に形成されたシリコン窒化膜と、シリコン窒化膜上
に形成された層間絶縁膜と、メモリデバイス領域に形成
された層間絶縁膜、シリコン窒化膜、シリコン酸化膜の
第１のソース／ドレイン領域上部に位置する領域に形成
されたセルフアラインコンタクト開口部と、第１および
第２の低濃度不純物領域上部に位置する領域まで延び
て、第２のゲート電極の上部と側壁部を覆って形成され
た、シリコン酸化膜およびシリコン窒化膜からなるサイ
ドウォール膜と、サイドウォール膜の両端部を端部とし
て、半導体基板中に形成された第１および第２の高濃度
不純物領域とを備えたものである。
【００２８】また、この発明に係る半導体装置は、ロジ
ックデバイス領域の第２のゲート電極の上部と側壁部に
形成されたシリコン酸化膜とシリコン窒化膜が、第２の
ゲート電極のサイドウォール膜としての機能に加えてさ
らに、シリサイドプロテクション膜としての機能を備え
たことものである。
【００２９】さらにまた、この発明に係る半導体装置の
製造方法は、半導体基板の主表面にメモリデバイス領域
とロジックデバイス領域を備えた半導体装置の製造方法
であって、メモリデバイス領域に第１のチャネル領域を
挟むように間隔を隔てて一対の第１および第２のソース
／ドレイン領域と、ロジックデバイス領域に第２のチャ
ネル領域を挟むように間隔を隔てて一対の第１および第
２の低濃度不純物領域とを形成する工程と、第１のチャ
ネル領域、第２のチャネル領域上にそれぞれゲート酸化
膜を挟んで第１のゲート電極、第２のゲート電極を形成
する工程と、第１のゲート電極、第２のゲート電極を覆
うように半導体基板上にシリコン酸化膜を形成する工程
と、シリコン酸化膜上にシリコン窒化膜を形成する工程
と、第２のゲート電極の上部にレジストを塗布し、レジ
ストをマスクにしてシリコン酸化膜とシリコン窒化膜を
異方性エッチングする工程と、レジスト、シリコン酸化
膜、シリコン窒化膜をマスクにして、半導体基板上に自
己整合的に不純物イオンを注入することにより、第１お
よび第２の高濃度不純物領域を形成する工程とを備えた
ものである。
【００３０】また、この発明に係る半導体装置の製造方
法は、第１および第２の高濃度不純物領域を形成する工
程の後に、第１および第２の高濃度不純物領域の表面領
域に、高融点金属シリサイド膜を形成する工程をさらに
備えたものである。
【００３１】さらにまた、この発明に係る半導体装置の
製造方法は、高融点金属シリサイド膜を形成する工程の
後に、半導体基板全面に層間絶縁膜を形成する工程と、
メモリデバイス領域に形成された層間絶縁膜、シリコン
窒化膜、シリコン酸化膜の第１のソース／ドレイン領域
上部に位置する領域に、セルフアラインコンタクト開口
部を形成する工程とをさらに備えたものである。
【００３２】また、この発明に係る半導体装置の製造方
法は、セルフアラインコンタクト開口部の形成工程は、
シリコン窒化膜をエッチングストッパー膜として、第１
のソース／ドレイン領域上部の層間絶縁膜をエッチング
することにより第１の開口を形成する工程と、第１の開
口内部のシリコン窒化膜とシリコン酸化膜をエッチング
することにより、第１のソース／ドレイン領域にまで達
する第２の開口を形成する工程とを備えたものである。
【００３３】
【発明の実施の形態】以下、この発明の実施の形態を図
面に基づいて説明する。実施の形態を説明する断面構造
図において、左側はメモリデバイス形成領域を示し、右
側はロジックデバイス形成領域を示す。
【００３４】実施の形態１．図１２は、実施の形態１の
ＤＲＡＭ混載デバイスを示す断面構造図である。メモリ
デバイス形成領域では、シリコン基板１に、ボトムＮウ
ェル２と、そのボトムＮウェル２上に形成されたＰウェ
ル領域３ａから成る活性領域が形成されている。また、
シリコン基板１の主表面上には、分離領域４とゲート酸
化膜５が設けられている。分離領域４によって囲まれた
Ｐウェル領域３ａには、ソース／ドレイン領域６ａ、６
ｂが形成されている。
【００３５】ゲート酸化膜５および分離酸化膜４上に
は、ゲート電極７ａ〜７ｃが所定の間隔を隔てて形成さ
れている。ゲート電極７ａ〜７ｃの上部表面には、例え
ば、シリコン窒化膜あるはＴＥＯＳ酸化膜から成る絶縁
膜８が形成されている。また、絶縁膜８およびソース／
ドレイン領域６ａ、６ｂならびに分離領域４を覆うよう
に、シリコン酸化膜９が形成されている。そして、シリ
コン酸化膜９上を覆うように、シリコン窒化膜１０が形
成されている。さらに、シリコン窒化膜１０を覆うよう
に、層間絶縁膜１５が形成されている。層間絶縁膜１５
は、ボロン又はリンもしくはその両方を含んだシリコン
酸化膜である。
【００３６】ソース／ドレイン領域６ｂ上部に位置する
領域に、層間絶縁膜１５、シリコン窒化膜１０、シリコ
ン酸化膜９、ゲート電極７ｂと７ｃ上の絶縁膜８の一
部、ゲート酸化膜５を開口したセルフアラインコンタク
ト開口部１７が形成されている。このセルフアラインコ
ンタクト開口部１７は、ソース／ドレイン領域６ｂの表
面を露出するように形成され、例えば、ビット線用、ま
たはキャパシタセルのストレージノードコンタクト用と
して使用される。そして、セルフアラインコンタクト開
口部１７に導電物質等からなるプラグを形成し、ビット
線またはキャパシタの下部電極が形成される（図示せ
ず）。ビット線またはキャパシタの下部電極はプラグを
介して、ソース／ドレイン領域６ｂに電気的に接続され
る。
【００３７】一方ロジックデバイス形成領域では、シリ
コン基板１の主表面上に、分離領域４が設けられてい
る。また、分離領域４によって囲まれた活性領域とし
て、Ｎウェル領域３ｂ、Ｐウェル領域３ｃが設けられて
いる。Ｎウェル領域３ｂには、低濃度不純物領域である
６ｃ、６ｄと、高濃度不純領域である１２ｃ、１２ｄが
それぞれ形成され、ＬＤＤ構造のソース／ドレイン領域
１８ｃ、１８ｄを構成している。
【００３８】また、シリコン基板１のＰウェル領域３ｃ
には、低濃度不純物領域である６ｅ、６ｆと、高濃度不
純物領域である１２ａ、１２ｂが形成され、ＬＤＤ構造
のソース／ドレイン領域１８ａ、１８ｂを構成してい
る。
【００３９】Ｎウェル領域３ｂには、ゲート酸化膜５を
介して、ゲート電極７ｄが形成されている。ゲート電極
７ｄの上部表面上には、シリコン窒化膜あるいはＴＥＯ
Ｓ酸化膜から成る絶縁膜８が形成されている。また、ゲ
ート電極７ｄと絶縁膜８の側表面、絶縁膜８の上部、ゲ
ート酸化膜５を覆うように、シリコン酸化膜９が形成さ
れている。シリコン酸化膜９上には、シリコン窒化膜１
０が形成されている。シリコン酸化膜９とシリコン窒化
膜１０は、ゲート電極７ｄのサイドウォールとしての機
能と、ロジックデバイスにおけるシリサイドプロテクシ
ョン膜としての機能を兼用しているシリサイドプロテク
ション膜／サイドウォール１９である。
【００４０】Ｎウェル領域３ｂでは、高濃度不純物領域
１２ｃ、１２ｄの低濃度不純物領域側のエッジは、シリ
サイドプロテクション膜／サイドウォール１９である。
これは、高濃度不純物領域１２ｃ、１２ｄがシリサイド
プロテクション膜／サイドウォール１９をマスクにして
形成されるからである。これにより、高濃度不純物領域
１２ｃ、１２ｄを形成するイオン注入の際に、ゲート電
極の膜厚等を考慮してイオン注入条件を最適化する必要
がなく、注入エネルギー等の注入条件の自由度が高くな
る。
【００４１】Ｐウェル領域３ｃには、ゲート酸化膜５を
介して、ゲート電極７ｅが形成されている。ゲート電極
７ｅの上部表面上には、シリコン窒化膜あるいはＴＥＯ
Ｓ酸化膜から成る絶縁膜８が形成されている。また、ゲ
ート電極７ｅとその上部表面に形成された絶縁膜８の側
表面に接するように、シリコン酸化膜９とシリコン窒化
膜１０からなるサイドウォールが形成されている。
【００４２】シリサイドプロテクション膜／サイドウォ
ール１９が形成されていないソース／ドレイン領域１８
ａ〜１８ｄの露出表面上には、例えばコバルトシリサイ
ド膜、チタンシリサイド膜等からなる高融点金属シリサ
イド膜１４が形成されている。
【００４３】そして、半導体基板１全面を覆うように層
間絶縁膜１５が形成されている。なお、実施の形態１に
おける混載デバイスにおいて、活性領域の導電型、注入
する不純物の導電型は上記に限定されるものではなく、
その逆の導電型でもかまわない。
【００４４】実施の形態２．次に、図１〜図１２を参照
して、実施の形態１に示したＤＲＡＭ混載デバイスの製
造方法について説明する。図１に示すように、ボトムＮ
ウェル２、Ｐウェル領域３ａ、Ｎウェル領域３ｂ、Ｐウ
ェル領域３ｃが形成されたシリコン基板１の主表面上
に、分離領域４を形成する。分離領域４の分離構造は、
ＳＴＩ(Shallow Trench Isolation)プロセスを用いて、
シリコン基板１に深い溝を開口し、酸化膜などの絶縁膜
を埋め込むことで平坦な分離構造を形成する。
【００４５】シリコン基板１の主表面に、例えば熱酸化
等によりシリコン酸化膜から成るゲート酸化膜５を形成
する。ゲート酸化膜としては、シリコン酸化膜を窒化処
理してオキシナイトライド膜を用いてもよい。ゲート酸
化膜５または分離酸化膜４上に、ゲート電極７ａ〜７ｅ
を形成し、さらに絶縁膜８を形成する。ゲート電極７
ａ、７ｂ、７ｃ、７ｄ、７ｅとそれぞれの上部に形成さ
れた絶縁膜８は、例えばレジスト等の同一マスクでパタ
ーニングして形成される。ゲート電極７ａ〜７ｅとそれ
らの上部に形成された絶縁膜８をマスクとして、Ｐウェ
ル領域３ａ、３ｃにはｎ型の不純物、Ｎウェル領域３ｂ
にはｐ型の不純物をイオン注入することによって、ソー
ス／ドレイン領域６ａ、６ｂ、低濃度不純物領域６ｃ〜
６ｆを形成する。
【００４６】次に、図２に示すように、ゲート電極７ａ
〜７ｅ、それらの上部に形成された絶縁膜８を覆うよう
に、シリコン基板１全面にシリコン酸化膜９を形成す
る。そして、シリコン酸化膜９上にシリコン窒化膜１０
を形成する。次に、図３に示すように、レジスト１１を
塗布してロジックデバイス形成領域のｎ型トランジスタ
領域を写真製版技術により開口する。
【００４７】次に、シリコン酸化膜９、シリコン窒化膜
１０を異方性エッチングし、ゲート電極７ｅとその上部
の絶縁膜８の両側にサイドウォールを形成する。そし
て、サイドウォール等をマスクにして自己整合的にｎ型
不純物をさらに注入し、高濃度不純物領域１２ａ、１２
ｂを形成する。低濃度不純物領域６ｅ、高濃度不純物領
域１２ａで、ＬＤＤ構造のソース／ドレイン領域１８ａ
を構成する。また、低濃度不純物領域６ｆ、高濃度不純
物領域１２ｂでＬＤＤ構造のソース／ドレイン領域１８
ｂを構成する。ソース／ドレイン領域１８ａと１８ｂで
チャネル領域を挟むように間隔を隔てて、一対のソース
／ドレイン領域が完成される。
【００４８】次に、図４に示すように、レジスト１３を
塗布してロジックデバイス形成領域のｐ型トランジスタ
領域において、ゲート電極７ｄ上部のシリコン酸化膜９
およびシリコン窒化膜１０を残す部分にのみレジストパ
ターン１３を形成する。次に、図５に示すように、レジ
ストパターン１３をマスクにしてシリコン酸化膜９、シ
リコン窒化膜１０、ゲート酸化膜５の異方性エッチング
をおこなう。
【００４９】そして、図６に示すように、レジスト１３
をマスクにしてｐ型不純物をさらに注入し、高濃度不純
物領域１２ｃ、１２ｄを形成する。低濃度不純物領域６
ｃ、高濃度不純物領域１２ｃでＬＤＤ構造のソース／ド
レイン領域１８ｃを構成する。また、低濃度不純物領域
６ｄ、高濃度不純物領域１２ｄでＬＤＤ構造のソース／
ドレイン領域１８ｄを構成する。ソース／ドレイン領域
１８ｃと１８ｄでチャネル領域を挟むように間隔を隔て
て一対のソース／ドレイン領域が完成される。
【００５０】次に、図７に示すようにレジストパターン
１３を除去した後、図８に示すように、シリコン酸化膜
９、シリコン窒化膜１０をシリサイドプロテクション膜
として、ロジックデバイス形成領域の高濃度不純物領域
１２ａ〜１２ｄ表面に、例えばコバルトシリサイド、チ
タンシリサイド等の高融点金属シリサイド膜１４を形成
する。高融点金属シリサイド膜１４は、コバルトあるい
はチタン等を蒸着した後、熱反応によりシリコン基板１
と反応させてコバルトシリサイド膜あるいはチタンシリ
サイド膜を形成する。
【００５１】次に、図９に示すように、シリコン基板１
全面に層間絶縁膜１５を形成する。そして、図１０に示
すように、レジスト１６を塗布して、メモリデバイス形
成領域のソース／ドレイン領域６ｂ上部のレジスト１６
を写真製版技術によりパターニングする。図１１に示す
ように、レジスト１６をマスクに、シリコン窒化膜１０
をエッチングストッパーとして層間絶縁膜１５を異方性
エッチングする。
【００５２】レジスト１６を除去した後、図１２に示す
ように、シリコン窒化膜１０、シリコン酸化膜９、絶縁
膜８の一部、シリコン酸化膜５を異方性エッチングし、
ソース／ドレイン領域６ｂを露出させる。以上により、
セルフアラインコンタクト開口部１７が形成される。こ
の開口部１７は、ビット線（図示せず）とソース／ドレ
イン領域６ｂとのコンタクトプラグ、あるいはキャパシ
タセルの下部電極とのコンタクトプラグ、その他のプラ
グを形成するコンタクトホールとして使用される。
【００５３】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、半導体基板の主表面にメモリデバイス領域
とロジックデバイス領域を備えた半導体装置であって、
メモリデバイス領域の主表面に第１のチャネル領域を挟
むように間隔を隔てて形成された一対の第１および第２
のソース／ドレイン領域と、ロジックデバイス領域の主
表面に第２のチャネル領域を挟むように間隔を隔てて形
成された一対の第１および第２の低濃度不純物領域と、
第１のチャネル領域、第２のチャネル領域上に、それぞ
れゲート酸化膜を挟んで形成された第１のゲート電極、
第２のゲート電極と、第１のゲート電極、第２のゲート
電極を覆うように形成されたシリコン酸化膜と、シリコ
ン酸化膜上に形成されたシリコン窒化膜と、シリコン窒
化膜上に形成された層間絶縁膜と、メモリデバイス領域
に形成された層間絶縁膜、シリコン窒化膜、シリコン酸
化膜の第１のソース／ドレイン領域上部に位置する領域
に形成されたセルフアラインコンタクト開口部と、第１
および第２の低濃度不純物領域上部に位置する領域まで
延びて、第２のゲート電極の上部と側壁部を覆って形成
された、シリコン酸化膜およびシリコン窒化膜からなる
サイドウォール膜と、サイドウォール膜の両端部を端部
として、半導体基板中に形成された第１および第２の高
濃度不純物領域とを備えたので、メモリデバイス領域で
のセルフアラインコンタクト開口部の形成が半導体装置
の信頼性を低下することなくできる。また、メモリデバ
イスとロジックデバイス共有のプロセスで、半導体装置
が形成されているので、工程数の増加を抑制することが
できる。また、高濃度不純物領域を形成するイオン注入
の際に、ゲート電極の膜厚等を考慮してイオン注入条件
を最適化する必要がなく、注入条件の自由度が高くなる
という効果がある。
【００５４】また、ロジックデバイス領域の第２のゲー
ト電極の上部と側壁部に形成されたシリコン酸化膜とシ
リコン窒化膜が、第２のゲート電極のサイドウォール膜
としての機能に加えてさらに、シリサイドプロテクショ
ン膜としての機能を備えたので、ロジックデバイス形成
領域のシリサイドプロテクション膜形成工程の削減がで
き、半導体装置の工程数の削減ができる。また、サイド
ウォール膜とシリサイドプロテクション膜を兼用したこ
とにより、メモリデバイス領域に必要でないシリサイド
プロテクション膜が形成されないので、セルフアライン
コンタクト開口部の形成ができ、半導体装置の信頼性低
下を抑制できる。
【００５５】さらにまた、この発明に係る半導体装置の
製造方法によれば、半導体基板の主表面にメモリデバイ
ス領域とロジックデバイス領域を備えた半導体装置の製
造方法であって、メモリデバイス領域に第１のチャネル
領域を挟むように間隔を隔てて一対の第１および第２の
ソース／ドレイン領域と、ロジックデバイス領域に第２
のチャネル領域を挟むように間隔を隔てて一対の第１お
よび第２の低濃度不純物領域とを形成する工程と、第１
のチャネル領域、第２のチャネル領域上にそれぞれゲー
ト酸化膜を挟んで第１のゲート電極、第２のゲート電極
を形成する工程と、第１のゲート電極、第２のゲート電
極を覆うように半導体基板上にシリコン酸化膜を形成す
る工程と、シリコン酸化膜上にシリコン窒化膜を形成す
る工程と、第２のゲート電極の上部にレジストを塗布
し、レジストをマスクにしてシリコン酸化膜とシリコン
窒化膜を異方性エッチングする工程と、レジスト、シリ
コン酸化膜、シリコン窒化膜をマスクにして、半導体基
板上に自己整合的に不純物イオンを注入することによ
り、第１および第２の高濃度不純物領域を形成する工程
とを備えたので、メモリデバイスとロジックデバイス共
有のプロセスで、半導体装置が形成されているので、半
導体装置の工程数の削減ができる。
【００５６】また、第１および第２の高濃度不純物領域
を形成する工程の後に、第１および第２の高濃度不純物
領域の表面領域に、高融点金属シリサイド膜を形成する
工程をさらに備えたので、第１および第２の高濃度不純
物領域の寄生抵抗を低減することができる。
【００５７】さらにまた、高融点金属シリサイド膜を形
成する工程の後に、半導体基板全面に層間絶縁膜を形成
する工程と、メモリデバイス領域に形成された層間絶縁
膜、シリコン窒化膜、シリコン酸化膜の第１のソース／
ドレイン領域上部に位置する領域に、セルフアラインコ
ンタクト開口部を形成する工程とをさらに備えたので、
半導体装置の信頼性低下を抑制することができる。
【００５８】また、セルフアラインコンタクト開口部の
形成工程は、シリコン窒化膜をエッチングストッパー膜
として、第１のソース／ドレイン領域上部の層間絶縁膜
をエッチングすることにより第１の開口を形成する工程
と、第１の開口内部のシリコン窒化膜とシリコン酸化膜
をエッチングすることにより、第１のソース／ドレイン
領域にまで達する第２の開口を形成する工程とを備えた
ので、半導体装置の信頼性を低下させることなく、セル
フアラインコンタクトの開口ができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図２】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図３】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図４】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図５】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図６】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図７】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図８】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図９】 この発明の実施の形態１における半導体装置
の製造方法を説明するための断面構造図である。
【図１０】 この発明の実施の形態１における半導体装
置の製造方法を説明するための断面構造図である。
【図１１】 この発明の実施の形態１における半導体装
置の製造方法を説明するための断面構造図である。
【図１２】 この発明の実施の形態１における半導体装
置およびその製造方法を説明するための断面構造図であ
る。
【図１３】 従来の混載デバイスの製造方法を説明する
ための断面構造図である。
【図１４】 従来の混載デバイスの製造方法を説明する
ための断面構造図である。
【図１５】 従来の混載デバイスの製造方法を説明する
ための断面構造図である。
【図１６】 従来の混載デバイスの製造方法を説明する
ための断面構造図である。
【図１７】 従来の混載デバイスの製造方法を説明する
ための断面構造図である。
【図１８】 従来の混載デバイスの製造方法を説明する
ための断面構造図である。
【図１９】 従来の混載デバイスの製造方法を説明する
ための断面構造図である。
【図２０】 従来の混載デバイスの製造方法を説明する
ための断面構造図である。
【図２１】 従来の混載デバイスの製造方法を説明する
ための断面構造図である。
【図２２】 従来の混載デバイスの製造方法を説明する
ための断面構造図である。
【図２３】 従来の混載デバイスの製造方法を説明する
ための断面構造図である。
【図２４】 従来の混載デバイスおよびその製造方法を
説明するための断面構造図である。
【図２５】 従来の混載デバイスの問題点を説明するた
めの断面構造図である。
【図２６】 従来の混載デバイスの問題点を説明するた
めの断面構造図である。
【図２７】 従来の混載デバイスの問題点を説明するた
めの断面構造図である。
【図２８】 従来の混載デバイスの問題点を説明するた
めの断面構造図である。
【図２９】 従来の混載デバイスの問題点を説明するた
めの断面構造図である。
【図３０】 従来の混載デバイスの問題点を説明するた
めの断面構造図である。
【符号の説明】
１ シリコン基板、 ２ ボトムＮウェル、 ３ａ Ｐ
ウェル領域、 ３ｂＮウェル領域、 ３ｃ Ｐウェル領
域、 ４ 分離領域、 ５ ゲート酸化膜、６ａ ソー
ス／ドレイン領域 ６ｂ ソース／ドレイン領域、 ６
ｃ〜６ｆ低濃度不純物領域、 ７ａ〜７ｅ ゲート電
極、 ８ 絶縁膜、 ９ シリコン酸化膜、 １０ シ
リコン窒化膜、 １２ａ〜１２ｄ 高濃度不純物領域、
１４ 高融点金属シリサイド膜、 １５ 層間絶縁
膜、 １７ セルフアラインコンタクト開口部、 １８
ａ〜１８ｄ ソース／ドレイン領域、 １９ シリサイ
ドプロテクション膜／サイドウォール

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面にメモリデバイス領
    域とロジックデバイス領域を備えた半導体装置であっ
    て、 前記メモリデバイス領域の主表面に第１のチャネル領域
    を挟むように間隔を隔てて形成された一対の第１および
    第２のソース／ドレイン領域と、 前記ロジックデバイス領域の主表面に第２のチャネル領
    域を挟むように間隔を隔てて形成された一対の第１およ
    び第２の低濃度不純物領域と、 前記第１のチャネル領域、前記第２のチャネル領域上
    に、それぞれゲート酸化膜を挟んで形成された第１のゲ
    ート電極、第２のゲート電極と、 前記第１のゲート電極、前記第２のゲート電極を覆うよ
    うに形成されたシリコン酸化膜と、 前記シリコン酸化膜上に形成されたシリコン窒化膜と、 前記シリコン窒化膜上に形成された層間絶縁膜と、 前記メモリデバイス領域に形成された前記層間絶縁膜、
    前記シリコン窒化膜、前記シリコン酸化膜の前記第１の
    ソース／ドレイン領域上部に位置する領域に形成された
    セルフアラインコンタクト開口部と、 前記第１および前記第２の低濃度不純物領域上部に位置
    する領域まで延びて、前記第２のゲート電極の上部と側
    壁部を覆って形成された、前記シリコン酸化膜および前
    記シリコン窒化膜からなるサイドウォール膜と、 前記サイドウォール膜の両端部を端部として、前記半導
    体基板中に形成された第１および第２の高濃度不純物領
    域とを備えた、半導体装置。
  2. 【請求項２】 ロジックデバイス領域の第２のゲート電
    極の上部と側壁部に形成されたシリコン酸化膜とシリコ
    ン窒化膜は、前記第２のゲート電極のサイドウォール膜
    としての機能に加えてさらに、シリサイドプロテクショ
    ン膜としての機能を備えたことを特徴とする請求項１記
    載の半導体装置。
  3. 【請求項３】 半導体基板の主表面にメモリデバイス領
    域とロジックデバイス領域を備えた半導体装置の製造方
    法であって、 前記メモリデバイス領域に第１のチャネル領域を挟むよ
    うに間隔を隔てて一対の第１および第２のソース／ドレ
    イン領域と、前記ロジックデバイス領域に第２のチャネ
    ル領域を挟むように間隔を隔てて一対の第１および第２
    の低濃度不純物領域とを形成する工程と、 前記第１のチャネル領域、前記第２のチャネル領域上に
    それぞれゲート酸化膜を挟んで第１のゲート電極、第２
    のゲート電極を形成する工程と、 前記第１のゲート電極、前記第２のゲート電極を覆うよ
    うに前記半導体基板上にシリコン酸化膜を形成する工程
    と、 前記シリコン酸化膜上にシリコン窒化膜を形成する工程
    と、 前記第２のゲート電極の上部にレジストを塗布し、レジ
    ストをマスクにして前記シリコン酸化膜と前記シリコン
    窒化膜を異方性エッチングする工程と、 前記レジスト、前記シリコン酸化膜、前記シリコン窒化
    膜をマスクにして、前記半導体基板上に自己整合的に不
    純物イオンを注入することにより、第１および第２の高
    濃度不純物領域を形成する工程とを備えた、半導体装置
    の製造方法。
  4. 【請求項４】 第１および第２の高濃度不純物領域を形
    成する工程の後に、前記第１および前記第２の高濃度不
    純物領域の表面領域に、高融点金属シリサイド膜を形成
    する工程をさらに備えた、請求項３記載の半導体装置の
    製造方法。
  5. 【請求項５】 高融点金属シリサイド膜を形成する工程
    の後に、半導体基板全面に層間絶縁膜を形成する工程
    と、 メモリデバイス領域に形成された前記層間絶縁膜、シリ
    コン窒化膜、シリコン酸化膜の第１のソース／ドレイン
    領域上部に位置する領域に、セルフアラインコンタクト
    開口部を形成する工程とをさらに備えた、請求項３また
    は４記載の半導体装置の製造方法。
  6. 【請求項６】 セルフアラインコンタクト開口部の形成
    工程は、シリコン窒化膜をエッチングストッパー膜とし
    て、第１のソース／ドレイン領域上部の層間絶縁膜をエ
    ッチングすることにより第１の開口を形成する工程と、 前記第１の開口内部の前記シリコン窒化膜とシリコン酸
    化膜をエッチングすることにより、前記第１のソース／
    ドレイン領域にまで達する第２の開口を形成する工程と
    を備えた請求項５記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638805B2 (en) * 2001-08-03 2003-10-28 Samsung Electronics Co., Ltd. Method of fabricating a DRAM semiconductor device
WO2003096421A1 (fr) * 2002-05-14 2003-11-20 Sony Corporation Dispositif a semi-conducteur et son procede de fabrication, et dispositif electronique
JP2005505922A (ja) * 2001-10-01 2005-02-24 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 仮想接地アレイのためのサリサイドゲート

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6890824B2 (en) 2001-08-23 2005-05-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
KR100429886B1 (ko) * 2002-05-15 2004-05-03 삼성전자주식회사 균일한 실리사이드 접합을 갖는 집적 회로 반도체 소자 및그 제조방법
US7858458B2 (en) 2005-06-14 2010-12-28 Micron Technology, Inc. CMOS fabrication
JP2007157870A (ja) * 2005-12-02 2007-06-21 Renesas Technology Corp 半導体装置及びその製造方法
KR100660720B1 (ko) * 2005-12-29 2006-12-21 동부일렉트로닉스 주식회사 수평 구조의 게이트 커패시터 및 그 제조 방법
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009726B1 (ko) 1992-07-07 1996-07-23 방금택 도로변의 차량 방음벽
JP2953404B2 (ja) 1995-12-08 1999-09-27 ソニー株式会社 半導体装置及びその製造方法
JPH1168103A (ja) 1997-08-22 1999-03-09 Mitsubishi Electric Corp 半導体装置の製造方法
JPH11297991A (ja) * 1998-04-06 1999-10-29 Seiko Epson Corp 半導体装置
US6004843A (en) * 1998-05-07 1999-12-21 Taiwan Semiconductor Manufacturing Company Process for integrating a MOS logic device and a MOS memory device on a single semiconductor chip
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
KR100343135B1 (ko) * 1998-07-24 2002-09-18 삼성전자 주식회사 단채널효과를개선한모스트랜지스터제조방법
JP2000150681A (ja) * 1998-11-16 2000-05-30 Toshiba Corp 半導体装置
JP2000332210A (ja) * 1999-05-24 2000-11-30 Mitsubishi Electric Corp 半導体装置の製造方法
JP2001077209A (ja) * 1999-07-08 2001-03-23 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638805B2 (en) * 2001-08-03 2003-10-28 Samsung Electronics Co., Ltd. Method of fabricating a DRAM semiconductor device
JP2005505922A (ja) * 2001-10-01 2005-02-24 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 仮想接地アレイのためのサリサイドゲート
WO2003096421A1 (fr) * 2002-05-14 2003-11-20 Sony Corporation Dispositif a semi-conducteur et son procede de fabrication, et dispositif electronique
US7235835B2 (en) 2002-05-14 2007-06-26 Sony Corporation Semiconductor device and its manufacturing method, and electronic device
US7884407B2 (en) 2002-05-14 2011-02-08 Sony Corporation Semiconductor device, its manufacturing method and electronic apparatus thereof
KR101053323B1 (ko) 2002-05-14 2011-08-01 소니 주식회사 반도체 장치와 그 제조 방법, 및 전자 기기
US9748289B2 (en) 2002-05-14 2017-08-29 Sony Semiconductor Solutions Corporation Semiconductor device, its manufacturing method and electronic apparatus thereof

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