KR100660720B1 - 수평 구조의 게이트 커패시터 및 그 제조 방법 - Google Patents
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Abstract
수평 구조의 게이트 커패시터 및 그 제조 방법이 개시된다. 수평 구조의 게이트 커패시터는, 반도체 기판 위에 형성되고, 각각이 모스 트랜지스터로 사용되며, 서로 이웃하는 적어도 2개의 게이트 전극; 및 상기 적어도 2개의 게이트 전극 사이에 매립된 커패시터 유전막;을 포함한다. 여기서, 적어도 2개의 게이트 전극 각각의 측벽에는, 커패시터 유전막이 형성되지 않은 반대쪽에 절연 스페이서가 형성될 수 있다. 그리고, 적어도 2개의 게이트 전극 및 기판 사이에는 게이트 절연막이 형성될 수 있다.
커패시터, PIP, MIM
Description
도 1 내지 도 4는 본 발명에 따른 수평 구조의 게이트 커패시터의 제조 방법을 설명하는 도면들이다.
본 발명은 반도체 소자의 커패시터에 관한 것으로서, 보다 자세하게는 모스 트랜지스터 사이의 게이트 커패시터에 관한 것이다.
반도체 소자의 고집적화 기술을 이용하여, 로직 회로 내에 아날로그 커패시터가 로직 회로와 함께 집적화된 반도체 소자가 개발되고 있다. 로직 회로, 예컨대 CMOS 로직에서 사용되는 아날로그 커패시터는 PIP(Polysilicon /Insulator/Polysilicon)와 MIM(Metal/Insulator/Metal) 형태가 주로 사용된다.
이 중에서, PIP 커패시터는, 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자이며, 커패시터를 구성하는 하부 전극과 상부 전극이 로직 트랜지스터의 게이트 전극 물질로 사용되는 다결정 실리콘으로 제조되기 때문에 비교적 공정이 단순하다는 장점을 갖는다.
반면에, MIM 커패시터는, 커패시터 전극으로 사용되는 적어도 2개의 금속층을 형성해야 하므로 그 제조 공정이 복잡하고 또한 제조될 수 있는 단위 면적당 커패시턴스가 PIP 구조에 비해 떨어지지만, 전압이나 온도에 따른 커패시턴스의 변화율을 나타내는 전압 상수 또는 온도 상수가 PIP 구조에 비해 양호하므로, 정밀한 커패시턴스의 제어를 필요로 하는 아날로그 제품에 주로 사용된다.
일반적으로는 게이트 산화막을 이용한 커패시턴스와 PIP 또는 MIM 커패시턴스를 조절하여 사용하고 있다. 그러나, PIP 또는 MIM 커패시터는 MOS(Metal-Oxide-Silicon)형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다. 또한, 게이트 산화막 커패시터는 다결정 실리콘 게이트 및 실리콘 게이트 사이에 형성되는 게이트 산화막의 커패시턴스를 이용하는데, 여러개의 커패시터를 한꺼번에 사용하는 경우에는 실리콘 기판에 의해 병렬 연결되므로, 설계가 자유롭지 못하고 대용량의 커패시턴스를 형성하는 경우에만 제한적으로 사용될 수 있다.
본 발명은 게이트들 사이에 직렬로 연결될 수 있어서 설계가 자유로운 수평 구조의 게이트 커패시터를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 종래의 커패시터에 비하여 제조 공정이 매우 단순하고, 특히 일반적으로 모스(MOS) 트랜지스터를 제조하는 공정과 병행하여 진행될 수 있어서 별도의 추가 공정을 요구하지 않는 수평 구조의 게이트 커패시터의 제조 방법을 제공하는 것이다.
본 발명에 따른 수평 구조의 게이트 커패시터는, 반도체 기판 위에 형성되고, 각각이 모스 트랜지스터로 사용되며, 서로 이웃하는 적어도 2개의 게이트 전극; 및 상기 적어도 2개의 게이트 전극 사이에 매립된 커패시터 유전막;을 포함한다. 여기서, 적어도 2개의 게이트 전극 각각의 측벽에는, 커패시터 유전막이 형성되지 않은 반대쪽에 절연 스페이서가 형성될 수 있다. 그리고, 적어도 2개의 게이트 전극 및 기판 사이에는 게이트 절연막이 형성될 수 있다.
본 발명에 따른 수평 구조의 게이트 커패시터 제조 방법은, (a) 반도체 기판 위에 각각 모스 트랜지스터를 구성하고 서로 이웃하는 적어도 2개의 게이트 전극을 형성하는 단계와, (b) 상기 적어도 2개의 게이트 전극 위에 제1 유전막을 형성하되, 이웃하는 게이트 전극 사이의 갭을 매립하는 단계와, (c) 상기 적어도 2개의 게이트 전극 사이의 갭을 제외한 나머지 영역에 형성된 상기 제1 유전막을 스페이서 식각하여 상기 적어도 2개의 게이트 전극 각각의 일측벽에 스페이서를 형성하는 단계를 포함한다. 특히, (b) 단계 이후에, 상기 제1 유전막 위에 제1 절연막 및 제2 절연막을 순차적으로 형성할 수 있으며, (c) 단계에서는, 제2 절연막, 제1 절연막을 제1 유전막과 함께 스페이서 식각하여 적어도 2개의 게이트 전극 각각의 일측벽에 3중 구조의 스페이서를 형성할 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 수평 구조의 게이트 커패시터 및 그 제조 방법의 바람직한 실시예를 설명하기로 한다.
먼저, 도 1에서 보듯이, 실리콘 반도체 기판(10) 위에 게이트 산화막(12a, 12b, 12c) 및 다결정 실리콘 게이트 전극(14a, 14b, 14c)이 형성된다. 여기서, 게이트 산화막 및 게이트 전극과 함께 모스 트랜지스터를 구성하는 소스 및 드레인 확장 영역은 도면상 전후에 위치한 기판의 활성 영역에 형성된다.
일반적으로, 게이트 산화막 및 게이트 전극을 형성한 후에는 게이트 스페이서를 형성하게 되는데, 본 실시예에서는 산화막-질화막-산화막으로 구성되는 3중 구조의 게이트 스페이서를 형성하는 경우를 예를 들어 설명한다. 본 발명에 따른 수평 구조의 게이트 커패시터는 게이트 스페이서를 형성하는 공정과 병합되어 형성될 수 있다.
도 1에서, 게이트 산화막 및 게이트 전극을 형성한 후, TEOS(Tetra Ethyl Ortho Silicate) 필름을 이용하는 화학기상증착(Chemical Vapor Deposition)을 행하여 산화막(16)을 형성한다. 이때, 산화막(16)은 이웃하는 게이트 전극들 사이의 갭(Gap)을 충분히 매립하도록 두껍게 형성되는 것이 바람직하다. 게이트 전극들(14a, 14b, 14c) 사이의 갭에 매립된 산화막(16a, 16b)은 커패시터 유전막으로 사용되며, 이웃하는 게이트 전극들을 각각 커패시터 전극으로 이용하게 되므로, 직렬로 연결된 게이트 커패시터가 형성될 수 있다.
다음으로, 도 2에서 보듯이, 3중 구조의 스페이서를 형성하기 위하여, 산화막(16) 위에 각각 제1 및 제2 절연막(18, 20)을 순차적으로 형성한다. 제1 절연막(18)은 실리콘 질화막으로 형성되는 것이 바람직하고, 제2 절연막(20)은 산화막(16)과 같이 TEOS-CVD 산화막으로 형성하는 것이 바람직하다.
계속하여, 도 3에서 보듯이, 기판(10) 위에 형성된 산화막(16), 질화막(18) 및 산화막(20)에 대하여 스페이서 식각(spacer etching)을 행한다. 스페이서 식각 공정에서는 헬륨(He), 네온(Ne), 아르곤(Ar)과 같은 불활성 가스의 플라즈마를 이용할 수 있다. 이때, 식각 타겟(Target)을 조정하여 게이트 전극들 사이에 매립된 산화막(16a, 16b)이 식각되지 않도록 하는 것이 바람직하다. 스페이서 식각을 통해서, 도 4에서 보듯이, 양단에 위치한 게이트 전극(14a, 14c)의 일측벽에는 산화막(16), 질화막(18) 및 산화막(20)으로 이루어진 3중 구조의 스페이서가 형성된다.
도 4를 참조하면, 3개의 게이트 전극들 사이에는 각각 커패시터 유전막(16a, 16b)으로 이루어진 2개의 커패시터가 직렬 연결되어 있다. 앞에서 설명한대로, 수평 구조를 갖는 두개의 게이트 커패시터는 게이트 스페이서를 형성하는 공정 중에 형성된다. 본 실시예에서는 3개의 게이트 전극 사이에 2개의 게이트 커패시터를 형성하는 경우를 설명하였으나, 게이트 전극의 수에는 제한이 없다.
본 발명에 따른 수평 구조의 게이트 커패시터의 제조 공정은, PIP 커패시터 또는 MIM 커패시터의 제조 공정과 비교할 때, 그 제조 공정 수가 현저히 감소하며, 별도의 공정을 요하지 않는다. 본 발명에 따른 수평 구조의 게이트 커패시터는 게이트 전극 사이에 직렬로 연결되어 있으므로, 종래의 게이트 산화막 커패시터와 비교할 때 커패시턴스의 조절 및 설계가 매우 용이하다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
Claims (5)
- 수평 구조의 게이트 커패시터로서,반도체 기판 위에 형성되고, 각각이 모스 트랜지스터로 사용되며, 서로 이웃하는 적어도 2개의 게이트 전극; 및상기 적어도 2개의 게이트 전극 사이에 매립된 커패시터 유전막;을 포함하는 게이트 커패시터.
- 제1항에서,상기 적어도 2개의 게이트 전극의 일측벽에 형성되되, 상기 커패시터 유전막이 형성되지 않은 반대쪽 측벽에 형성된 절연 스페이서를 더 포함하는 것을 특징으로 하는 게이트 커패시터.
- 제1항에서,상기 적어도 2개의 게이트 전극 및 상기 기판 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 게이트 커패시터.
- 수평 구조의 게이트 커패시터 제조 방법으로서,(a) 반도체 기판 위에 각각 모스 트랜지스터를 구성하고 서로 이웃하는 적어도 2개의 게이트 전극을 형성하는 단계와,(b) 상기 적어도 2개의 게이트 전극 위에 제1 유전막을 형성하되, 이웃하는 게이트 전극 사이의 갭을 매립하는 단계와,(c) 상기 적어도 2개의 게이트 전극 사이의 갭을 제외한 나머지 영역에 형성된 상기 제1 유전막을 스페이서 식각하여 상기 적어도 2개의 게이트 전극의 일측벽에 스페이서를 형성하는 단계를 포함하는 게이트 커패시터 제조 방법.
- 제4항에서,상기 (b) 단계 이후에, 상기 제1 유전막 위에 제1 절연막 및 제2 절연막을 순차적으로 형성하는 단계를 더 포함하고,상기 (c) 단계에서, 상기 제2 절연막, 상기 제1 절연막을 상기 제1 유전막과 함께 스페이서 식각하여 상기 적어도 2개의 게이트 전극 각각의 일측벽에 3중 구조의 스페이서를 형성하는 것을 특징으로 하는 게이트 커패시터 제조 방법.
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