CN105762134A - 集成电路设备和形成集成电路设备的方法 - Google Patents
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Abstract
本发明实施例公开了集成电路设备及形成集成电路设备的方法，其中，所述设备可包括：半导体衬底；位于所述半导体衬底中的绝缘结构；以及位于所述半导体衬底上的第一电极和第二电极，所述第一电极和所述第二电极耦接至不同的电压源，其中，所述第一电极与所述第二电极平行。本发明实施例可使得所述第一电极、所述第二电极与半导体衬底之间的泄漏电流被消除或减轻。
Description
本发明要求申请日为2015年1月6日，专利号为62/100,158的美国临时专利的优先权，该美国专利的全部内容均包含在本发明中。另外，本发明还要求申请日为2015年1月7日，专利号为62/100,613的美国非临时专利的优先权，该美国专利的全部内容包含在本发明中。
【技术领域】
本发明涉及集成电路设备领域，尤其涉及一种集成电路设备及形成集成电路设备的方法。
【背景技术】
在集成电路设备中，可包括多个实施在其中的去耦合电容器(decouplingcapacitor)。使用这些去耦合电容器是为了减少不期望的电路功率噪声并处理所述集成电路设备的动态的电阻压降(IRdrop)。通常情况下，去耦合电容器的电路结构根据设计要求的不同而不同。最常用的技术为金属氧化物半导体(metal-oxide-semiconductor，MOS)电容器。
例如，当一个去耦合电容器为一个MOS电容器，所述MOS电容器的栅极耦接于电压源(voltagesupply)VDD，所述MOS电容器的源极和漏极耦接于电压源VSS，反之亦然。通常，集成电路设备中去耦合电容器的制程(process)几乎与所述集成电路设备中的核心元件(例如，晶体管)的制程相同。
但是，在先进的半导体制程中使用MOS电容器作为去耦合电容器将导致所述集成电路中存在过多的泄漏电流(leakagecurrent)。该不期望的泄漏电流恶化了所述集成电路设备的性能。最终，很难增强由所集成电路设备所制造的电子产品的质量和可靠性。
因此，在集成电路领域需要发展一种具有去耦合电容器的集成电路设备和方法用于缓解或减轻前述所提及的缺陷。
【发明内容】
本发明提供一种集成电路设备及形成所述集成电路设备的方法。
本发明提供的一种集成电路设备，可包括：半导体衬底；位于所述半导体衬底中的绝缘结构；以及位于所述半导体衬底上的第一电极和第二电极，所述第一电极和所述第二电极耦接至不同的电压源，其中，所述第一电极与所述第二电极平行。
本发明提供的另一种集成电路设备，可包括：半导体衬底；位于所述半导体衬底中的绝缘结构；耦接于第一电压源的多个第一电极；以及耦接于不同于所述第一电压源的第二电压源的第二电极，其中，所述第二电极横向放置在所述多个第一电极之间，且所述多个第一电极和所述第二电极通过所述绝缘结构与所述半导体衬底相隔离和绝缘。
本发明提供的形成集成电路设备的方法可包括：提供半导体衬底；在所述半导体衬底中形成绝缘结构；通过前道工序在所述绝缘结构上形成第一电极；以及通过中间工序在所述绝缘结构上形成第二电极，其中，所述第一电极和所述第二电极耦接于不同的电压源并彼此平行。
本发明的集成电路及形成集成电路的方法在第一电极、第二电极与半导体衬底之间设置有绝缘结构，该绝缘结构使得所述第一电极、所述第二电极与半导体衬底之间的泄漏电流被消除或减轻。
【附图说明】
图1A-1C为依据本发明的一些实施例的形成集成电路设备的方法的各阶段的剖视图。
图2为依据本发明的一些实施例的集成电路设备的俯视图。
图3为依据本发明的其他一些实施例的集成电路设备的剖视图。
图4为依据本发明的其他一些实施例的集成电路设备的剖视图。
【具体实施方式】
以下将列举本发明一些实施例的详细实现，其中一部分实施例将结合附图进行描述。
实施例提供了集成电路设备。所述集成电路设备包括一个或多个位于半导体衬底(semiconductorsubstrate)上的去耦合电容器。所述去耦合电容器由彼此平行(parallel)的两个电极(例如，栅极电极层和最底部金属层)所形成。所述两个电极与所述半导体衬底中的绝缘结构(isolationstructure)重叠(overlap)，并通过所述绝缘结构与所述半导体衬底电绝缘(electricallyinsulated)。因此，所述集成电路设备免于在所述半导体衬底和所述半导体衬底上的栅极电极层之间发生漏极电流。所述集成电路设备的性能显著得到改善。
图1A-1C为依据本发明的一些实施例的形成集成电路设备的方法的各阶段的剖视图。其他的操作可在图1A-1C描述的阶段之前、之间，和/或之后提供。所描述的阶段中的部分阶段可在不同的实施例中被替换或省略。其他的特征也可加入到所述集成电路设备中。在不同的实施例中，接下来将描述的技术特征中的一部分技术特征可被替换或省略。
如图1A所示，半导体衬底100在前道(front-end-of-line，FEOL)工序时被提供。在一些实施例中，所述半导体衬底为块状(bulk)半导体衬底，例如，半导体晶片(semiconductorwafer)。作为举例，所述半导体衬底100为硅片(siliconwafer)。所述半导体衬底100可包括硅或其他元素半导体材料，例如，锗。在其他的一些实施例中，所述半导体衬底100包括化合物半导体(compoundsemiconductor)。所述化合物半导体可包括砷化镓、碳化硅、砷化物，其他合适的化合物半导体中的任一种或者它们的组合。在一些实施例中，所述半导体衬底100包括绝缘层上半导体(semiconductor-on-insulator，SOI)衬底。
所述半导体衬底100包括多个单元区域(cellregion)。在一些实施例中，这些单元区域并排(side-by-side)排列。核心或有源元件(activeelements)(例如晶体管)配置为形成于部分的单元区域中(例如，有源区域)。无源元件(passiveelements)(例如，电容器、电阻器或相似器件)配置为形成于其他的单元区域中(例如，无源区域)。为了简化图示，此处仅描述单元区域110的一部分作为举例。一个或多个去耦合电容器配置为形成于所述单元区域110中。在一些实施例中，所述单元区域110为无源区域。在其他一些实施例中，所述单元区域110中的无源区域远大于所述单元区域110中的有源区域。
如图1A所示，在所述半导体衬底100中形成一个或多个凹处(recess)120。在一些实施例中，采用光刻和蚀刻工艺来形成所述凹处120。随后，在所述凹处120中放置电介质材料(dielectricmaterial)层。最终，在所述半导体衬底100中形成一个或多个绝缘结构(isolationstructures)130。所述绝缘结构130用于定义有源和无源区域并与所述半导体衬底100中和/或上形成的的各种元件电绝缘。在一些实施例中，所述绝缘结构包括浅沟槽绝缘结构(shallowtrenchisolation，STI)，其他合适的绝缘结构中任一种或者它们的组合。
在一些实施例中，通过化学气相沉积(chemicalvapordeposition，CVD)工艺、旋涂(spin-on)工艺、其他合适的工艺中的任一种或者它们的组合，来放置所述电介质材料层。在一些实施例中，所述电介质材料可包括氧化硅，氮化硅，氮氧化硅，低介电常数(低-K)电介质材料，其他合适的材料中的任一种或它们的组合。
依据本发明的一些实施例，形成一个或多个鳍(fin)结构。因此，所述集成电路设备将包括一个或多个鳍场效应晶体管作为核心元件。例如，在所述半导体衬底100中形成多个凹处(例如，凹处120)。最终，在所述凹处120之间形成多个鳍结构。所述凹处120中形成所述绝缘结构130来覆盖或包围所述鳍结构的下部(lowerportion)。
随后，在所述半导体衬底100上形成一个或多个栅极堆叠(gatestacks)140。在一些实施例中，一部分栅极堆叠140与所述半导体衬底100直接接触，或者与所述半导体衬底100所构成的鳍结构直接接触。这些栅极堆叠140配置为所述核心或有源元件的一部分。在所述半导体衬底100中或直接位于这些栅极堆叠140下方的鳍结构中形成或定义沟道区(channelregions)(未图示)。所述沟道区可用于提供接下来将要形成的源极/漏极结构之间的载体的连接路径。
如图1B所示，一部分栅极堆叠140直接形成于所述绝缘结构130上并与所述绝缘结构130物理连接。这些栅极堆叠140配置为无源元件(例如，去耦合电容器)的一部分。没有沟道区形成于或定义在这些栅极堆叠140下方。
每一个所述栅极堆叠140包括栅极电介质层(dielectriclayer)150和栅极电极层(electrodelayer)160。所述栅极电极层160位于所述栅极电介质层150上。在一些实施例中，所述栅极电介质层由氧化硅、氮化硅、氮氧化硅、其他合适的电介质材料中的任一种或者它们的组合所形成。在一些实施例中，所述栅极电极层160包括多晶硅、金属材料、其他合适的导电材料中的任一种或者它们的组合所形成。在一些实施例中，每一个所述栅极堆叠140还包括位于所述栅极电极层160上的硬掩膜(hardmask)170。所述硬掩膜170在形成所述栅极电极层160的过程中可作为蚀刻掩模，并可在后续的制程中保护所述栅极电极层160。
依据本发明的一些实施例，栅极电介质层、栅极电极层、以及硬掩膜层顺序地放置在所述半导体衬底100上。所述栅极电介质层、栅极电极层以及硬掩膜层中的任一个可通过化学气相沉积(chemicalvapordeposition，CVD)工艺，原子层沉积(atomiclayerdeposition，ALD)工艺，物理气相沉积(physicalvapordeposition，PVD)工艺，其他适用的工艺中的任一种或它们的组合进行放置。随后，执行光刻工序和蚀刻工序来图案化所述硬掩膜层以便形成所述硬掩膜170。随后通过所述硬掩膜170中所定义的图案来蚀刻所述栅极电介质层和所述栅极电极层。最终，形成多个包括所述栅极电介质层150、栅极电极层160以及所述硬掩膜170的栅极堆叠140。
在一些实施例中，通过相同步骤来组装形成有源元件和无源元件的所述栅极堆叠140。在其他一些实施例中，通过不同的步骤来组装形成有源元件和所述无源元件的所述栅极堆叠140。
如图1B所示，在所述栅极电介质层150的侧壁(sidewall)、所述栅极电极层160的侧壁以及所述硬掩膜170的侧壁形成栅极间隔(gatespacers)180。在一些实施例中，所述栅极间隔180由氮化硅，氮氧化硅，其它适当的材料中的任一种或它们的组合所组成。在一些实施例中，在所述半导体衬底100和所述栅极堆叠140上放置间隔材料层。随后，执行蚀刻程序来部分地移除所述间隔材料层。最终，仍在所述栅极堆叠140的侧壁上仍保留部分的间隔材料层来形成所述栅极间隔180。
在一些实施例中，在所述前道工艺中，在所述半导体衬底100上形成源极或漏极结构(未图示)。作为举例，在所述半导体衬底100的一部分中掺杂一种或多个合适的掺杂物来形成所述源极或漏极结构。在其他的一些实施例中，所述源极或漏极结构可包括掺杂了一种或多种合适的掺杂物的外延生长半导体材料(例如，硅锗)。所述源极或漏极结构可放置在用于形成有源元件的栅极堆叠140的两个相对面上。最终，在所述集成电路设备中形成核心或有源元件(例如，金属氧化物半导体场效应晶体管(MOSFET)，一个鳍场效应晶体管(FinFET)，或其它合适的晶体管)。
随后，通过多个放置工艺、光刻工艺和蚀刻工艺在所述半导体衬底100和所述绝缘结构130上形成互连结构(interconnectionstructure)。所述互连结构可包括层间电介质(interlayerdielectric，ILD)层，金属间电介质(inter-metaldielectric，IMD)层，金属层，接触或贯穿孔(via)中至少一种。在所述电介质层中形成所述凹处并在所述凹处中放置导电材料来形成所述金属层或所述贯穿孔。最终，所述金属层和所述贯穿孔嵌入在所述层间电介质层和所述金属间电介质层中。一些所述金属层和所述贯穿孔与所述栅极堆叠140和所述源极或漏极结构电连接。
如图1C所示，其示出了包括所述层间电介质层的电介质层190。所述栅极堆叠140和所述栅极间隔180被所述电介质层190所掩埋(bury)。在一些实施例中，所述电介质层190由氧化硅，氮化硅，氮氧化硅，低介电常数(低-K)材料，其他合适的材料中任一种或它们的组合所组成。在一些实施例中，处于单元区域110中的电介质层190由高介电常数(高-K)材料所组成。所述高介电常数材料可包括氧化铪，氧化锆，氧化铝，其他合适的高K材料中的任一种或它们的组合。作为举例，在所述半导体衬底100和所述绝缘结构130上形成电介质材料层。在单元区域110中的电介质材料层的一部分可由高K材料替换。
将中间工序(middle-end-of-line，MEOL)阶段所形成的最底部金属(金属零，M0)层200嵌入到电介质层190中。所述M0层200沿所述栅极堆叠140延伸。在一些实施例中，所述M0层200比所述栅极堆叠140高。所述M0层200的一部分位于所述单元区域110中并与所述绝缘结构130重叠。所述M0层200的另一部分位于所述有源区中并与所述源极或漏极结构重叠。在一些实施例中，所述M0层200包括铜，钨，铝，镍，钛，其他合适的导电材料中任一种或它们的组合。
将中间工序阶段形成的贯穿孔210和220嵌入到电介质层190中。所述贯穿孔210位于所述M0层200上。所述贯穿孔220位于所述栅极堆叠140上。在一些实施例中，所述贯穿孔210与所述贯穿孔220平行。在其他一些实施例中，所述贯穿孔210与所述贯穿孔220不平行。在一些实施例中，所述贯穿孔210和所述贯穿孔220交错(staggered)排列。在一些实施例中，所述贯穿孔210和所述贯穿孔220包括铜，钨，铝，镍，钛，其他合适的导电材料中任一种或它们的组合。
依据本发明的一些实施例，所述金属间电介质层，其他的金属层和贯穿孔(未示出)通过后道工艺形成并放置在所述电介质层190和所述贯穿孔210和220上。
所述贯穿孔210与电压源A电连接，所述贯穿孔220与电压源B电连接，其中，所述电压源B不同于所述电压源A。在一些实施例中，所述电压源A为VDD电压源，所述电压源B为VSS电压源。在其他一些实施例中，所述电压源A为VSS电压源，所述电压源B为VDD电压源。所述M0层200通过贯穿孔210与所述电压源A电连接。所述栅极电极层160通过所述贯穿孔220与所述电压源B电连接。最终，所述M0层200和所述栅极电极层160分别电耦接于不同的电压源。
由于所述M0层200和所述栅极堆叠140的所述栅极电极层160平行，所述M0层200和所述栅极电极层160形成一个或多个去耦合电容器。所述栅极电极层160形成所述去耦合电容器的第一电极。所述M0层200形成所述去耦合电容器的第二电极。在一些实施例中，所述第一电极和所述第二电极交错排列。换言之，一个第一电极位于两个第二电极之间，源极一个第二电极位于两个第一电极之间。
在一些实施例中，所述M0层200和所述栅极堆叠140具有壁形(walllike)结构。所述M0层200和所述栅极电极层160之间的重叠区域增加。因此，所述M0层200和所述栅极电极层160之间的去耦合电容器得到改善。单元区域110中的去耦合电容器主要由所述M0层200和所述栅极堆叠140的所述栅极电极层160所提供。
在其他的实施例中，若所述电介质层190由高-k材料组成，则所述单元区域110中的去耦合电容器可被增大(例如，约2-3倍)。在一些实施例中，每一个所述第二电极(所述M0层200)上形成至少一个贯穿孔210。在其他一些实施例中，一个所述第二电极上形成多个贯穿孔210。因此，所述单元区域110中的去耦合电容器被增强(例如约20％)。可选的，多个第二电极中的每一个上可形成多个贯穿孔210。在一些实施例中，在中间工序，可在所述栅极电极层160和所述M0层200上形成一个或多个导电层(例如，M1层和M2层)。所述M1或M2层可与所述M0层200电连接至相同的电压源，并与所述栅极电极层160重叠。可选的，所述M1或M2层可与所述栅极电极层160电连接至相同的电压源，并与所述M0层200重叠。因此，所述单元区域110中的去耦合电容器进一步得到改善。
特别地，所述单元区域110中的所述栅极电极层160通过所述绝缘结构130与所述半导体衬底100物理隔离并电绝缘。因此，所述栅极电极160和所述半导体衬底100之间不形成去耦合电容器。也即，所述栅极电极160和所述半导体衬底100之间不提供去耦合电容器。最终，在所述单元区域110中，所述栅极电极层160与所述半导体衬底100之间的泄漏电流被消除或减轻了。依据本发明的一些实施例，上述提及的去耦合电容器可实施于电阻电容延迟(RC延迟)电路中。
图2为依据本发明的一些实施例的集成电路设备的俯视图。为简洁起见，图2中与图1A-1C中相同的元件采用图1A-1C中相同的参考序号，在图2中不再对这些元件进行描述。为了说明相对位置，图2中仅示出了所述绝缘结构130、所述半导体衬底100，所述栅极电极层160、所述M0层200以及所述M1层230。可理解的是，所述栅极电极层160、所述M0层200以及所述M1层230可具有其他的配置。
如图2所示，在所述单元区域110的半导体衬底100中形成有一个绝缘结构130。在所述绝缘结构130上形成有所述栅极电极层160和所述M0层200。所述M0层200电连接至第一电压源，且所述栅极电极层160电连接至与所述第一电压源不同的第二电压源。由于所述M0层200和所述栅极电极层160彼此平行，因此在所述绝缘结构130上形成多个去耦合电容器。在一些实施例中，所述栅极电极层160和所述M0层200通过所述绝缘结构130完全地独立于所述半导体衬底100。在其他的一些实施例中，所述栅极电极层160或所述M0层200中的一部分或多部分与所述半导体衬底100相连。
所述栅极电极层160包括与所述栅极堆叠相对应的多个带状部分(stripportion)160’。所述带状部分160’延伸并跨越所述单元区域110的中线(middleline)M。所述M0层200包括比所述带状部分160’短的多个带状部分200’。在一些实施例中，所述多个带状部分200’分布在所述中线M两边。在一些实施例中，一个或多个所述带状部分200’延伸并跨越所述中线M。所述带状部分200’从所述带状部分160’的第一端延伸至与所述第一端相对的第二端。在一些实施例中，所述带状部分200’从所述带状部分160’的第一端或第二端延伸并跨越所述第一端和第二端之间的所述中线。
所述带状部分200’大体上沿所述带状部分160’延伸。换言之，所述带状部分200’和所述带状部分160’沿相同的方向延伸。在一些实施例中，所述带状部分160’的延伸长度大于所述带状部分200’的延伸长度。所述带状部分160’和所述带状部分200’交错排列。在一些实施例中，两个相互对准的带状部分200’，位于两个带状部分160’之间。在其他一些实施例中，一个带状部分200’或大于两个的相互对准的带状部分200’，位于两个带状部分160’之间。
在一些实施例中，在单元区域110中包括栅极电极层160的5个带状部分160’。在其他一些实施例中，单元区域110中的带状部分160’的个数可为4个或低于4个(例如，3个或2个)。用于去耦合电容器的单元区域110的尺寸得以显著减小。因此，具有高集成密度的集成电路设备的性能可被增强。
如图2所示，在所述栅极电极层160和所述M0层200上形成有M1层230。所述M1层230通过贯穿孔与所述栅极电极层160或所述M0层200电连接。在一些实施例中，所述M1层230与所述栅极电极层160和/或所述M0层200重叠。在一些实施例中，所述M1层230延伸并跨越所述中线M并与所述栅极电极层160和所述M0层200重叠。当所述M1层230和所述栅极电极层160电连接至不同的电压源，则在所述M1层230与所述栅极电极层160之间可提供补充的(supplementary)去耦合电容量。当所述M1层230和所述M0层200电连接至不同的电压源，则在所述M1层230与所述M0层200之间可提供补充的去耦合电容量。在一些实施例中，所述M1层230与所述M0层200之间的重叠区域大于所述M1层230与所述栅极电极层160之间的重叠区域。
在一些实施例中，一些所述带状部分160’可通过所述单元区域110下部(所述中线M的下边)上形成的导电层彼此电连接。在一些实施例中，所述单元区域110的上部(所述中线M的上边)中的去耦合电容量大于所述单元区域110的下部中的去耦合电容量。
图3为依据本发明的其他一些实施例的集成电路设备的剖视图。为简洁起见，图3中与图1A-1C、图2中相同的元件采用图1A-1C、图2中相同的参考序号，在图3中不再对这些元件进行描述。
如图3所示，一个栅极堆叠140电连接至电压源A而另一个栅极堆叠140电连接至电压源B。在一些实施例中，没有M0层200位于所述两个栅极堆叠140之间。因此，通过所述两个栅极堆叠140的栅极电极层160(两个带状部分160’)形成一个或多个去耦合电容器。所述两个带状部分160’形成所述去耦合电容器的第一电极和第二电极。
图4为依据本发明的其他一些实施例的集成电路设备的剖视图。为简洁起见，图3中与图1A-1C、图2中相同的元件采用图1A-1C、图2中相同的参考序号，在图3中不再对这些元件进行描述。
如图4所示，所述M0层200的一个带状部分200’电连接至电压源A而所述M0层200的另一个带状部分200’电连接至电压源B。在一些实施例中，没有栅极堆叠140位于所述两个带状部分200’之间。因此，由所述M0层200的两个带状部分200’形成一个或多个去耦合电容器。所述两个带状部分200’形成所述去耦合电容器的第一电极和第二电极。
实施例提供集成电路设备。所述集成电路设备包括位于半导体衬底上的一个或多个去耦合电容器。所述去耦合电容器由第一和第二电极构成。所述第一和第二电极可为前道工序时形成的栅极电极层和中间工序形成的最底部金属层。可选的，所述第一和第二电极可为前道工序时形成的栅极电极层或中间工序形成的最底部金属层。所述第一和第二电极彼此平行。所述第一和第二电极与所述半导体衬底中的绝缘结构重叠并通过所述绝缘结构与所述半导体衬底电绝缘。换言之，在所述去耦合电容器下实际上没有定义或形成有源区域。最终，泄漏电流显著抑制。由所述集成电路设备制造的电子产品的可靠性和质量显著改善。
权利要求书中用以修饰元件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
Claims (22)
1.一种集成电路设备，其特征在于，包括：
半导体衬底；
位于所述半导体衬底中的绝缘结构；以及
位于所述半导体衬底上的第一电极和第二电极，所述第一电极和所述第二电极耦接至不同的电压源，其中，所述第一电极与所述第二电极平行。
2.如权利要求1所述的集成电路设备，其特征在于，所述第一电极由栅极电极层制成，所述第二电极由最底部金属层制成。
3.如权利要求1所述的集成电路设备，其特征在于，所述第一电极和所述第二电极由栅极电极层制成。
4.如权利要求1所述的集成电路设备，其特征在于，所述第一电极和所述第二电极由最底部金属层制成。
5.如权利要求1所述的集成电路设备，其特征在于，所述第一电极和所述电极在所述绝缘层上沿相同的方向延伸。
6.如权利要求5所述的集成电路设备，其特征在于，所述第一电极的延伸长度大于所述第二电极的延伸长度。
7.如权利要求1所述的集成电路设备，其特征在于，还包括位于所述第一电极和所述第二电极之间的电介质层，其中，所述电介质层覆盖所述绝缘结构。
8.如权利要求7所述的集成电路设备，其特征在于，所述电介质层包括高介电常数材料。
9.如权利要求7所述的集成电路设备，其特征在于，还包括嵌于所述电介质层中的至少一个贯穿孔，其中，所述所述至少一个贯穿孔电连接至所述第一电极或所述第二电极。
10.如权利要求1-9中任一项所述的集成电路设备，其特征在于，所述第一电极和所述第二电极与所述绝缘结构重叠。
11.如权利要求1-6中任一项所述的集成电路设备，其特征在于，还包括放置在所述第一电极和所述第二电极上的一个或多个导电层。
12.一种集成电路设备，其特征在于，包括：
半导体衬底；
位于所述半导体衬底中的绝缘结构；
耦接于第一电压源的多个第一电极；以及
耦接于不同于所述第一电压源的第二电压源的第二电极，其中，所述第二电极横向放置在所述多个第一电极之间，且所述多个第一电极和所述第二电极通过所述绝缘结构与所述半导体衬底相隔离和绝缘。
13.如权利要求12所述的集成电路设备，其特征在于，所述多个第一电极和所述第二电极包括不同的材料。
14.如权利要求12所述的集成电路设备，其特征在于，所述多个第一电极和所述第二电极包括相同的材料。
15.如权利要求12-14中任一项所述的集成电路设备，其特征在于，所述多个第一电极中的其中一个包括第一端和第二端，所述第二电极从所述第一端向所述第二端延伸。
16.如权利要求15所述的集成电路设备，其特征在于，所述第二电极延伸并跨越所述第一端和所述第二端之间的距离的一半。
17.一种形成集成电路设备的方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底中形成绝缘结构；
通过前道工序在所述绝缘结构上形成第一电极；以及
通过中间工序在所述绝缘结构上形成第二电极，其中，所述第一电极和所述第二电极耦接于不同的电压源并彼此平行。
18.如权利要求17所述的形成集成电路设备的方法，其特征在于，通过所述绝缘结构将所述第一电极和所述第二电极与所述半导体衬底相隔离并绝缘。
19.如权利要求17所述的形成集成电路设备的方法，其特征在于，还包括：在形成所述第一电极之后，形成电介质层，其中，所述第一电极嵌于所述电介质层中。
20.如权利要求19所述的形成集成电路设备的方法，其特征在于，所述形成所述电介质层包括：在所述绝缘结构上放置高介电常数材料。
21.如权利要求20所述的形成集成电路设备的方法，其特征在于，所述第二电极在所述电介质层形成之后形成，则形成所述第二电极包括：
在所述电介质层中形成凹处；以及
在所述凹处中放置导电材料来形成所述第二电极。
22.如权利要求17-21中任一项所述的形成集成电路设备的方法，其特征在于，形成所述第一电极和所述第二电极时，将所述第一电极和所述第二电极重叠在所述绝缘结构上。
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| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20160713 |
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| WD01 | Invention patent application deemed withdrawn after publication |