KR100734144B1 - Ｍｉｍ 커패시터 형성 방법 - Google Patents

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Abstract

본 발명에 따르면, 반도체 기판 상에 보이드를 갖는 제1 유전층을 형성하는 단계, 제1 유전층을 패터닝하여 보이드를 통해서 서로 연결되는 복수의 제1 홀들을 형성하는 단계, 제1 홀들을 채우는 도전층을 형성하여 도전층이 보이드 내로 흘러들어 연장되게 하여 하부 전극을 형성하는 단계, 도전층을 덮는 제2 유전층을 형성하는 단계, 제2 유전층을 관통하고 제1 유전층 내로 연장되는 제2 홀을 형성하는 단계, 제2 홀을 채워 하부 전극에 연결되는 연결 콘택을 형성하는 단계; 및 제2 유전층 상에 상부 전극을 형성하는 단계를 포함할 수 있다.
MIM 커패시터, 보이드, 유전층, 단락, 텅스텐

Description

ＭＩＭ 커패시터 형성 방법{Method of fabricating MIM capacitor}
도 1 및 도 2는 종래의 반도체 소자의 유전층 형성에 수반되는 보이드(void) 발생을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3은 본 발명의 실시예에 의한 커패시터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
본 발명은 반도체 소자 제조에 관한 것으로, 보다 상세하게는, MIM(Metal - Insulator - Metal) 커패시터 형성 방법에 관한 것이다.
반도체 소자가 점차 고집적화 및 고용량화 됨에 따라 소자에 MIM 커패시터가 빈번하게 채용되고 있으며, 이러한 MIM 커패시터를 제조할 때 수반되는 마스크(mask)와 유전막으로 사용되는 절연막을 감소시켜 MIM 커패시터 제조시 원가를 줄일 수 있는 방법에 대한 개발이 연구되고 있다.
아날로그(analog) 반도체 소자에서 사용하는 커패시터는 주로 폴리실리콘 사이에 절연막을 사용하여 커패시터를 형성하고 있다. 그러나, 최근에는 고전압용 제품이나 단일칩(SOC: System On Chip)화하는 제품에서는 메탈(metal)과 메탈 사이에 절연막을 이용한 커패시터, 에컨대, MIM 커패시터가 주로 많이 이용되고 있다.
한편, 일반 시모스(CMOS) 반도체 소자 제조시에 절연막으로 사용하는 적층용 절연 산화막의 특성 중, 반도체 디자인 룰(design rule)이 작아짐으로 인하여 보이드(void)의 발생이 빈번해지고 있다. 이러한 보이드는 나노(nano) 공정이나 단일칩(SOC)화 하는 현대 반도체 공정에서 필연적으로 수반되고 있으며, 주로 이러한 보이드를 해소할 수 있는 방법에 대한 노력이 수행되고 있다.
도 1 및 도 2는 종래의 반도체 소자의 유전층 형성에 수반되는 보이드(void) 발생을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 종래의 반도체 소자, 예컨대, 단위 트랜지스터(transistor)의 크기(size)가 작아지면서 반도체 기판(10)의 웰(11: well) 내의 활성 영역(active region)과 활성 영역을 절연하기 위한 필드(field) 산화막(15)을 우선적으로 형성하고 있다. 트랜지스터의 게이트(20)는 게이트 산화막(21) 상에 폴리실리콘층(23)과 실리사이드층(silicide layer: 25)을 포함하여 형성되고 있다. 게이트(20) 측벽에는 스페이서(spacer:27)가 도입되고 있고, 트랜지스터의 다른 단자들을 형성하기 위한 불순물 주입 공정으로 소스/드레인 영역(source/drain region: 24)이 형성되고 있다.
이와 같이 트랜지스터가 형성되면, 트랜지스터의 단자들, CMOS의 경우 4개의 단자를 외부로 연결하기 위한 절연막(30)을 적층하는 공정이 있다. 이러한 절연막(30)은 주로 다층 구조로 도입되는 데 예컨대, 제1, 제2 및 제3 절연막(31,33,35)이 각기 조금은 다른 성질을 가진 절연막들로서 적층된 구조로 형성된다. 그럼에도 불구하고, 이러한 절연막(30)은 산화막을 기본으로 하여 형성된다.
이때, 절연막(30)을 적층하기 때문에 단차의 차이가 심한 곳은 산화막의 절연막(30)이 단차가 낮은 쪽으로 적층되지 않고, 단차가 높은 쪽은 적층이 많이 되게 되어, 절연막(30) 내 중간에 빈 공간, 예컨대, 보이드(void: 37)가 발생되곤 한다.
이 빈 공간은 크기가 작아지는 트랜지스터의 제조에는 더욱 심하게 나타나고 있다. 이러한 보이드 발생을 해결하기 위하여 여러 가지 응용 기술이 많이 이용되고 있다. 현재, 반도체 제조에서는 이러한 보이드가 발생되지 않게 하기 위해서 많은 노력을 기울이고 있는 데, 이러한 보이드(37)가 절연막(30) 내에 발생되어 존재하게 되면 전기적 단락(short)의 문제가 수반되게 된다. 이 보이드(37)가 있는 곳에 후속 공정에서 메탈, 예컨대, 배선(45)을 정션(junction), 예컨대, 드레인 영역에 연결하기 위한 콘택(41)을 형성하게 되면, 이 보이드(37)를 통하여 옆의 콘택(41)과 서로 연결되어, 결국, 이웃하는 트랜지스터와 트랜지스터가 도 2에 제시된 바와 같이 보이드(37)를 채우는 도전성 잔류층(47)에 의해서 서로 도통하게 된다.
만약, 옆의 콘택(41)과 연결이 되지 않더라도 이러한 보이드(37) 및 잔류층(47)이 발생되면, 반도체 소자 측면에서는 큰 문제가 없지만, 전체 제품 측면에서는 기생 커패시터가 생성되며 이로 인해 시간 지연이나 원하지 않는 입자, 예컨대, 전자나 정공들이 이러한 보이드(37) 또는/및 잔류층(47)에 포함되어 있다가 메모리(memory)의 데이터(data)의 성질을 바꾸는 역할을 하며, 장기적으로는 제품의 신뢰성을 크게 훼손하는 역할을 하게 된다.
따라서, 현재의 반도체 기술에서는 이러한 보이드 발생을 방지하고자 하는 노력 및 시도들이 많이 수행되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 부가적인 마스크의 도입을 배제할 수 있는 MIM 커패시터 형성 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는,
반도체 기판 상에 보이드를 갖는 제1 유전층을 형성하는 단계;
상기 제1 유전층을 패터닝하여 상기 보이드를 통해서 서로 연결되는 복수의 제1 홀들을 형성하는 단계,
상기 제1 홀들을 채우는 도전층을 형성하여 상기 도전층이 상기 보이드 내로 흘러들어 연장되게 하여 하부 전극을 형성하는 단계;
상기 도전층을 덮는 제2 유전층을 형성하는 단계;
상기 제2 유전층을 관통하고 상기 제1 유전층 내로 연장되는 제2 홀을 형성하는 단계;
상기 제2 홀을 채워 상기 하부 전극에 연결되는 연결 콘택을 형성하는 단계; 및
상기 제2 유전층 상에 상부 전극을 형성하는 단계를 포함한다.
상기 유전층 내에 상기 보이드를 유발할 단차를 제공하는 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 제1 유전층 내에 상기 보이드를 유발할 단차를 제공하는 패턴은 상기 반도체 기판 상에 형성되는 트랜지스터의 게이트 패턴과 함께 형성될 수 있다.
상기 제1 유전층 내에 상기 보이드를 유발할 단차를 제공하는 패턴은 상기 반도체 기판 상에 형성되는 트랜지스터의 게이트를 위한 폴리실리콘층을 포함하여 형성될 수 있다.
상기 제1 유전층 내에 상기 보이드를 유발하기 위해 상기 제1 유전층은 플라즈마 향상 산화물층을 포함하여 형성될 수 있다.
상기 제1 유전층 내에 상기 보이드를 유발하기 위해 상기 제1 유전층은 상기 플라즈마 향상 산화물층의 하부층으로 테오스(TEOS)층을 더 포함하여 형성될 수 있다.
상기 하부 전극을 형성하는 단계는 상기 제1 홀을 채우는 텅스텐층을 형성하는 단계; 상기 텅스텐층을 어닐링(annealing)하여 상기 텅스텐이 상기 보이드 내로 유입되게 하는 단계; 및 상기 텅스텐층의 상기 유전층 상으로 연장된 부분을 제거하는 단계를 포함하여 수행될 수 있다.
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상기 제2 홀을 형성하는 단계 및 상기 제2 홀을 채워 상기 하부 전극에 연결되는 연결 콘택을 형성하는 단계는 상기 반도체 기판 상에 형성되는 트랜지스터의 단자를 위한 다른 연결 콘택을 형성하는 과정에 함께 수행될 수 있다.
상기 상부 전극을 형성하는 단계는 상기 반도체 기판 상에 형성되는 트랜지스터의 동작을 위한 배선을 형성하는 과정에 함께 수행될 수 있다.
본 발명에 따르면, 고 집적화 및 고 용량화 반도체 공정에 요구되는 MIM 메 탈 커패시터를 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는 1.0㎛급 이하 디자인 룰에서 나타나기 시작한, 폴리실리콘과 메탈 배선 사이를 절연시키기 위해서 사용되는 절연 산화막에서 발생한 보이드(void) 성질을 이용하여 MIM 커패시터를 제조하는 방법을 제시한다. 일반 시모스(CMOS) 반도체 제조시에 절연막으로 사용하는 적층용 절연 산화막의 특성 중 반도체 디자인 룰이 작아짐으로 인하여 나타나는 현상인 보이드의 특성을 이용하여, 나노(nano) 공정이나 단일칩(SOC)화하는 현대 반도체 공정에 필수적으로 채용되고 있는 메탈 커패시터를 형성하는 방법을 제시한다.
일반적으로, 유전층에 발생된 보이드에는 후속 폴리실리콘 공정을 진행할 때 실리콘의 잔류물이 보이드에 남거나, 메탈 배선을 위하여 콘택(contact)을 형성할 때 콘택과 콘택 간의 단락(Short) 현상을 유발하게 된다. 이에 따라, 패턴을 불량하게 하여 소자와 소자가 서로 연결되어서 불량을 유도하거나, 혹은 상위 도선과 하위 도선 사이의 유전율을 변화시켜 기생 커패시터를 형성하게 하여, 동작 속도와 관련된 제품의 경우는 제품의 특성에 지대한 영향을 초래하게 된다.
또한, 일반적으로 보이드 현상이 있는 경우는 신뢰성 테스트(test)를 실시할 경우, 대부분 산화막의 깨짐 현상이나 공기의 열적 팽창에 의한 부풀림 현상 등이 동반되어, 소자의 신뢰성을 악화시키는 중요한 요인으로 판단되고 있다. 이에 따라, 이러한 절연막의 보이드를 제거하기 위한 많은 노력들이 시도되고 있다.
그럼에도 불구하고, 본 발명의 실시예에서는 이러한 절연막의 보이드 현상을 이용하여 메탈 커패시터의 하부 전극을 형성하는 기술을 제시한다. 보이드 내에 콘택 물질이 잔류하게 유도하고 후속 메탈 공정을 진행하면, 콘택으로 이용되는 텅스텐(W)과 메탈 배선으로 사용한 알루미늄(Al)이 하부 및 상부 전극을 구성하는 MIM 커패시터를 형성할 수 있다. 본 발명의 실시예는 첫 번째 메탈 배선(M1) 공정뿐만 아니라, 후속에서 진행하는 어느 메탈 공정과 같이 사용할 수도 있다. 즉, M2나 M3 레벨(level)에서도 MIM 커패시터를 형성할 수 있다.
도 3은 본 발명의 실시예에 의한 커패시터 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 의한 커패시터 형성 방법은, 트랜지스터를 형성하기 위한 기본적인 CMOS 공정 중 게이트 및 정션 등을 형성하는 과정, 즉, 트랜지스터를 형성하는 과정은 도 1에 제시된 바와 마찬가지로 수행될 수 있다.
트랜지스터를 형성한 후, 도 3에 제시된 바와 같이 필드 산화막(150)이 형성된 반도체 기판(100) 상에 이러한 트랜지스터를 절연하기 위한 유전층이 다층 구조로 도입된다. 이때, 유전층은 일반적으로 2 내지 3층의 유전층들, 예컨대, 제1, 제2 및 제3 유전층(310, 330, 350)을 적층한 구조로 형성될 수 있다.
이때, 본 발명의 실시예에서는 이러한 유전층(310,330,350)을 형성할 때, 도 1에 제시된 바와 같은 보이드(도 1의 37)를 의도적으로 유발시킨다. 이와 같이 보이드를 의도적으로 발생시키는 방법으로 메탈 커패시터를 형성할 영역에 수직 방향으로 단차를 상대적으로 크게 하여 보이드 발생을 유발할 수 있다. 예컨대, 필드 산화막(150) 상에 폴리실리콘의 패턴을 도입하여 단차를 유발하고 폴리실리콘 패턴들 사이의 종횡비(aspect ratio)를 크게 하여 보이드 발생을 유도할 수 있다. 이러한 폴리실리콘 패턴은 단차 유발을 위해서 도입되는 더미 패턴(dummy pattern)으로 게이트 패턴과 함께 형성될 수 있다.
또한, 유전층(310,330,350)을 이루는 최저층의 제1 유전층(310)의 산화막을 테오스(TEOS) 계열로 적층하고, 제2 유전층(330)도 플라즈마 향상 산화막(plasma enhanced oxide)으로 두텁게 형성한다. 이러한 플라즈마 향상 산화막으로 인하여 보이드가 생성될 수 있다. 그리고서 절연막(도시되지 않음)을 두껍게 적층하고 평탄화 작업을 수행하여 유전층(310, 330) 구조를 형성한다.
이후 메탈 배선이 형성될 영역에 MIM 커패시터를 위한 콘택 패턴을 사용하여 전극용 제1 콘택(420)을 형성하고, 텅스텐(W) 배선 적층 공정을 실시하고 열 공정을 이용하여 어닐(anneal) 공정을 한다. 이렇게 하면 콘택(420)과 콘택(420) 간에 생성된 보이드로 통하여 이곳에 텅스텐이 녹아진 상태로 스며들게 되어 메탈 커패시터의 하부 전극(421)이 형성된다. 이때, 절연막(310,330) 내의 보이드 내로 텅스텐이 쉽게 스며들게 하기 위해서 제1 콘택(420)의 간격은 촘촘히 조절될 수 있다. 이때, 제1 콘택(420)의 간격 등을 이용하여 커패시터의 크기를 조절할 수 있다.
이후 유전층(310,330) 상에 남아 있는 텅스텐을 제거하기 위하여 화학기계적 연마(CMP: Chemical Mechanical Polishing) 또는 전면 식각(etch back) 방식으로 텅스텐을 식각하고, 다시 절연 산화막을 얇게 적층하여 유전층(350)을 형성한다.
이후, 메탈 커패시터를 제외한 보통 트랜지스터들의 단자를 연결하기 위한 콘택 패턴을 형성 후 텅스텐을 적층한다. 이때 메탈 커패시터의 하부 단자를 연결하기 위한 연결용 제2 콘택(410)도 같이 형성될 수 있다. 이후 메탈 공정, 예컨대, M1 공정, 예컨대, 알루미늄(Al) 배선 공정을 진행하여 배선(450)을 형성하고, 이와 함께 유전층(350) 상에 상부 전극(455)을 형성하게 된다.
상술한 본 발명에 따르면, 고 집적화 및 고 용량화 반도체 공정에 요구되는 MIM 메탈 커패시터를 제공할 수 있다. 이때, 반도체 제조에 콘택 등의 형성에 사용되는 텅스텐을 이용하여 메탈 커패시터의 하부 전극을 형성하고 바로 위에 위치할 메탈 배선과 같이 상부 전극을 형성함으로써 간단하게 커패시터를 형성할 수 있다. 이때, 메탈 커패시터 제조 시 요구되는 부가적인 마스크와 절연 산화막을 줄일 수 있어서 메탈 커패시터 제조시 원가를 절감할 수 있다. 메탈 커패시터의 절연막으로 사용할 산화막의 두께 및 크기 조절이 가능하여 고객의 요구에 쉽게 적응 할 수 있어 빠른 고객 제품 개발을 완료할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.

Claims (9)

  1. 반도체 기판 상에 보이드를 갖는 제1 유전층을 형성하는 단계;
    상기 제1 유전층을 패터닝하여 상기 보이드를 통해서 서로 연결되는 복수의 제1 홀들을 형성하는 단계,
    상기 제1 홀들을 채우는 도전층을 형성하여 상기 도전층이 상기 보이드 내로 흘러들어 연장되게 하여 하부 전극을 형성하는 단계;
    상기 도전층을 덮는 제2 유전층을 형성하는 단계;
    상기 제2 유전층을 관통하고 상기 제1 유전층 내로 연장되는 제2 홀을 형성하는 단계;
    상기 제2 홀을 채워 상기 하부 전극에 연결되는 연결 콘택을 형성하는 단계; 및
    상기 제2 유전층 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 메탈 커패시터 형성 방법.
  2. 제 1항에 있어서,
    상기 제1 유전층 내에 상기 보이드를 유발할 단차를 제공하는 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메탈 커패시터 형성 방법.
  3. 제 2항에 있어서,
    상기 제1 유전층 내에 상기 보이드를 유발할 단차를 제공하는 패턴은 상기 반도체 기판 상에 형성되는 트랜지스터의 게이트 패턴과 함께 형성되는 것을 특징으로 하는 메탈 커패시터 형성 방법.
  4. 제 3항에 있어서,
    상기 제1 유전층 내에 상기 보이드를 유발할 단차를 제공하는 패턴은 상기 반도체 기판 상에 형성되는 트랜지스터의 게이트를 위한 폴리실리콘층을 포함하여 형성되는 것을 특징으로 하는 메탈 커패시터 형성 방법.
  5. 제 1항에 있어서,
    상기 제1 유전층 내에 상기 보이드를 유발하기 위해 상기 제1 유전층은 플라즈마 향상 산화물층을 포함하여 형성되는 것을 특징으로 하는 메탈 커패시터 형성 방법.
  6. 제 5항에 있어서,
    상기 제1 유전층 내에 상기 보이드를 유발하기 위해 상기 제1 유전층은 상기 플라즈마 향상 산화물층의 하부층으로 테오스(TEOS)층을 더 포함하여 형성되는 것을 특징으로 하는 메탈 커패시터 형성 방법.
  7. 제 1항에 있어서,
    상기 하부 전극을 형성하는 단계는 상기 제1 홀을 채우는 텅스텐층을 형성하는 단계;
    상기 텅스텐층을 어닐링(annealing)하여 상기 텅스텐이 상기 보이드 내로 유입되게 하는 단계; 및
    상기 텅스텐층의 상기 제1 유전층 상으로 연장된 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 메탈 커패시터 형성 방법.
  8. 제 1항에 있어서,
    상기 제2 홀을 형성하는 단계 및 상기 제2 홀을 채워 상기 하부 전극에 연결되는 연결 콘택을 형성하는 단계는
    상기 반도체 기판 상에 형성되는 트랜지스터의 단자를 위한 다른 연결 콘택을 형성하는 과정에 함께 수행되는 것을 특징으로 하는 메탈 커패시터 형성 방법.
  9. 제 1항에 있어서,
    상기 상부 전극을 형성하는 단계는
    상기 반도체 기판 상에 형성되는 트랜지스터의 동작을 위한 배선을 형성하는 과정에 함께 수행되는 것을 특징으로 하는 메탈 커패시터 형성 방법.
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KR101583516B1 (ko) 2010-02-25 2016-01-11 삼성전자주식회사 전극 구조체를 구비하는 캐패시터, 이의 제조 방법 및 전극 구조체를 포함하는 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060017023A (ko) * 2004-08-19 2006-02-23 삼성전자주식회사 고 커패시턴스를 지니는 금속-절연체-금속 커패시터 및 그제조방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100630687B1 (ko) * 2004-07-05 2006-10-02 삼성전자주식회사 다층 유전막을 갖는 아날로그 반도체 소자의 커패시터 및그 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060017023A (ko) * 2004-08-19 2006-02-23 삼성전자주식회사 고 커패시턴스를 지니는 금속-절연체-금속 커패시터 및 그제조방법

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