TW202410143A - 製造半導體裝置的方法 - Google Patents
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Abstract
提供了一種製造半導體裝置的方法。該方法包括：在基板上設置高電壓隔離電容器區域和混合信號整合電路區域；在高電壓隔離電容器區域上形成底部電極；在混合信號整合電路區域上形成底部金屬線；在底部電極和底部金屬線上形成金屬間介電層；在金屬間介電層中形成頂部通孔；在頂部通孔和金屬間介電層上形成低帶隙介電層；對低帶隙介電層進行圖案化以形成圖案化的低帶隙介電層；在頂部通孔和圖案化的低帶隙介電層上沉積厚金屬膜；以及對厚金屬膜進行圖案化，以在高電壓隔離電容器區域上形成頂部電極並在混合信號整合電路區域上形成頂部金屬線。
Description
下面的描述涉及具有高電壓隔離電容器的半導體裝置的製造方法。
相關申請的交叉引用
本申請根據35 USC § 119(a) 要求於2022年8月22日向韓國知識產權局提交的韓國專利申請第10-2022-0104672號的權益，該韓國專利申請的全部公開內容出於所有目的藉由引用併入本文中。
數位隔離器在電氣上分隔電路，但是仍然使得數位信號能夠在電路之間傳送，並且支持高達5 kV的高電壓隔離額定值。數位隔離器使用變壓器或電容器來將跨隔離屏障的數據磁性地或電容性地耦合。電容性隔離採用高電壓隔離電容器來將跨隔離屏障的數據信號耦合。將厚氧化物層間絕緣膜作為隔離屏障整合至半導體裝置中的高電壓隔離電容器中，以獲得高電壓隔離。然而，僅藉由增加厚氧化物層間絕緣膜的厚度很難增加高電壓隔離。為了增加高電壓隔離，最近將具有比厚氧化物層間絕緣膜低的帶隙的低帶隙材料整合至高電壓隔離電容器中。
採用較低帶隙材料可能會在半導體裝置的混合模擬-數位電路區域中引起不期望的漏電流。需要與高電壓隔離電容器的整合處理來減少混合模擬-數位電路區域中的漏電流。
提供本發明內容來以簡化形式介紹一系列構思，這些構思將在下面的具體實施方式中進一步描述。本發明內容不旨在識別所要求保護的主題的關鍵特徵或必要特徵，也不旨在用作幫助確定所要求保護的主題的範圍。
在一個總體方面，提供了一種製造半導體裝置的方法。該方法包括：在基板上設置高電壓隔離電容器區域和混合信號整合電路區域；在高電壓隔離電容器區域上形成底部電極；在混合信號整合電路區域上形成底部金屬線；在底部電極和底部金屬線上形成金屬間介電層；在金屬間介電層中形成頂部通孔；在頂部通孔和金屬間介電層上形成低帶隙介電層；對低帶隙介電層進行圖案化以形成圖案化的低帶隙介電層；在頂部通孔和圖案化的低帶隙介電層上沉積厚金屬膜；以及對厚金屬膜進行圖案化，以在高電壓隔離電容器區域上形成頂部電極並在混合信號整合電路區域上形成頂部金屬線，其中，頂部金屬線連接至頂部通孔，並且其中，圖案化的低帶隙介電層保留在頂部電極下方並且不存在於頂部金屬線下方。
該方法還可以包括：在厚金屬膜上形成硬式遮罩層；以及對硬式遮罩層進行圖案化，以在頂部金屬線和頂部電極中的每一個上形成圖案化的硬式遮罩層。
該方法還可以包括：在圖案化的低帶隙介電層、頂部金屬線和頂部電極上、與圖案化的低帶隙介電層、頂部金屬線和頂部電極直接接觸地形成鈍化層。
圖案化的低帶隙介電層可以包括：與頂部電極重疊並且具有第一厚度的第一部分；以及在頂部電極外側並且具有比第一厚度小的第二厚度的第二部分。
圖案化的低帶隙介電層可以包括：具有第一厚度的第一子低帶隙介電層；以及具有比第一厚度大的第二厚度的第二子低帶隙介電層。
第二子低帶隙介電層可以包括：與頂部電極重疊的第一部分；以及在頂部電極外側並且具有比第一部分的厚度小的厚度的第二部分。
在另一總體方面，一種製造半導體裝置的方法包括：在基板中形成底部電極和底部金屬線；在底部電極和底部金屬線上形成金屬間介電層；形成與底部金屬線重疊的金屬間線；形成連接至金屬間線的通孔；在通孔和金屬間介電層上沉積低帶隙介電層；去除低帶隙介電層的與通孔重疊的部分以使通孔的頂表面露出，並且保留與底部電極重疊的低帶隙介電層；在露出的通孔和低帶隙介電層上沉積厚金屬膜；以及對厚金屬膜進行圖案化以形成頂部金屬線並形成頂部電極。頂部金屬線可以連接至通孔，並且低帶隙介電層可以保留在頂部電極下方並且不存在於頂部金屬線下方。
該方法還可以包括：在頂部金屬線和頂部電極中的每一個上形成硬式遮罩層；以及在硬式遮罩層上形成鈍化層。鈍化層可以與低帶隙介電層、頂部金屬線和頂部電極直接接觸。
低帶隙介電層可以包括：與頂部電極重疊並且具有第一厚度的第一部分；以及設置在頂部電極外側並且具有比第一厚度小的第二厚度的第二部分。
低帶隙介電層可以包括：具有第一厚度的第一子低帶隙介電層；以及具有比第一厚度大的第二厚度的第二子低帶隙介電層。
第二子低帶隙介電層可以包括：與頂部電極重疊的第一部分；以及設置在頂部電極外側並且具有比第一部分的厚度小的厚度的第二部分。
根據下面的具體實施方式、附圖和申請專利範圍，其他的特徵和方面將是明顯的。
提供下面的具體實施方式以幫助讀者獲得對本文中描述的方法、設備和/或系統的全面理解。然而，在理解本申請的公開內容之後，本文中描述的方法、設備和/或系統的各種更改、修改以及等同內容將變得明顯。例如，本文中描述的操作的次序僅是示例，並且不限於本文中闡述的那些，而且除了必須以特定順序發生的操作之外，可以如在理解本申請的公開內容之後將變得明顯的那樣進行改變。
本文中描述的特徵可以以不同的形式實施，並且不應當被解釋為限於本文中描述的示例。確切地說，已經提供了本文中描述的示例僅用於說明在理解本申請的公開內容之後將變得明顯的實現本文中描述的方法、設備和/或系統的許多可能方式中的一些方式。
參照下面結合附圖詳細描述的實施方式，本揭示內容內容的優點和特徵以及實現這些優點和特徵的方法將變得清楚。然而，本揭示內容內容不限於本文中公開的實施方式，而且將以各種形式實現。提供本揭示內容內容的實施方式，使得本揭示內容內容被充分地公開，並且使得具有本領域普通技術的人員能夠完全地理解本揭示內容內容的範圍。同時，本說明書中使用的術語用於說明實施方式，而非用於限制本揭示內容內容。
在本文中可以使用諸如第一、第二、A、B、（a）、（b）等的術語來描述部件。這些術語中的每一個都不用於限定相應部件的本質、順序或次序，而僅用於將相應部件與其他部件區分開。例如，第一部件可以被稱為第二部件，並且類似地，第二部件也可以被稱為第一部件。
貫穿本說明書，當部件被描述為“連接至”或“耦接至”另一部件時，該部件可以直接“連接至”或“耦接至”另一部件，或者可以存在介於該部件與另一部件之間的一個或更多個其他部件。相比之下，當元件被描述為“直接連接至”或“直接耦接至”另一元件時，可能不存在介於該元件與另一元件之間的其他元件。
除非上下文另外明確地指示，否則單數形式“一”、“一個”和“該”旨在也包括複數形式。還將理解的是，術語“包括”和/或“包含”當在本文中使用時指定所陳述的特徵、整數、步驟、操作、元件和/或部件的存在，但是不排除一個或更多個其他的特徵、整數、步驟、操作、元件、部件和/或其群組的存在或添加。
由於製造技術和/或製造容差，可能發生附圖中所示的形狀的變化。因此，本文中描述的示例不限於附圖中所示的具體形狀，而是包括在製造期間發生的形狀的變化。
圖1至圖7示出了根據本揭示內容的一個或更多個示例的用於示出具有高電壓隔離電容器的半導體裝置的製造製程的製程圖。
參照圖1，根據一個示例的半導體裝置可以包括混合信號整合電路區域201和高電壓隔離電容器區域202。混合信號整合電路是在單個半導體晶粒上具有模擬電路和數位電路兩者的任何整合電路。混合信號整合電路區域201可以具有混合信號整合電路或數位信號處理電路。高電壓隔離電容器區域202可以具有電容性隔離或高電壓隔離電容器。高電壓隔離電容器區域202被設計成具有能夠進行高電壓隔離的結構。
參照圖1，在基板203上形成第一金屬間介電層210。在同一步驟中，在第一金屬間介電層210中同時形成底部金屬線222和底部電極224。第一金屬間介電層210可以包含SiO
2、TEOS、USG或BPSG。底部金屬線222和底部電極224存在於同一平面上。底部電極224以及底部金屬線222、金屬間線232可以包含Cu、Al、W、Ti、TiN、WN、Ta、TaN等。第一通孔240a和第二通孔240b可以包含鎢（W）。
隨後，可以在底部電極224和底部金屬線222上形成第二金屬間介電層220。第二金屬間介電層220可以包含SiO
2、FSG、TEOS、USG、HDP、SOG或BPSG。第二金屬間介電層220也可以包含低K材料例如SiOC。
形成第一通孔240a以連接至底部金屬線222，其中，第一通孔240a形成在第二金屬間介電層220中。第一通孔240a可以包含鎢（W）或銅（Cu）等。第一通孔240a可以藉由以下來形成：對第二金屬間介電層220進行蝕刻，然後沉積諸如W或Cu的材料，隨後對第二金屬間介電層220和W或Cu執行CMP製程。
形成金屬間線232以連接至第一通孔240a。金屬間線232可以包含Cu、Al、W、Ti、TiN、WN、Ta、TaN等。
在金屬間線232上形成第三金屬間介電層230。第三金屬間介電層230可以包含SiO
2、FSG、TEOS、USG、HDP、SOG或BPSG。第三金屬間介電層230也可以包含低K材料例如SiOC。
形成第二通孔240b以連接至金屬間線232，其中，第二通孔240b形成在第三金屬間介電層230中。第二通孔240b可以藉由以下來形成：對第三金屬間介電層230進行蝕刻，然後沉積諸如鎢（W）或Cu的材料，隨後對第三金屬間介電層230和W或Cu執行CMP製程。第三金屬間介電層230的頂表面可以藉由執行CMP製程而變得平坦。換句話說，第二通孔240b的頂表面和第三金屬間介電層230的頂表面是平坦的或彼此共平面的。第二通孔240b的頂表面和低帶隙介電層270的底表面可以具有同一平面。第一通孔240a和第二通孔240b一起電連接至底部金屬線222和金屬間線232。
繼續參照圖1，在第二通孔240b和第三金屬間介電層230上形成低帶隙介電層270。低帶隙介電層270沉積有範圍從200 nm至2000 nm的厚度。例如，低帶隙介電層270可以具有範圍從2.8 eV至6 eV的帶隙。二氧化矽具有9 eV的帶隙。因此，低帶隙介電層270可以具有比二氧化矽的帶隙低的帶隙。
低帶隙介電層270可以具有單層或多層。在下文中，低帶隙介電層270的示例將以包括第一子低帶隙介電層71和第二子低帶隙介電層72的雙層的形式來描述。在這種情況下，第一子低帶隙介電層71可以具有與第二子低帶隙介電層72的厚度不同的厚度。例如，如圖1所示出的，第一子低帶隙介電層71的厚度可以比第二子低帶隙介電層72的厚度薄。
低帶隙介電層270可以包含與金屬間介電層210、220、230的材料不同的材料。詳細地，低帶隙介電層270可以包含具有比金屬間介電層210、220、230的帶隙低的帶隙的材料。
例如，第一子低帶隙介電層71可以包含SiON或SiOC、富矽氧化物等。第二子低帶隙介電層72可以包含SiN或SiCN、富矽氮化物等。因此，第一子低帶隙介電層71的帶隙和第二子低帶隙介電層72的帶隙可以彼此不同。
例如，第一子低帶隙介電層71的帶隙可以比第二子低帶隙介電層72的帶隙大。第三金屬間介電層230可以包含二氧化矽（SiO
2），因此SiO
2的帶隙約為9。
例如，作為第二子低帶隙介電層72的SiN具有約5的帶隙。第一子低帶隙介電層71可以具有比第二子低帶隙介電層72高且比第三金屬間介電層230低的帶隙。
因此，帶隙可以按以下順序減小：第三金屬間介電層 ＞ 第一子低帶隙介電層71 ＞ 第二子低帶隙介電層72。替選地，第一子低帶隙介電層71的帶隙可以比第二子低帶隙介電層72的帶隙小。帶隙可以按以下順序減小：第三金屬間介電層 ＞ 第二子低帶隙介電層72 ＞ 第一子低帶隙介電層71。
在低帶隙介電層270上沉積光致抗蝕劑圖案80以形成圖案化的低帶隙介電層270。
參照圖2，使用光致抗蝕劑圖案80作為遮罩來執行對第二子低帶隙介電層72進行蝕刻的第一蝕刻製程，以形成圖案化的第二子低帶隙介電層72。在執行第一蝕刻製程之後可以使第一子低帶隙介電層71的頂表面露出。
參照圖3，使用圖2中相同的光致抗蝕劑圖案80作為遮罩對第一子低帶隙介電層71執行第二蝕刻製程，以形成圖案化的第一子低帶隙介電層71。在執行第二蝕刻製程之後可以使第二通孔240b的頂表面露出。藉由第二蝕刻製程，第三金屬間介電層230的一部分也被去除。
在執行第二蝕刻製程之後，第三金屬間介電層230的第一頂表面P1可以比第二通孔240b的第二頂表面P2低。第三金屬間介電層230的第一頂表面P1還可以比圖案化的低帶隙介電層270的底表面低。
藉由第一蝕刻製程和第二蝕刻製程，圖案化的低帶隙介電層270被保留在高電壓隔離電容器區域202中。換句話說，圖案化的低帶隙介電層270可以與底部電極224重疊。
參照圖3，在執行第一蝕刻製程和第二蝕刻製程之後，圖案化的低帶隙介電層270相對於第三金屬間介電層230的頂表面P1略微傾斜。在第一蝕刻製程和第二蝕刻製程之後，光致抗蝕劑圖案80被去除。
參照圖4，在露出的第二通孔240b和圖案化的低帶隙介電層270上形成厚金屬膜300，以形成頂部電極和頂部金屬線。針對厚金屬膜300，諸如Al、Cu、Ti、TiN、W、WN、Ta、TaN的材料可以被實現。在厚金屬膜300上可選地形成硬式遮罩層310。硬式遮罩層310可以包含SiO
2、SiN或SiON等。硬式遮罩層310對蝕刻製程餘量有益處。在硬式遮罩層310上形成光致抗蝕劑（PR）圖案91、93，以對硬式遮罩層310和厚金屬膜300進行圖案化。
參照圖5，使用PR圖案91、93作為遮罩圖案來執行第三蝕刻製程。藉由第三蝕刻製程，可以在混合信號整合電路區域201和高電壓隔離電容器區域202中分別形成頂部金屬線250和頂部電極260。換句話說，在混合信號整合電路201中形成與第二通孔240b連接的頂部金屬線250。在高電壓隔離電容器區域202中的低帶隙介電層270上形成頂部電極260。
如圖5所示出的，在第三蝕刻製程期間，低帶隙介電層270的一部分可以被露出並且被進一步蝕刻。首先，第二子低帶隙介電層72的一部分再次被部分地蝕刻。第二子低帶隙介電層72的第二厚度從原來的第二厚度進一步減小。如上面所描述的，第二子低帶隙介電層72具有兩個不同的厚度。因此，圖案化的低帶隙介電層270具有兩個不同的厚度，即T1和T2。不與頂部電極260重疊的圖案化的低帶隙介電層270的第二厚度T2比與頂部電極260重疊的低帶隙介電層270的第一厚度T1小。
藉由第三蝕刻製程，在頂部電極260外側的低帶隙介電層270的厚度可以最終成為第二厚度T2。在第三蝕刻製程之後，低帶隙介電層270可以包括第一傾斜區273a和第二傾斜區273c以及設置在第一傾斜區273a與第二傾斜區273c之間的平坦區273b。
如圖5所示出的，第三金屬間介電層230的損耗已經藉由第三蝕刻製程發生。第三金屬間介電層230的頂表面可以藉由第三蝕刻製程而被蝕刻厚度T3。因此，第三金屬間介電層230可以具有最低表面273d。藉由第三蝕刻製程形成的最低表面273d可以比頂部金屬線250的底表面P1或第一子低帶隙介電層71的底表面P2低。此外，藉由第三蝕刻製程，最低表面273d可以比第二通孔240b的頂表面P2低。
在第三蝕刻製程之後，PR圖案91、93被去除。此時，儘管圖案化的硬式遮罩層310可以在厚度上略微減小，但圖案化的硬式遮罩層310仍然可以保留在頂部金屬線250和頂部電極260上。圖案化的硬式遮罩層310可以進行保護，使得在執行第三蝕刻製程時不對頂部金屬線250和頂部電極260的頂表面進行蝕刻。
參照圖6，低帶隙介電層270可以具有與頂部金屬線250類似的高度，並且它可以與頂部金屬線250平行。頂部電極260的底表面P3可以定位成比頂部金屬線250的底表面P1高。低帶隙介電層270的水平地延伸超過頂部電極260的長度L1可以比頂部電極260的第四厚度T4大。
參照圖7，沉積鈍化層280以覆蓋頂部金屬線250和頂部電極260。將鈍化層280連續地沉積至混合信號整合電路區域201和高電壓隔離電容器區域202。鈍化層280可以被沉積以與頂部金屬線250和頂部電極260接觸。鈍化層280可以形成有堆疊的SiO
2/SiN。儘管沒有示出，但是對於焊盤開口，可以執行鈍化層280的圖案化處理。
如圖7所示出，在混合信號整合電路201中的頂部金屬線250下方沒有設置低帶隙介電層270。因此，在根據一個或更多個示例的半導體裝置的混合信號整合電路區域201中，可以減少由低帶隙介電層270引起的漏電流。同時，在高電壓隔離電容器區域202中，低帶隙介電層270保留在頂部電極260下方。
根據本揭示內容內容，本文中提供了具有高電壓隔離電容器的半導體裝置和用於製造該半導體裝置的方法。該半導體裝置的特徵在於：在高電壓隔離電容器中形成用於提供高電壓隔離的低帶隙介電層，並且在混合信號整合電路中不存在低帶隙介電層。
上面已經描述了多個實施方式。然而，將理解的是，可以進行各種修改。例如，如果以不同順序執行所描述的技術，以及/或者如果以不同的方式組合所描述的系統、架構、裝置或電路中的部件和/或藉由其他部件或其等同內容來替換或補充，則可以實現合適的結果。因此，其他實現方式在所附申請專利範圍的範圍內。
雖然本揭示內容內容包括具體示例，但是在理解本申請的公開內容之後將明顯的是，在不脫離本發明請求項及其等同內容的精神和範圍的情況下，可以在這些示例中進行形式和細節上的各種改變。本文中描述的示例僅被認為是描述性的，而不是為了限制的目的。在每個示例中的特徵或方面的描述被認為是適用於其他示例中的類似特徵或方面。如果以不同順序執行所描述的技術，以及/或者如果以不同的方式組合所描述的系統、架構、裝置或電路中的部件和/或藉由其他部件或其等同內容來替換或補充，則可以實現合適的結果。因此，本揭示內容內容的範圍不藉由具體實施方式而藉由申請專利範圍及其等同內容來限定，並且在申請專利範圍及其等同內容的範圍內的所有變化被解釋為包括在本揭示內容內容中。
71:第一子低帶隙介電層
72:第二子低帶隙介電層
80:光致抗蝕劑圖案
91:光致抗蝕劑（PR）圖案
93:光致抗蝕劑（PR）圖案
201:混合信號整合電路區域
202:高電壓隔離電容器區域
203:基板
210:第一金屬間介電層
220:第二金屬間介電層
222:底部金屬線
224:底部電極
230:第三金屬間介電層
232:金屬間線
240a:第一通孔
240b:第二通孔
250:頂部金屬線
260:頂部電極
270:低帶隙介電層
273a:第一傾斜區
273b:平坦區
273c:第二傾斜區
273d:最低表面
280:鈍化層
300:厚金屬膜
310:硬式遮罩層
P1:表面
P2:表面
P3:表面
T1:厚度
T2:厚度
T3:厚度
T4:厚度
L1:長度
H1:高度
圖1至圖7示出了根據一個或更多個實施方式的用於理解具有高電壓隔離電容器的半導體裝置的製造製程的製程圖。
[圖1]是示出根據一個或更多個實施方式的半導體裝置的圖。
[圖2]是示出根據一個或更多個實施方式的第一蝕刻製程的圖。
[圖3]是示出根據一個或更多個實施方式的第二蝕刻製程的圖。
[圖4]是示出根據一個或更多個實施方式的在露出的第二通孔和圖案化的低帶隙介電層上形成的厚金屬膜的圖。
[圖5]是示出根據一個或更多個實施方式的第三蝕刻製程的圖。
[圖6]是示出根據本揭示內容內容的具有與頂部金屬線類似的高度且與頂部金屬線平行的低帶隙介電層的圖。
[圖7]是示出根據本揭示內容內容的被沉積以覆蓋頂部金屬線和頂部電極的鈍化層的圖。
貫穿附圖和具體實施方式，除非另外描述或提供，否則相同的附圖標記將被理解為指代相同的元件、特徵和結構。附圖可能未按比例繪製，並且為了清楚、說明和方便起見，附圖中的元件的相對尺寸、比例和描繪可能被誇大。
71:第一子低帶隙介電層
72:第二子低帶隙介電層
201:混合信號整合電路區域
202:高電壓隔離電容器區域
203:基板
210:第一金屬間介電層
220:第二金屬間介電層
222:底部金屬線
224:底部電極
230:第三金屬間介電層
232:金屬間線
240a:第一通孔
240b:第二通孔
250:頂部金屬線
260:頂部電極
270:低帶隙介電層
273a:第一傾斜區
273b:平坦區
273c:第二傾斜區
273d:最低表面
280:鈍化層
310:硬式遮罩層
P1:表面
P2:表面
P3:表面
T1:厚度
T2:厚度
T3:厚度
T4:厚度
H1:高度
Claims (11)
- 一種製造半導體裝置的方法，包括： 在基板上設置高電壓隔離電容器區域和混合信號整合電路區域； 在所述高電壓隔離電容器區域上形成底部電極； 在所述混合信號整合電路區域上形成底部金屬線； 在所述底部電極和所述底部金屬線上形成金屬間介電層； 在所述金屬間介電層中形成頂部通孔； 在所述頂部通孔和所述金屬間介電層上形成低帶隙介電層； 對所述低帶隙介電層進行圖案化以形成圖案化的低帶隙介電層； 在所述頂部通孔和所述圖案化的低帶隙介電層上沉積厚金屬膜；以及 對所述厚金屬膜進行圖案化，以在所述高電壓隔離電容器區域上形成頂部電極並在所述混合信號整合電路區域上形成頂部金屬線， 其中，所述頂部金屬線連接至所述頂部通孔，並且其中，所述圖案化的低帶隙介電層保留在所述頂部電極下方並且不存在於所述頂部金屬線下方。
- 根據請求項1所述的方法，還包括： 在所述厚金屬膜上形成硬式遮罩層；以及 對所述硬式遮罩層進行圖案化，以在所述頂部金屬線和所述頂部電極中的每一個上形成圖案化的硬式遮罩層。
- 根據請求項1所述的方法，還包括： 在所述圖案化的低帶隙介電層、所述頂部金屬線和所述頂部電極上，與所述圖案化的低帶隙介電層、所述頂部金屬線和所述頂部電極直接接觸地形成鈍化層。
- 根據請求項1所述的方法，其中，所述圖案化的低帶隙介電層包括： 與所述頂部電極重疊並且具有第一厚度的第一部分；以及 在所述頂部電極外側並且具有比所述第一厚度小的第二厚度的第二部分。
- 根據請求項1所述的方法，其中，所述低帶隙介電層包括： 具有第一厚度的第一子低帶隙介電層；以及 具有比所述第一厚度大的第二厚度的第二子低帶隙介電層。
- 根據請求項5所述的方法，其中，所述第二子低帶隙介電層包括： 與所述頂部電極重疊的第一部分；以及 在所述頂部電極外側並且具有比所述第一部分的厚度小的厚度的第二部分。
- 一種製造半導體裝置的方法，包括： 在基板中形成底部電極和底部金屬線； 在所述底部電極和所述底部金屬線上形成金屬間介電層； 形成與所述底部金屬線重疊的金屬間線； 形成連接至所述金屬間線的通孔； 在所述通孔和所述金屬間介電層上沉積低帶隙介電層； 去除所述低帶隙介電層的與所述通孔重疊的部分以使所述通孔的頂表面露出，並且保留與所述底部電極重疊的所述低帶隙介電層； 在露出的通孔和所述低帶隙介電層上沉積厚金屬膜；以及 對所述厚金屬膜進行圖案化以形成頂部金屬線並形成頂部電極， 其中，所述頂部金屬線連接至所述通孔，並且其中，所述低帶隙介電層保留在所述頂部電極下方並且不存在於所述頂部金屬線下方。
- 根據請求項7所述的方法，還包括： 在所述頂部金屬線和所述頂部電極中的每一個上形成硬式遮罩層；以及 在所述硬式遮罩層上形成鈍化層， 其中，所述鈍化層與所述低帶隙介電層、所述頂部金屬線和所述頂部電極直接接觸。
- 根據請求項7所述的方法，其中，所述低帶隙介電層包括： 與所述頂部電極重疊並且具有第一厚度的第一部分；以及 設置在所述頂部電極外側並且具有比所述第一厚度小的第二厚度的第二部分。
- 根據請求項7所述的方法，其中，所述低帶隙介電層包括： 具有第一厚度的第一子低帶隙介電層；以及 具有比所述第一厚度大的第二厚度的第二子低帶隙介電層。
- 根據請求項10所述的方法，其中，所述第二子低帶隙介電層包括： 與所述頂部電極重疊的第一部分；以及 設置在所述頂部電極外側並且具有比所述第一部分的厚度小的厚度的第二部分。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2022-0104672 | 2022-08-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202410143A true TW202410143A (zh) | 2024-03-01 |
Family
ID=
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