JP3141887B2 - 半導体集積回路のキャパシタ製造方法 - Google Patents

半導体集積回路のキャパシタ製造方法

Info

Publication number
JP3141887B2
JP3141887B2 JP2000024403A JP2000024403A JP3141887B2 JP 3141887 B2 JP3141887 B2 JP 3141887B2 JP 2000024403 A JP2000024403 A JP 2000024403A JP 2000024403 A JP2000024403 A JP 2000024403A JP 3141887 B2 JP3141887 B2 JP 3141887B2
Authority
JP
Japan
Prior art keywords
film
forming
interlayer insulating
insulating film
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000024403A
Other languages
English (en)
Other versions
JP2000228497A (ja
Inventor
惠 令 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2000228497A publication Critical patent/JP2000228497A/ja
Application granted granted Critical
Publication of JP3141887B2 publication Critical patent/JP3141887B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）のキャパシタ製造方法に係るもので、詳しくは
ロジック回路及びアナログ回路に用いられるＭＩＭ(Met
al Insulator Metal）構造を有する半導体集積回路のキ
ャパシタ製造方法に関する。
【０００２】
【従来の技術】半導体集積回路は、入力信号変化により
出力信号がオン／オフ式に変化するデジタル型集積回
路、いわゆるロジック回路と、入力信号変化により出力
信号が線形的に変化するアナログ型集積回路、いわゆる
アナログ回路とに区分される。この集積回路は、デジタ
ル型及びアナログ型にかかわらず全てキャパシタに蓄積
された電荷の有無に従い情報の貯蔵が行われるので、こ
れらの回路が正常な動作特性を維持するためには素子製
造のときに電圧及び温度変化に従いキャパシタンスが変
化しないようにキャパシタを製作すべきである。
【０００３】図１は、集積回路の製造時に広く用いられ
る０．５μｍのゲート線幅を有する従来のロジック回路
及びアナログ回路のＰＩＰ(Polysilicon Insulator Pol
ysilicon）型キャパシタ構造を示す断面図である。図１
を参照すると、従来のＰＩＰ型キャパシタは、半導体基
板１０上のフィールド酸化膜（図示されず）上にポリシ
リコン材質の下部電極１２ａが形成され、その上にＯＮ
（例えば、バッファ酸化膜１４ａ／窒化膜１４ｂ）構造
の誘電体膜１４が形成され、この誘電体膜１４上に下部
電極１２ａよりも小さい線幅を有するポリサイド材質の
上部電極１８ａが形成されるようになっている。
【０００４】従って、前記構造のキャパシタは次の４段
階を経て製造される。第１段階として、図２（Ａ）に示
すように、フィールド酸化膜（図示されず）が具備され
た半導体基板１０上にポリシリコン膜１２を形成し、そ
の上にバッファ酸化膜１４ａを形成し、このバッファ酸
化膜１４ａ上へＡｓ或いはＰ、又はこれらの組合せから
なる不純物をイオン注入してポリシリコン膜１２の抵抗
を低くする。
【０００５】第２段階として、図２（Ｂ）に示すよう
に、バッファ酸化膜１４ａの全面に窒化膜１４ｂを形成
し、キャパシタ形成部を限定する感光膜パターン（図示
されず）をマスクとして用いて窒化膜１４ｂ、バッファ
酸化膜１４ａ、及びポリシリコン膜１２を順次食刻し
て、フィールド酸化膜上の所定部分に窒化膜１４ｂとバ
ッファ酸化膜１４ａが具備されたポリシリコン材質の下
部電極１２ａを形成する。
【０００６】第３段階として、図３（Ａ）に示すよう
に、それらの結果物を含めた基板１０全面にゲート絶縁
膜１６とポリサイド膜１８を順次形成する。このとき、
ゲート絶縁膜１６は膜質の特性上、半導体基板１０上で
は良好に成長するが、窒化膜１４ｂ上では殆ど成長せ
ず、膜蒸着工程が完了すると、図３（Ａ）から分かるよ
うに、半導体基板１０の表面と下部電極１２ａの両側面
には所定厚さのゲート絶縁膜１６が形成されるが、窒化
膜１４ｂ上にはゲート絶縁膜が殆ど形成されない。ここ
では便宜上、窒化膜１４ｂ上にゲート絶縁膜が形成され
ないという仮定下で工程を説明する。
【０００７】第４段階として、図３（Ｂ）に示すよう
に、キャパシタ形成部とゲート電極形成部を限定する感
光膜パターン（図示せず）をマスクとして用いてポリサ
イド膜１８とゲート絶縁膜１６を順次食刻する。これに
より、トランジスタ形成部には下側にゲート絶縁膜１６
を具備したポリサイド材質のゲート電極１８ｂを形成
し、フィールド酸化膜上にはＯＮ（例えば、バッファ酸
化膜１４ａ／窒化膜１４ｂ）構造の誘電体膜１４を介し
てその上下部にポリシリコン材質の下部電極１２ａとポ
リサイド材質の上部電極１８ａが順次積層された構造の
キャパシタを形成する。このとき、下部電極１２ａ及び
上部電極１８ａは、ゲート電極１８ｂよりも大きい線幅
を有するように形成され、上部電極１８ａは下部電極１
２ａよりも小さい線幅を有するように形成される。以上
で全工程を完了する。
【０００８】
【発明が解決しようとする課題】しかしながら、ロジッ
ク及びアナログ回路のキャパシタを前述のようにＰＩＰ
型構造で形成した場合は、半導体集積回路の駆動のとき
に次のような問題が発生する。図１に示したＰＩＰ型キ
ャパシタの場合、通常キャパシタンスの電圧係数（Volt
age Coeffecient of Capacitance：以下、ＶＣＣとい
う）が２２０ｐｐｍ(part per million)／Ｖ程度の値を
有し、キャパシタンスの温度係数 (TemperatureCoeffec
ient of Capacitance：以下、ＴＣＣという）が１２０
ｐｐｍ／℃程度の値を有するので、電圧及び温度変化に
伴うキャパシタンスの変化量が大きくなり、素子駆動の
ときにキャパシタンスの変動が大きく生じるのみなら
ず、キャパシタのアレイマッチング特性が不均一になる
という問題が発生する。更に、上述のキャパシタンス特
性を有するキャパシタを高周波領域で用いる場合、キャ
パシタの電極を構成するポリシリコンの抵抗が大きいた
め、半導体集積回路が安定した動作を行うことができな
いという問題が発生する。そして、このような問題が発
生すると、キャパシタの特性不良のためにキャパシタの
性能が低下してアナログ回路の動作不良が惹起され、場
合によっては小さいビットレゾリューション(bit resol
ution)のため高性能アナログ回路の実現が不可能になる
現象も発生する。そこで、これに対する改善策が至急に
求められている。
【０００９】本発明の目的は、複雑な工程の追加なしに
良好な特性のキャパシタを容易に製造することができる
半導体集積回路のキャパシタ製造方法を提供することに
ある。
【００１０】
【課題を解決するための手段】本発明に係る第１の半導
体集積回路のキャパシタ製造方法は、第１層間絶縁膜が
形成された基板上に第１エッチストッパ膜と第２層間絶
縁膜を順次形成する段階と、配線ライン形成部とキャパ
シタ形成部の前記第１エッチストッパ膜表面が露出され
るように前記第２層間絶縁膜を選択食刻する段階と、そ
れらの結果物上に金属の第１導電性膜を形成し、前記第
２層間絶縁膜の表面が露出されるまでこれを除去して第
１配線ライン及び下部電極を形成する段階と、前記第１
配線ライン及び前記下部電極を含めた前記第２層間絶縁
膜上に第３層間絶縁膜を形成し、その上に第２エッチス
トッパ膜と第４層間絶縁膜を順次形成する段階と、配線
ライン形成部とキャパシタ形成部の前記第２エッチスト
ッパ膜表面が露出されるように前記第４層間絶縁膜を選
択食刻する段階と、前記下部電極の表面が所定部分だけ
露出されるように前記第２エッチストッパ膜と第３層間
絶縁膜を選択食刻して第１ビアホールを形成する段階
と、前記第１ビアホールと前記第２エッチストッパ膜を
含めた前記第４層間絶縁膜上に誘電体膜を形成する段階
と、前記第１配線ラインの表面が所定部分だけ露出され
るように前記誘電体膜、前記第２エッチストッパ膜、及
び前記第３層間絶縁膜を選択食刻して第２ビアホールを
形成する段階と、それらの結果物上に金属の第２導電性
膜を形成し、前記誘電体膜の表面が露出されるまでこれ
を除去して前記第１配線ラインと連結される第２配線ラ
インと上部電極を形成する段階とを具備することを特徴
とする。
【００１１】この第１の方法において、配線ライン形成
部とキャパシタ形成部の第１エッチストッパ膜表面が露
出されるように前記第２層間絶縁膜を選択食刻する段階
の以後に、配線ライン形成部の基板表面が所定部分露出
されるように第１エッチストッパ膜と第１層間絶縁膜を
順次食刻してコンタクトホールを形成する段階をさらに
有するようにすることもできるし、基板上に第１層間絶
縁膜を形成後、配線ライン形成部の基板表面が所定部分
だけ露出されるように第１層間絶縁膜を選択食刻してコ
ンタクトホールを形成する段階と、コンタクトホールの
内部に導電性プラグを形成する段階とをさらに有するよ
うにすることもできる。但し、後者の場合は、配線ライ
ン形成部とキャパシタ形成部の第１エッチストッパ膜表
面が露出されるように第２層間絶縁膜を選択食刻する段
階の以後に、第１エッチストッパ膜の表面露出部を除去
する段階をさらに有するように工程を実施すべきであ
る。
【００１２】また、前記第１配線ラインと前記下部電極
を形成する段階、及び前記第２配線ラインと前記上部電
極を形成する段階以後にそれぞれキャッピング膜を形成
する段階をさらに有する方が好ましく、第１及び第２導
電性膜を形成する直前にはそれぞれ障壁金属膜を形成す
る段階をさらに有する方が好ましい。このとき用いられ
るキャッピング膜としてはＳｉＯＮ膜が例として挙げら
れ、障壁金属膜としてはＴｉ，Ｔａ，Ｗ，Ｍｏ，Ｔｉ
Ｎ，ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，Ｗ−Ｓｉ−Ｎ，
Ｔａ−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓｉ−Ｎの単層構
造及びこれらが組み合わされた積層膜構造が例として挙
げられる。
【００１３】また、誘電体膜はＰ−ＴＥＯＳ(Plasma Te
tra Ethyl Ortho Silicate)、ＰＥＯＸ(Plasma Enhance
d Oxide）、ＰＥＳｉＮ(Plasma Enhanced Nitride) 、
ＳｉＯＮ、ＨＤＰ(High Density Plasma) 、Ｔａ2 Ｏ
5 、ＳＯＧ(Spin On Glass）、Ｏ3 −ＴＥＯＳ、ＢＳＴ
(Ba, Sr, TiO3 ）の単層構造及びこれらが組み合わされ
た積層膜構造で形成されることが好ましく、前記第１及
び第２導電性膜はＣｕ又はＡｕで形成されることが好ま
しい。
【００１４】本発明に係る第２の半導体集積回路のキャ
パシタ製造方法は、基板上に導電性プラグを有する第１
層間絶縁膜を形成する段階と、前記導電性プラグを含め
た前記第１層間絶縁膜上にＡｌ材質の第１導電性膜を形
成し、これを所定部分だけ選択食刻して前記導電性プラ
グと連結される第１配線ライン及び下部電極を形成する
段階と、前記第１配線ラインと前記下部電極を含めた前
記第１層間絶縁膜上に第２層間絶縁膜、エッチストッパ
膜、及び第３層間絶縁膜を順次形成する段階と、配線ラ
イン形成部とキャパシタ形成部の前記エッチストッパ膜
表面が露出されるように前記第３層間絶縁膜を選択食刻
する段階と、前記下部電極の表面が所定部分だけ露出さ
れるように前記エッチストッパ膜と前記第２層間絶縁膜
を選択食刻して第１ビアホールを形成する段階と、前記
第１ビアホールと前記エッチストッパ膜を含めた前記第
３層間絶縁膜上に誘電体膜を形成する段階と、前記第１
配線ラインの表面が所定部分だけ露出されるように前記
誘電体膜、前記エッチストッパ膜、及び前記第２層間絶
縁膜を選択食刻して第２ビアホールを形成する段階と、
それらの結果物上にＣｕ材質の第２導電性膜を形成し、
前記誘電体膜の表面が露出されるまでこれを除去して前
記第１配線ラインと連結される第２配線ライン及び上部
電極を形成する段階とを具備することを特徴とする。
【００１５】この第２の方法において、第１導電性膜の
形成後はキャッピング膜を形成する段階をさらに有する
方が好ましく、第２ビアホールを形成する段階の以後は
障壁金属膜を形成する段階をさらに有する方が好まし
く、第２配線ラインと前記上部電極を形成する段階の以
後はキャッピング膜を形成する段階をさらに有する方が
好ましい。第１導電性膜上に形成されるキャッピング膜
と障壁金属膜としてはＴｉ，Ｔａ，Ｗ，Ｍｏ，ＴｉＮ，
ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，Ｗ−Ｓｉ−Ｎ，Ｔａ
−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓｉ−Ｎの単層構造及
びこれらが組み合わされた積層膜構造が例として挙げら
れ、上部電極上に形成されるキャッピング膜としてはＳ
ｉＯＮ膜が例として挙げられる。そして、第１導電性膜
上にキャッピング膜形成がさらに行われた場合は第１導
電性膜の食刻のときに前記キャッピング膜も同時に食刻
されるように工程を実施すべきである。
【００１６】本発明の第３の半導体集積回路のキャパシ
タ製造方法は、基板上に第１層間絶縁膜、エッチストッ
パ膜、及び第２層間絶縁膜を順次形成する段階と、配線
ライン形成部とキャパシタ形成部の前記第１エッチスト
ッパ膜表面が露出されるように前記第２層間絶縁膜を選
択食刻する段階と、配線ライン形成部の前記基板表面が
所定部分露出されるように前記エッチストッパ膜と前記
第１層間絶縁膜を選択食刻してコンタクトホールを形成
する段階と、それらの結果物上にＣｕ材質の第１導電性
膜を形成し、前記第２層間絶縁膜の表面が露出されるま
でこれを除去して第１配線ラインと下部電極を形成する
段階と、前記第１配線ラインと前記下部電極を含めた前
記第２層間絶縁膜上に第３層間絶縁膜を形成する段階
と、前記下部電極の表面が所定部分露出されるように前
記第３層間絶縁膜を選択食刻して第１ビアホールを形成
する段階と、前記第１ビアホールを含めた前記第３層間
絶縁膜上に誘電体膜を形成する段階と、前記第１配線ラ
インの表面が所定部分露出されるように前記誘電体膜と
前記第３層間絶縁膜を選択食刻して第２ビアホールを形
成する段階と、前記第１ビアホールと前記第２ビアホー
ルの内部に導電性プラグを形成する段階と、前記導電性
プラグを含めた前記誘電体膜上にＡｌ材質の第２導電性
膜を形成し、これを所定部分選択食刻して前記第２ビア
ホール内の前記導電性プラグと連結される第２配線ライ
ンと、前記第１ビアホール内の前記導電性プラグと連結
され上部電極を構成する第２導電性膜パターンとを形成
する段階とを具備することを特徴とする。
【００１７】この第３の方法において、第１配線ライン
と下部電極の形成後はキャッピング膜を形成する段階を
さらに有する方が好ましく、コンタクトホールを形成す
る段階及び第２ビアホールを形成する段階の以後はそれ
ぞれ障壁金属膜を形成する段階をさらに有する方が好ま
しく、第２導電性膜の形成後はキャッピング膜を形成す
る段階をさらに有する方が好ましい。第１配線ラインと
前記下部電極上に形成されるキャッピング膜としてはＳ
ｉＯＮ膜が例として挙げられ、第２導電性膜上に形成さ
れるキャッピング膜と障壁金属膜としてはＴｉ，Ｔａ，
Ｗ，Ｍｏ，ＴｉＮ，ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，
Ｗ−Ｓｉ−Ｎ，Ｔａ−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓ
ｉ−Ｎの単層構造及びこれらが組み合わされた積層膜構
造が例として挙げられる。そして、第１配線ラインと下
部電極の形成後にキャッピング膜の形成がさらに行われ
た場合は、第２ビアホールを形成するための食刻工程時
に前記キャッピング膜も同時に食刻されるように工程を
実施すべきであり、第２ビアホールの形成後に障壁金属
膜の形成がさらに行われた場合は第２導電性膜の食刻時
に前記障壁金属膜も同時に食刻されるように工程を実施
すべきである。
【００１８】以上のような本発明の製造方法によれば、
ロジック回路及びアナログ回路に用いられるキャパシタ
がＭＩＭ構造に製造されるので、キャパシタがＰＩＰ構
造を有する場合と比べてＶＣＣ値は１／５〜１／６Ｔ1
（Ｔ1 はＰＩＰ構造のキャパシタで測定された従来のＶ
ｃｃ値を示す）以下の水準まで低下させることができる
し、ＴＣＣは１／２Ｔ2 （Ｔ2 はＰＩＰ構造のキャパシ
タで測定された従来のＴＣＣ値を示す）以下の水準まで
低下させることができるようになる。その結果、電圧及
び温度変化に伴いキャパシタンスが大きく変化すること
を防ぐことができるし、高周波領域でキャパシタの特性
低下に起因して発生するアナログ回路の誤動作発生を抑
制することができるようになる。さらに上記本発明の方
法によれば、多層配線形成工程を利用して複雑な工程の
追加なしにＭＩＭ構造のキャパシタを容易に製造でき
る。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。本発明は、半導体集
積回路の多層配線形成時に、第１ビアホール形成工程と
誘電体膜形成工程を追加することにより、複雑な工程の
追加なしに、ロジック回路及びアナログ回路のキャパシ
タをＭＩＭ構造に形成してキャパシタの特性向上を図っ
たものであり、これを図４ないし図１４を参照して説明
する。
【００２０】ここで、図４は、本発明の第１及び第２実
施形態で製造された、ロジック及びアナログ回路に用い
られるＭＩＭ型キャパシタ構造を示す断面図であって、
このキャパシタは上部及び下部電極の全てがＣｕ材質の
導電性膜からなる場合である。図５及び図６は、図４に
示したキャパシタを製造する本発明の第１実施形態を工
程順に示す断面図、図７及び図８は同キャパシタを製造
する本発明の第２実施形態を工程順に示す断面図であ
る。
【００２１】図９は、本発明の第３実施形態で製造され
た、ロジック及びアナログ回路に用いられるＭＩＭ型キ
ャパシタ構造を示す断面図であって、このキャパシタは
上部電極がＣｕ材質の導電性膜からなり、下部電極がＡ
ｌ材質の導電性膜からなる。図１０及び図１１は、図９
に示したキャパシタを製造する本発明の第３実施形態を
工程順に示す断面図である。
【００２２】図１２は、本発明の第４実施形態で製造さ
れた、ロジック及びアナログ回路に用いられるＭＩＭ型
キャパシタ構造を示す断面図であって、このキャパシタ
は上部電極が“導電性プラグ／導電性膜パターン”の積
層膜構造からなり、下部電極がＣｕ材質の導電性膜から
なる。図１３及び図１４は、図１２に示したキャパシタ
を製造する本発明の第４実施形態を工程順に示す断面図
である。
【００２３】まず、図４ないし図６を参照して本発明の
第１実施形態を説明する。第１実施形態では、第１配線
ラインと第２配線ライン間にＭＩＭ構造のキャパシタが
形成されるが、キャパシタは第２と第３配線ラインの
間、或いは第３と第４配線ラインの間等、他の任意の配
線ライン間に形成することもできる。
【００２４】図４に示すように、本発明の第１実施形態
で製造されたロジック及びアナログ回路のキャパシタ
は、トランジスタのような下部構造が形成された基板１
００上に第１層間絶縁膜１０２が形成され、この第１層
間絶縁膜１０２上に第１エッチストッパ膜１０４が形成
され、この第１エッチストッパ膜１０４上に下部電極形
成部のエッチストッパ膜１０４の表面が露出されるよう
に第２層間絶縁膜１０６が形成され、この第２層間絶縁
膜１０６内の表面が露出した前記第１エッチストッパ膜
１０４上にＣｕ（又はＡｕ）材質の下部電極１０８ｂが
形成され、この下部電極１０８ｂを含めた第２層間絶縁
膜１０６上に、下部電極１０８ｂの表面が所定部分だけ
露出されるように第１ビアホールを備えた第３層間絶縁
膜１１０が形成され、この第３層間絶縁膜１１０上に第
２エッチストッパ膜１１２が形成され、この第２エッチ
ストッパ膜１１２上に、上部電極形成部が第１ビアホー
ルと連結されるようにオープンされた構造の第４層間絶
縁膜１１４が形成され、前記第１ビアホール内部と前記
第４層間絶縁膜１１４内のオープン領域には誘電体膜１
１６を挟んでＣｕ（又はＡｕ）材質の上部電極１１８ｂ
が形成されており、キャパシタは全体的にＭＩＭ構造を
有するように構成されている。このとき、キャパシタ
は、図４には図示されていないが、第２層間絶縁膜１０
６と第３層間絶縁膜１１０の間、ならびに上部電極１１
８ｂ上にそれぞれＳｉＯＮ材質のキャッピング膜をさら
に有する構造にすることができるし、上部電極１１８ｂ
と誘電体膜１１６間に障壁金属膜が更に形成される構造
とすることもできる。
【００２５】上記構造のキャパシタは、図５及び図６に
示すように、次の５段階を経て製造される。この場合、
上部及び下部電極がそれぞれＣｕ材質の導電性膜からな
っているので、電極は全て銅ダマシーン工程により製造
される。
【００２６】第１段階として、図５（Ａ）に示すよう
に、トランジスタのような下部構造が形成された基板１
００上に第１層間絶縁膜１０２を形成し、その上に第１
エッチストッパ膜１０４と第２層間絶縁膜１０６を順次
形成する。このとき、第１エッチストッパ膜１０４はＳ
ｉＮ膜又はＳｉＯＮ膜材質で形成される。次いで、配線
形成部とキャパシタ形成部を限定する感光膜パターン
（図示せず）をマスクとして用いて第１エッチストッパ
膜１０４の表面が露出されるまで第２層間絶縁膜１０６
を選択食刻した後、配線ライン形成部の基板１００表面
が所定部分露出されるように第１エッチストッパ膜１０
４と第１層間絶縁膜１０２を順次選択食刻してコンタク
トホールｈ１を形成する。
【００２７】第２段階として、図５（Ｂ）に示すよう
に、コンタクトホールｈ１が充分に充填されるようにそ
れらの結果物の全面にＣｕ材質の第１導電性膜を形成
し、第２層間絶縁膜１０６表面が露出されるまでこれを
ＣＭＰ処理してＣｕ材質の第１配線ライン１０８ａと下
部電極１０８ｂを同時に形成する。このとき、第１導電
性膜としてはＣｕ以外にＡｕも適用できる。
【００２８】第３段階として、図５（Ｃ）に示すよう
に、第１配線ライン１０８ａと下部電極１０８ｂを含め
た第２層間絶縁膜１０６上に第３層間絶縁膜１１０を形
成し、その上に第２エッチストッパ膜１１２と第４層間
絶縁膜１１４を順次形成した後、配線ライン形成部とキ
ャパシタ形成部を限定する感光膜パターン（図示され
ず）をマスクとして第２エッチストッパ膜１１２の表面
が露出されるまで第４層間絶縁膜１１４を選択食刻す
る。この場合も第２エッチストッパ膜１１２はＳｉＮ又
はＳｉＯＮ材質で形成される。
【００２９】第４段階として、図６（Ａ）に示すよう
に、下部電極１０８ｂの表面が所定部分露出されるよう
に第２エッチストッパ膜１１２と第３層間絶縁膜１１０
を順次食刻して第１ビアホールｈ２を形成し、ＣＶＤ(c
hemical vapour deposition)法を用いてそれらの結果物
全面に誘電体膜１１６を形成した後、第１配線ライン１
０８ａの表面が所定部分露出されるように誘電体膜１１
６、第２エッチストッパ膜１１２、及び第３層間絶縁膜
１１０を順次選択食刻して第２ビアホールｈ３を形成す
る。誘電体膜１１６としては、Ｐ−ＴＥＯＳ(Plasma Te
tra Ethyl Ortho Silicate)、ＰＥＯＸ(Plasma Enhance
d Oxide）、ＰＥＳｉＮ(Plasma Enhanced nitride）、
ＳｉＯＮ、ＨＤＰ(High Density Plasma）、Ｔａ2 Ｏ
5 、ＳＯＧ(SpinOn Glass）、Ｏ3 −ＴＥＯＳ、ＢＳＴ
(Ba, Sr, TiO3 ）の単層構造及びこれらが組み合わされ
た積層膜構造が用いられる。
【００３０】第５段階として、図６（Ｂ）に示すよう
に、第１及び第２ビアホールｈ２，ｈ３が充分に埋め込
まれるようにそれらの結果物の全面にＣｕ材質の第２導
電性膜を形成し、誘電体膜１１６の表面が露出されるま
でこれをＣＭＰ処理してＣｕ材質の第２配線ライン１１
８ａと上部電極１１８ｂを同時に形成することにより、
本第１実施形態での全工程を終了する。このとき、第２
配線ライン１１８ａは第１配線ライン１０８ａと上下に
直接連結されるように形成される。また、第２導電性膜
としてはＣｕ以外にＡｕを適用することができる。
【００３１】なお、上記の第１実施形態において、第１
配線ライン１０８ａと下部電極１０８ｂを同時に形成し
た後、さらには第２配線ライン１１８ａと上部電極１１
８ｂを同時に形成した後、それぞれの全面にキャッピン
グ膜（図示せず）を形成することもできる。これは上部
及び下部電極１１８ｂ，１０８ｂをなす導電性膜が食刻
仮定で汚染されることを防止し、ビアホールの形成のと
きにミスアライン(misalign)が発生してもビアホールが
奇異な形状に作られることを防止するためである。この
とき用いられるキャッピング膜としてはＳｉＯＮが例と
して挙げられるが、このように上部及び下部電極１１８
ｂ，１０８ｂ上にキャッピング膜が形成される場合は、
第１及び第２ビアホールｈ２，ｈ３を形成するための食
刻工程時に前記キャッピング膜も共に除去されるように
工程を実施しなければならない。また、コンタクトホー
ルｈ１の形成後と第２ビアホールｈ３の形成後にそれぞ
れ障壁金属膜（図示せず）を形成する工程を行ってもよ
い。このとき用いられる障壁金属膜としてはＴｉ，Ｔ
ａ，Ｗ，Ｍｏ，ＴｉＮ，ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−
Ｎ，Ｗ−Ｓｉ−Ｎ，Ｔａ−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ
−Ｓｉ−Ｎの単層構造及びこれらが組み合わされた積層
膜構造が例として挙げられる。
【００３２】さらに、上記第１実施形態では、ダマシー
ン工程を用いて上部及び下部電極を形成するが、下部電
極の形成前に一般的プロセス（例えば、導電性膜蒸着及
びＣＭＰ処理）により導電性プラグを予め形成して、第
１配線ラインが導電性プラグに連結される構造とするこ
ともできる。そのようにしたのが図７及び図８に示す本
発明の第２実施形態である。以下、第２実施形態を５段
階に区分して説明するが、便宜上第１実施形態と同一部
分は簡単に言及し、第１実施形態と異なる部分を重点的
に説明する。
【００３３】第１段階として、図７（Ａ）に示すよう
に、トランジスタのような下部構造が形成された基板１
００上に第１層間絶縁膜１０２を形成し、配線ライン形
成部の基板１００表面が所定部分露出されるようにこれ
を選択食刻してコンタクトホールｈ１を形成した後、コ
ンタクトホールｈ１を含めた第１層間絶縁膜１０２上に
Ｗ材質の導電性膜を形成し、これをＣＭＰ処理して導電
性プラグ１０３を形成する。
【００３４】第２段階として、図７（Ｂ）に示すよう
に、導電性プラグ１０３を含めた第１層間絶縁膜１０２
上にＳｉＮ又はＳｉＯＮ材質の第１エッチストッパ膜１
０４と第２層間絶縁膜１０６を順次形成し、配線形成部
とキャパシタ形成部を限定する感光膜パターン（図示せ
ず）をマスクとして第１エッチストッパ膜１０４の表面
が露出されるまで第２層間絶縁膜１０６を選択食刻す
る。次いで、導電性プラグ１０３を露出させるために第
１エッチストッパ膜１０４の表面露出部を除去し、それ
らの結果物の全面にＣｕ材質の第１導電性膜を形成した
後、第２層間絶縁膜１０６の表面が露出されるまでこれ
をＣＭＰ処理してＣｕ材質の第１配線ライン１０８ａと
下部電極１０８ｂを同時に形成する。このとき、第１配
線ライン１０８ａは導電性プラグ１０３と電気的に連結
されるように形成され、第１導電性膜としてＡｕを適用
することもできる。
【００３５】第３段階として、図７（Ｃ）に示すよう
に、第１配線ライン１０８ａと下部電極１０８ｂを含め
た第２層間絶縁膜１０６上に第３層間絶縁膜１１０、第
２エッチストッパ膜１１２、及び第４層間絶縁膜１１４
を順次形成した後、配線ラインの形成部とキャパシタ形
成部を限定する感光膜パターン（図示せず）をマスクと
して第２エッチストッパ膜１１２の表面が露出されるま
で第４層間絶縁膜１１４を選択食刻する。このとき、第
２エッチストッパ膜１１２はＳｉＮ又はＳｉＯＮ材質で
形成される。
【００３６】第４段階として、図８（Ａ）に示すよう
に、下部電極１０８ｂの表面が所定部分だけ露出される
ように第２エッチストッパ膜１１２と第３層間絶縁膜１
１０を順次選択食刻して第１ビアホールｈ２を形成し、
それらの結果物全面に誘電体膜１１６を形成した後、第
１配線ライン１０８ａの表面が所定部分露出されるよう
に誘電体膜１１６、第２エッチストッパ膜１１２、及び
第３層間絶縁膜１１０を順次選択食刻して第２ビアホー
ルｈ３を形成する。誘電体膜１１６は第１実施形態と同
一の種類のものが用いられるので、ここでは詳しい言及
を避ける。
【００３７】第５段階として、図８（Ｂ）に示すよう
に、それらの結果物全面にＣｕ材質の第２導電性膜を形
成し、誘電体膜１１６の表面が露出されるまでこれをＣ
ＭＰ処理してＣｕ材質の第２配線ライン１１８ａと上部
電極１１８ｂを同時に形成して、本第２実施形態の工程
を終了する。このとき、第２導電性膜としてはＣｕ以外
にもＡｕを適用できる。
【００３８】なお、この第２実施形態の場合でも、第１
配線ライン１０８ａと下部電極１０８ｂを同時に形成し
た後、そして第２配線ライン１１８ａと上部電極１１８
ｂを同時に形成した後にそれぞれ全面にキャッピング膜
（図示せず）を形成することができるし、コンタクトホ
ールｈ１の形成後と第２ビアホールｈ３の形成後にそれ
ぞれ障壁金属膜（図示せず）を形成することができる。
但し、キャッピング膜を形成した場合は、第１及び第２
ビアホールｈ２，ｈ３を形成するための食刻工程時にキ
ャッピング膜も食刻するように工程を実施すべきであ
る。
【００３９】次いで、図９ないし図１１を参照して本発
明に係る第３実施形態について説明する。この第３実施
形態でも第１配線ラインと第２配線ラインの間にＭＩＭ
構造のキャパシタが形成されるが、キャパシタは第２と
第３配線ラインの間、或いは第３と第４配線ラインの間
など任意の配線ライン間のどこにでも形成できる。
【００４０】図９を参照すると、本発明の第３実施形態
で製造されたロジック及びアナログ回路のキャパシタ
は、トランジスタのような下部構造が形成された基板２
００上に第１層間絶縁膜２０２が形成され、この第１層
間絶縁膜２０２上にＡｌ材質の下部電極２０６ｂが形成
され、この下部電極２０６ｂを含めた第１層間絶縁膜２
０２上に前記下部電極２０６ｂの表面が所定部分露出さ
れるように第１ビアホールを具備した第２層間絶縁膜２
０８が形成され、この第２層間絶縁膜２０８上にエッチ
ストッパ膜２１０が形成され、このエッチストッパ膜２
１０上に、上部電極形成部が第１ビアホールと連結され
るように開放された構造の第３層間絶縁膜２１２が形成
され、前記第１ビアホールの内部と第３層間絶縁膜２１
２内の開放領域には誘電体膜２１４を挟んでＣｕ材質の
上部電極２１６ｂが形成されており、キャパシタは全体
的にＭＩＭ構造を有するように構成されている。
【００４１】このとき、キャパシタは、図９には図示さ
れていないが、下部電極２０６ｂ上と上部電極２１６ｂ
上にそれぞれキャッピング膜（図示せず）がさらに形成
された構造とすることもできる。Ａｌ材質の下部電極２
０６ｂ上に形成されるキャッピング膜としてはＴｉ，Ｔ
ａ，Ｗ，Ｍｏ，ＴｉＮ，ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−
Ｎ，Ｗ−Ｓｉ−Ｎ，Ｔａ−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ
−Ｓｉ−Ｎの単層構造及びこれらが組み合わされた積層
膜構造が例として挙げられ、Ｃｕ材質の上部電極２１６
ｂ上に形成されるキャッピング膜としてはＳｉＯＮ膜が
例として挙げられる。
【００４２】従って、前記構造のキャパシタは図１０及
び図１１に示されるように次の４段階を経て製造され
る。この場合、下部電極はＡｌ材質の導電性膜からな
り、上部電極はＣｕ材質の導電性膜からなっているの
で、上部電極だけが銅ダマシーン工程により製造され
る。
【００４３】第１段階として、図１０（Ａ）に示すよう
に、トランジスタのような下部構造が形成された基板２
００上に第１層間絶縁膜２０２を形成し、配線ライン形
成部の基板２００表面が所定部分露出されるようにこれ
を選択食刻してコンタクトホールｈ１を形成した後、Ｗ
材質の導電性膜蒸着及びＣＭＰ工程（又はエッチバック
工程）を施してコンタクトホールｈ１内に導電性プラグ
２０４を形成する。次いで、導電性プラグ２０４を含め
た第１層間絶縁膜２０２上にＡｌ材質の第１導電性膜を
形成した後、キャパシタ形成部と配線ライン形成部を限
定する感光膜パターン（図示せず）をマスクとして第１
導電性膜を食刻してＡｌ材質の第１配線ライン２０６ａ
と下部電極２０６ｂを同時に形成する。このとき、第１
配線ライン２０６ａは前記導電性プラグ２０４と電気的
に連結されるように形成される。
【００４４】なお、図示していないが、基板２００と導
電性プラグ２０４間の接触抵抗を低くするためにコンタ
クトホールｈ１を形成した後それらの結果物上に障壁金
属膜（図示せず）を形成することもできる。但し、この
場合は導電性プラグ２０４を形成するためのＣＭＰ工程
で第１層間絶縁膜２０２上の障壁金属膜も除去するよう
に工程を実施すべきである。
【００４５】また、第１配線ライン２０６ａと下部電極
２０６ｂを形成するときの膜質及びパターニング特性を
向上させる目的で、Ａｌ材質の第１導電性膜上にキャッ
ピング膜をさらに形成した状態でキャパシタ形成部と配
線ライン形成部を限定する感光膜パターン（図示せず）
をマスクとしてこれらを食刻することもできる。前記キ
ャッピング膜としてはＴｉ，Ｔａ，Ｗ，Ｍｏ，ＴｉＮ，
ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，Ｗ−Ｓｉ−Ｎ，Ｔａ
−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓｉ−Ｎの単層構造及
びこれらが組み合わされた積層膜構造が用いられる。
【００４６】第２段階として、図１０（Ｂ）に示すよう
に、第１配線ライン２０６ａと下部電極２０６ｂを含め
た第１層間絶縁膜２０２上に第２層間絶縁膜２０８を形
成し、その上にＳｉＮ膜又はＳｉＯＮ膜材質のエッチス
トッパ膜２１０と第３層間絶縁膜２１２を順次形成した
後、配線形成部とキャパシタ形成部を限定する感光膜パ
ターン（図示せず）をマスクとしてエッチストッパ膜２
１０の表面が露出されるまで第３層間絶縁膜２１２を選
択食刻する。
【００４７】第３段階として、図１１（Ａ）に示すよう
に、下部電極２０６ｂの表面が所定部分露出されるよう
にエッチストッパ膜２１０と第２層間絶縁膜２０８を順
次食刻して第１ビアホールｈ２を形成し、それらの結果
物全面に誘電体膜２１４を形成した後、第１配線ライン
２０６ａの表面が所定部分露出されるように誘電体膜２
１４、エッチストッパ膜２１０及び第２層間絶縁膜２０
８を順次食刻して第２ビアホールｈ３を形成する。な
お、誘電体膜２１４としては第１実施形態で示されたも
のと同一材質のものが用いられるのでここでは言及を避
ける。
【００４８】第４段階として、図１１（Ｂ）に示すよう
に、それらの結果物全面にＣｕ材質の第２導電性膜を形
成し、誘電体膜２１４の表面が露出されるまでこれをＣ
ＭＰ処理してＣｕ材質の第２配線ライン２１６ａと上部
電極２１６ｂを同時に形成して、本第３実施形態の工程
を終了する。このとき、第２配線ライン２１６ａは第１
配線ライン２０６ａと上下に直接連結されるように形成
される。
【００４９】なお、第２ビアホールｈ３を形成した後に
全面に障壁金属膜を形成してもよい。この障壁金属膜と
しては、Ｔｉ，Ｔａ，Ｗ，Ｍｏ，ＴｉＮ，ＴｉＷ，Ｔａ
Ｎ，ＭｏＮ，Ｗ−Ｎ，Ｗ−Ｓｉ−Ｎ，Ｔａ−Ｓｉ−Ｎ，
Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓｉ−Ｎの単層構造及びこれらが組
み合わされた積層膜構造が用いられる。また、第２配線
ライン２１６ａと上部電極２１６ｂを同時に形成した
後、その全面にキャッピング膜（図示せず）を形成する
こともできるが、このとき用いられるキャッピング膜と
してはＳｉＯＮ膜が例として挙げられる。
【００５０】最後に、図１２乃至図１４を参照して本発
明の第４実施形態について説明する。この第４実施形態
でも第１配線ラインと第２配線ライン間にＭＩＭ構造の
キャパシタが形成されるが、前記構造のキャパシタは任
意の配線ライン間のどこにでも形成できる。
【００５１】図１２を参照すると、本発明の第４実施形
態で製造されたロジック及びアナログ回路のキャパシタ
は、トランジスタのような下部構造が形成された基板３
００上に第１層間絶縁膜３０２が形成され、この第１層
間絶縁膜３０２上にエッチストッパ膜３０４が形成さ
れ、このエッチストッパ膜３０４上に、下部電極形成部
のエッチストッパ膜３０４の表面が露出されるように第
２層間絶縁膜３０６が形成され、この第２層間絶縁膜３
０６内の表面が露出された前記エッチストッパ膜３０４
上にＣｕ材質の下部電極３０８ｂが形成され、この下部
電極３０８ｂを含めた第２層間絶縁膜３０６上に、下部
電極３０８ｂの表面が所定部分露出されるように第１ビ
アホールを具備した第３層間絶縁膜３１０が形成され、
それらの結果物全面に薄い厚さの誘電体膜３１２が形成
され、前記第１ビアホールを含めた誘電体膜３１２上の
所定部分には“導電性プラグ３１４ｂ／導電性膜パター
ン３１６ｂ”形態の上部電極が形成されており、キャパ
シタは全体的にＭＩＭ構造を有するように構成されてい
る。ここで、上部電極をなす導電性膜パターン３１６ｂ
はＡｌ材質で構成される。
【００５２】なお、図１２には図示されていないが、第
２層間絶縁膜３０６と第３層間絶縁膜３１０間、そして
上部電極をなす導電性膜パターン３１６ｂ上にそれぞれ
キャッピング膜をさらに形成することもできるし、上部
電極と誘電体膜３１２間に障壁金属膜をさらに形成する
こともできる。但しキャッピング膜としては、導電性膜
パターン３１６ｂ上においては、Ｔｉ，Ｔａ，Ｗ，Ｍ
ｏ，ＴｉＮ，ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，Ｗ−Ｓ
ｉ−Ｎ，Ｔａ−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓｉ−Ｎ
の単層構造及びこれらが組み合わされた積層膜構造のキ
ャッピング膜が形成され、第２層間絶縁膜３０６と第３
層間絶縁膜３１０間にはＳｉＯＮ膜材質のキャッピング
膜が形成される。
【００５３】従って、前記構造のキャパシタは、図１３
及び図１４に示されるように、次の４段階を経て製造さ
れる。なお、下部電極はＣｕ材質の導電性膜からなり、
上部電極は“導電性プラグ／Ａｌ材質の導電性膜パター
ン”形態を有するので、下部電極だけが銅ダマシーン工
程により製造される。
【００５４】第１段階として、図１３（Ａ）に示すよう
に、トランジスタのような下部構造が形成された基板３
００上に第１層間絶縁膜３０２を形成し、その上にＳｉ
ＯＮ膜及びＳｉＯＮ膜材質のエッチストッパ膜３０４と
第２層間絶縁膜３０６を順次形成する。次いで、配線形
成部とキャパシタ形成部を限定する感光膜パターン（図
示せず）をマスクとしてエッチストッパ膜３０４の表面
が露出されるまで第２層間絶縁膜３０６を選択食刻し、
さらに配線ライン形成部の基板３００表面が所定部分露
出されるようにエッチストッパ膜３０４と第１層間絶縁
膜３０２を順次食刻してコンタクトホールｈ１を形成す
る。
【００５５】第２段階として、図１３（Ｂ）に示すよう
に、それらの結果物全面にＣｕ材質の第１導電性膜を形
成し、第２層間絶縁膜３０６の表面が露出されるまでこ
れをＣＭＰ処理してＣｕ材質の第１配線ライン３０８ａ
と下部電極３０８ｂを同時に形成する。
【００５６】このとき、図示されていないが、コンタク
トホールｈ１の形成後それらの結果物全面に障壁金属膜
を形成することもできる。但し、この場合、第１導電性
膜をＣＭＰする工程で第２層間絶縁膜３０６上の障壁金
属膜も除去するように工程を実施すべきである。前記障
壁金属膜としては第１実施形態で示されたものと同一材
質のものが用いられる。
【００５７】第３段階として、図１４（Ａ）に示すよう
に、第１配線ライン３０８ａと下部電極３０８ｂを含め
た第２層間絶縁膜３０６上に第３層間絶縁膜３１０を形
成し、下部電極３０８ｂの表面が所定部分露出されるよ
うにこれを選択食刻して第１ビアホールｈ２を形成した
後、それらの結果物全面に誘電体膜３１２を形成する。
この誘電体膜３１２としては第１実施形態で示されたも
のと同一材質のものが用いられる。次いで、第１配線ラ
イン３０８ａの表面が所定部分露出されるように誘電体
膜３１２と第３層間絶縁膜３１０を順次食刻して第２ビ
アホールｈ３を形成する。
【００５８】なお、第３層間絶縁膜３１０を形成する前
にそれらの結果物全面にＳｉＯＮ膜材質のキャッピング
膜をさらに形成することもできるが、その場合は第１及
び第２ビアホールｈ２，ｈ３を形成するときに第１配線
ライン３０８ａと下部電極３０８ｂ上のキャッピング膜
も同時に除去するように食刻工程を実施すべきである。
【００５９】第４段階として、図１４（Ｂ）に示すよう
に、Ｗ材質の導電性膜蒸着及びＣＭＰ工程（又はエッチ
バック工程）を適用して第１及び第２ビアホールｈ２，
ｈ３内にそれぞれ導電性プラグ３１４ａ，３１４ｂを形
成し、さらに全面にＡｌ材質の第２導電性膜を形成した
後、配線ライン形成部とキャパシタ形成部を限定する感
光膜パターン（図示せず）をマスクとして第２導電性膜
を所定部分選択食刻することにより、Ａｌ材質の第２配
線ライン３１６ａと第２導電性膜パターン３１６ｂを同
時に形成し、本第４実施形態の工程を終了する。このと
き、第２導電性膜パターン３１６ｂは導電性プラグ３１
４ｂと上下に連結され、上部電極を形成する。また、第
２配線ライン３１６ａは導電性プラグ３１４ａを媒介体
として第１配線ライン３０８ａと電気的に連結されるよ
うに形成される。
【００６０】なお、第２ビアホールｈ３の形成後にそれ
らの結果物全面に障壁金属膜を形成することもできる
し、第２導電性膜の形成後にキャッピング膜を形成する
こともできる。前者のように障壁金属膜を形成した場合
は、第２導電性膜の食刻のときに前記障壁金属膜も同時
に食刻すべきであり、後者のようにキャッピング膜の形
成がさらに行われた場合は、キャパシタ形成部と配線ラ
イン形成部を限定する感光膜パターン（図示せず）をマ
スクとして用いた食刻工程の実施のときに前記キャッピ
ング膜と第２導電性膜が共に食刻されるように工程を実
施すべきである。第２導電性膜上に形成されるキャッピ
ング膜としてはＴｉ，Ｔａ，Ｗ，Ｍｏ，ＴｉＮ，Ｔｉ
Ｗ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，Ｗ−Ｓｉ−Ｎ，Ｔａ−Ｓ
ｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓｉ−Ｎの単層構造及びこ
れらが組み合わされた積層膜構造が例として挙げられ
る。
【００６１】そして、以上のように、半導体集積回路、
例えばロジック回路及びアナログ回路のキャパシタをＭ
ＩＭ構造に製造した場合は、ＰＩＰ構造のキャパシタを
製造した場合と比べて、ＶＣＣは１／５〜１／６Ｔ1
（Ｔ1 はＰＩＰ構造のキャパシタで測定された従来のＶ
ＣＣ値を示す）以下の水準まで低くすることができる
し、ＴＣＣは１／２Ｔ2 （Ｔ2 はＰＩＰ構造のキャパシ
タで測定された従来のＴＣＣ値を示す）以下の水準まで
低くすることができるので、電圧及び温度変化に伴うキ
ャパシタンスの変化を最小化してビットレゾリューショ
ンを増加させることができるし、キャパシタの分布特性
とキャパシタのアレイマッチング特性を改善することが
できる。又、高周波領域でＰＩＰ型キャパシタの下部電
極及び上部電極が高い抵抗値を有することから惹起され
るアナログ回路の不良も抑制できる。さらに、上記の方
法によれば、多層配線形成工程を利用して複雑な工程の
追加なしにＭＩＭ構造のキャパシタを容易に製造でき
る。
【００６２】以上、実施の形態を通じて本発明を具体的
に説明したが、本発明は上記実施の形態に限定されず、
本発明の技術的思想内で該当分野の通常の知識を用いて
その変形及び改良が可能であることは勿論である。
【００６３】
【発明の効果】以上詳細に説明したように本発明の半導
体集積回路のキャパシタ製造方法によれば、良好な特性
のキャパシタを複雑な工程の追加なしに容易に製造する
ことができる。
【図面の簡単な説明】
【図１】従来のキャパシタを示す断面図。
【図２】従来のキャパシタの製造方法を工程順に示す断
面図。
【図３】従来のキャパシタの製造方法を工程順に示す断
面図。
【図４】本発明の第１実施形態及び第２実施形態により
製造されたキャパシタを示す断面図。
【図５】本発明の半導体集積回路のキャパシタ製造方法
の第１実施形態を工程順に示す断面図。
【図６】本発明の半導体集積回路のキャパシタ製造方法
の第１実施形態を工程順に示す断面図。
【図７】本発明の半導体集積回路のキャパシタ製造方法
の第２実施形態を工程順に示す断面図。
【図８】本発明の半導体集積回路のキャパシタ製造方法
の第２実施形態を工程順に示す断面図。
【図９】本発明の第３実施形態で製造されたキャパシタ
を示す断面図。
【図１０】本発明の半導体集積回路のキャパシタ製造方
法の第３実施形態を工程順に示す断面図。
【図１１】本発明の半導体集積回路のキャパシタ製造方
法の第３実施形態を工程順に示す断面図。
【図１２】本発明の第４実施形態で製造されたキャパシ
タを示す断面図。
【図１３】本発明の半導体集積回路のキャパシタ製造方
法の第４実施形態を工程順に示す断面図。
【図１４】本発明の半導体集積回路のキャパシタ製造方
法の第４実施形態を工程順に示す断面図。
【符号の説明】
１００ 基板 １０２ 第１層間絶縁膜 １０４ 第１エッチストッパ膜 １０６ 第２層間絶縁膜 １０８ａ 第１配線ライン １０８ｂ 下部電極 １１０ 第３層間絶縁膜 １１２ 第２エッチストッパ膜 １１４ 第４層間絶縁膜 １１６ 誘電体膜 １１８ａ 第２配線ライン １１８ｂ 上部電極 ｈ２ 第１ビアホール ｈ３ 第２ビアホール

Claims (38)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１層間絶縁膜が形成された基板上に第
    １エッチストッパ膜と第２層間絶縁膜を順次形成する段
    階と、 配線ライン形成部とキャパシタ形成部の前記第１エッチ
    ストッパ膜表面が露出されるように前記第２層間絶縁膜
    を選択食刻する段階と、 それらの結果物上に金属の第１導電性膜を形成し、前記
    第２層間絶縁膜の表面が露出されるまでこれを除去して
    第１配線ライン及び下部電極を形成する段階と、 前記第１配線ライン及び下部電極を含めた前記第２層間
    絶縁膜上に第３層間絶縁膜を形成し、その上に第２エッ
    チストッパ膜と第４層間絶縁膜を順次形成する段階と、 配線ライン形成部とキャパシタ形成部の前記第２エッチ
    ストッパ膜の表面が露出されるように前記第４層間絶縁
    膜を選択食刻する段階と、 前記下部電極の表面が所定部分だけ露出されるように前
    記第２エッチストッパ膜と第３層間絶縁膜を選択食刻し
    て第１ビアホールを形成する段階と、 前記第１ビアホールと前記第２エッチストッパ膜を含め
    た前記第４層間絶縁膜上に誘電体膜を形成する段階と、 前記第１配線ラインの表面が所定部分露出されるように
    前記誘電体膜、前記第２エッチストッパ膜、及び前記第
    ３層間絶縁膜を選択食刻して第２ビアホールを形成する
    段階と、 それらの結果物上に金属の第２導電性膜を形成し、前記
    誘電体膜の表面が露出されるまでこれを除去して前記第
    １配線ラインと連結される第２配線ラインと上部電極を
    形成する段階とを具備することを特徴とする半導体集積
    回路のキャパシタ製造方法。
  2. 【請求項２】 前記基板はトランジスタのような下部構
    造が形成された基板又は任意の配線ラインが形成された
    基板であることを特徴とする請求項１に記載の半導体集
    積回路のキャパシタ製造方法。
  3. 【請求項３】 前記第１エッチストッパ膜表面が露出さ
    れるように前記第２層間絶縁膜を選択食刻する段階の以
    後に、配線ライン形成部の前記基板表面が所定部分露出
    されるように前記第１エッチストッパ膜と前記第１層間
    絶縁膜を順次食刻してコンタクトホールを形成する段階
    をさらに有することを特徴とする請求項１に記載の半導
    体集積回路のキャパシタ製造方法。
  4. 【請求項４】 前記第１層間絶縁膜形成の以後に、配線
    ライン形成部の前記基板表面が所定部分露出されるよう
    に前記第１層間絶縁膜を選択食刻してコンタクトホール
    を形成する段階と、 前記コンタクトホール内部に導電性プラグを形成する段
    階とを更に有することを特徴とする請求項１に記載の半
    導体集積回路のキャパシタ製造方法。
  5. 【請求項５】 前記第１層間絶縁膜内に導電性プラグが
    さらに形成された場合、前記配線ライン形成部とキャパ
    シタ形成部の前記第１エッチストッパ膜表面が露出され
    るように前記第２層間絶縁膜を選択食刻する段階の以後
    に、前記第１エッチストッパ膜の表面露出部を除去する
    段階をさらに有することを特徴とする請求項４に記載の
    半導体集積回路のキャパシタ製造方法。
  6. 【請求項６】 前記第１配線ラインと前記下部電極を同
    時に形成する段階の以後に、それらの結果物全面にキャ
    ッピング膜を形成する段階をさらに有することを特徴と
    する請求項１に記載の半導体集積回路のキャパシタ製造
    方法。
  7. 【請求項７】 前記第２配線と前記上部電極を同時に形
    成する段階の以後に、それらの結果物全面にキャッピン
    グ膜を形成する段階をさらに有することを特徴とする請
    求項１に記載の半導体集積回路のキャパシタ製造方法。
  8. 【請求項８】 前記キャッピング膜はＳｉＯＮ膜からな
    ることを特徴とする請求項６又は７のいずれか一項に記
    載の半導体集積回路のキャパシタ製造方法。
  9. 【請求項９】 前記コンタクトホールの形成の以後に、
    それらの結果物全面に障壁金属膜を形成する段階をさら
    に有することを特徴とする請求項３又は４に記載の半導
    体集積回路のキャパシタ製造方法。
  10. 【請求項１０】 前記第２ビアホールの形成後にそれら
    の結果物全面に障壁金属膜を形成する段階をさらに有す
    ることを特徴とする請求項１に記載の半導体集積回路の
    キャパシタ製造方法。
  11. 【請求項１１】 前記障壁金属膜は、Ｔｉ，Ｔａ，Ｗ，
    Ｍｏ，ＴｉＮ，ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，Ｗ−
    Ｓｉ−Ｎ，Ｔａ−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓｉ−
    Ｎの単層構造及びこれらが組み合わされた積層膜構造で
    形成されることを特徴とする請求項９又は１０に記載の
    半導体集積回路のキャパシタ製造方法。
  12. 【請求項１２】 前記誘電体膜は、Ｐ−ＴＥＯＳ(Plasm
    a Tetra Ethyl Ortho Silicate)，ＰＥＯＸ(Plasma Enh
    anced Oxide），ＰＥＳｉＮ(Plasma Enhanced nitrid
    e），ＳｉＯＮ，ＨＤＰ(High Density Plasma），Ｔａ2
    Ｏ5 ，ＳＯＧ(Spin On Glass），Ｏ3 −ＴＥＯＳ，Ｂ
    ＳＴ(Ba, Sr, TiO3 ）の単層構造及びこれらが組み合わ
    された積層膜構造で形成されることを特徴とする請求項
    １に記載の半導体集積回路のキャパシタ製造方法。
  13. 【請求項１３】 前記第１及び第２エッチストッパ膜は
    ＳｉＮ又はＳｉＯＮで形成されることを特徴とする請求
    項１に記載の半導体集積回路のキャパシタ製造方法。
  14. 【請求項１４】 前記第１及び第２導電性膜はＣｕ又は
    Ａｕで形成されることを特徴とする請求項１に記載の半
    導体集積回路のキャパシタ製造方法。
  15. 【請求項１５】 基板上に導電性プラグを有する第１層
    間絶縁膜を形成する段階と、 前記導電性プラグを含めた前記第１層間絶縁膜上にＡｌ
    材質の第１導電性膜を形成し、これを所定部分選択食刻
    して前記導電性プラグと連結される第１配線ライン及び
    下部電極を形成する段階と、 前記第１配線ラインと前記下部電極を含めた前記第１層
    間絶縁膜上に第２層間絶縁膜、エッチストッパ膜、及び
    第３層間絶縁膜を順次形成する段階と、 配線ライン形成部とキャパシタ形成部の前記エッチスト
    ッパ膜表面が露出されるように前記第３層間絶縁膜を選
    択食刻する段階と、 前記下部電極の表面が所定部分露出されるように前記エ
    ッチストッパ膜と前記第２層間絶縁膜を選択食刻して第
    １ビアホールを形成する段階と、 前記第１ビアホールと前記エッチストッパ膜を含めた前
    記第３層間絶縁膜上に誘電体膜を形成する段階と、 前記第１配線ラインの表面が所定部分露出されるように
    前記誘電体膜、前記エッチストッパ膜、及び前記第２層
    間絶縁膜を選択食刻して第２ビアホールを形成する段階
    と、 それらの結果物上にＣｕ材質の第２導電性膜を形成し、
    前記誘電体膜の表面が露出されるまでこれを除去して前
    記第１配線ラインと連結される第２配線ライン及び上部
    電極を形成する段階とを具備することを特徴とする半導
    体集積回路のキャパシタ製造方法。
  16. 【請求項１６】 前記基板はトランジスタのような下部
    構造が形成された基板又は任意の配線ラインが形成され
    た基板であることを特徴とする請求項１５に記載の半導
    体集積回路のキャパシタ製造方法。
  17. 【請求項１７】 前記第１導電性膜の形成後にそれらの
    結果物全面にキャッピング膜を形成する段階をさらに有
    することを特徴とする請求項１５に記載の半導体集積回
    路のキャパシタ製造方法。
  18. 【請求項１８】 前記キャッピング膜はＴｉ，Ｔａ，
    Ｗ，Ｍｏ，ＴｉＮ，ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，
    Ｗ−Ｓｉ−Ｎ，Ｔａ−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓ
    ｉ−Ｎの単層構造及びこれらが組み合わされた積層膜構
    造で形成されることを特徴とする請求項１７に記載の半
    導体集積回路のキャパシタ製造方法。
  19. 【請求項１９】 前記第１導電性膜上にキャッピング膜
    がさらに形成された場合、前記第１導電性膜の食刻時に
    前記キャッピング膜も同時に食刻されることを特徴とす
    る請求項１７又は１８に記載の半導体集積回路のキャパ
    シタ製造方法。
  20. 【請求項２０】 前記第２配線ラインと前記上部電極を
    同時に形成する段階の以後に、それらの結果物全面にキ
    ャッピング膜を形成する段階をさらに有することを特徴
    とする請求項１５に記載の半導体集積回路のキャパシタ
    製造方法。
  21. 【請求項２１】 前記キャッピング膜はＳｉＯＮ膜で形
    成されることを特徴とする請求項２０に記載の半導体集
    積回路のキャパシタ製造方法。
  22. 【請求項２２】 前記第２ビアホールを形成する段階以
    後にそれらの結果物全面に障壁金属膜を形成する段階を
    さらに有することを特徴とする請求項１５に記載の半導
    体集積回路のキャパシタ製造方法。
  23. 【請求項２３】 前記障壁金属膜はＴｉ，Ｔａ，Ｗ，Ｍ
    ｏ，ＴｉＮ，ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，Ｗ−Ｓ
    ｉ−Ｎ，Ｔａ−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓｉ−Ｎ
    の単層構造及びこれらが組み合わされた積層膜構造で形
    成されることを特徴とする請求項２２に記載の半導体集
    積回路のキャパシタ製造方法。
  24. 【請求項２４】 前記誘電体膜はＰ−ＴＥＯＳ(Plasma
    Tetra Ethyl OrthoSilicate)，ＰＥＯＸ(Plasma Enhanc
    ed Oxide），ＰＥＳｉＮ(Plasma Enhancednitride) ，
    ＳｉＯＮ，ＨＤＰ(High Density Plasma），Ｔａ2 Ｏ
    5 ，ＳＯＧ(Spin On Glass），Ｏ3 −ＴＥＯＳ，ＢＳＴ
    (Ba, Sr, TiO3 ）の単層構造及びこれらが組み合わされ
    た積層膜構造で形成されることを特徴とする請求項１５
    に記載の半導体集積回路のキャパシタ製造方法。
  25. 【請求項２５】 前記エッチストッパ膜はＳｉＮ又はＳ
    ｉＯＮで形成されることを特徴とする請求項１５に記載
    の半導体集積回路のキャパシタ製造方法。
  26. 【請求項２６】 基板上に第１層間絶縁膜、エッチスト
    ッパ膜及び第２層間絶縁膜を順次形成する段階と、 配線ライン形成部とキャパシタ形成部の前記エッチスト
    ッパ膜表面が露出されるように前記第２層間絶縁膜を選
    択食刻する段階と、 配線ライン形成部の前記基板表面が所定部分露出される
    ように前記エッチストッパ膜と前記第１層間絶縁膜を選
    択食刻してコンタクトホールを形成する段階と、 それらの結果物上にＣｕ材質の第１導電性膜を形成し、
    前記第２層間絶縁膜の表面が露出されるまでこれを除去
    して第１配線ラインと下部電極を形成する段階と、 前記第１配線ラインと前記下部電極を含めた前記第２層
    間絶縁膜上に第３層間絶縁膜を形成する段階と、 前記下部電極の表面が所定部分露出されるように前記第
    ３層間絶縁膜を選択食刻して第１ビアホールを形成する
    段階と、 前記第１ビアホールを含めた前記第３層間絶縁膜上に誘
    電体膜を形成する段階と、 前記第１配線ラインの表面が所定部分露出されるように
    前記誘電体膜と前記第３層間絶縁膜を選択食刻して第２
    ビアホールを形成する段階と、 前記第１ビアホールと第２ビアホールの内部に導電性プ
    ラグを形成する段階と、 前記導電性プラグを含めた前記誘電体膜上にＡｌ材質の
    第２導電性膜を形成し、これを所定部分選択食刻して前
    記第２ビアホール内の前記導電性プラグと連結される第
    ２配線ラインと、前記第１ビアホール内の前記導電性プ
    ラグと連結され上部電極を構成する第２導電性膜パター
    ンとを形成する段階とを具備することを特徴とする半導
    体集積回路のキャパシタ製造方法。
  27. 【請求項２７】 前記基板はトランジスタのような下部
    構造が形成された基板又は任意の配線ラインが形成され
    た基板であることを特徴とする請求項２６に記載の半導
    体集積回路のキャパシタ製造方法。
  28. 【請求項２８】 前記コンタクトホールを形成する段階
    の以後にそれらの結果物全面に障壁金属膜を形成する段
    階をさらに有することを特徴とする請求項２６に記載の
    半導体集積回路のキャパシタ製造方法。
  29. 【請求項２９】 前記第２ビアホールを形成する段階の
    以後にそれらの結果物全面に障壁金属膜を形成する段階
    をさらに有することを特徴とする請求項２６に記載の半
    導体集積回路のキャパシタ製造方法。
  30. 【請求項３０】 前記第２ビアホールの形成が完了した
    それらの結果物全面に障壁金属膜がさらに形成された場
    合、前記第２導電性膜の食刻時に前記障壁金属膜を同時
    に食刻することを特徴とする請求項２９に記載の半導体
    集積回路のキャパシタ製造方法。
  31. 【請求項３１】 前記障壁金属膜はＴｉ，Ｔａ，Ｗ，Ｍ
    ｏ，ＴｉＮ，ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，Ｗ−Ｓ
    ｉ−Ｎ，Ｔａ−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓｉ−Ｎ
    の単層構造及びこれらが組み合わされた積層膜構造で形
    成されることを特徴とする請求項２８又は２９に記載の
    半導体集積回路のキャパシタ製造方法。
  32. 【請求項３２】 前記第１配線ラインと前記下部電極を
    同時に形成する段階の以後にそれらの結果物全面にキャ
    ッピング膜を形成する段階をさらに有することを特徴と
    する請求項２６に記載の半導体集積回路のキャパシタ製
    造方法。
  33. 【請求項３３】 前記キャッピング膜はＳｉＯＮ膜で形
    成されることを特徴とする請求項３２に記載の半導体集
    積回路のキャパシタ製造方法。
  34. 【請求項３４】 前記第１配線ラインと前記下部電極上
    にキャッピング膜形成がさらに行われた場合、前記第２
    ビアホールを形成するための食刻工程時に前記キャッピ
    ング膜も同時に食刻されることを特徴とする請求項３２
    に記載の半導体集積回路のキャパシタ製造方法。
  35. 【請求項３５】 前記第２導電性膜形成後にそれらの結
    果物全面にキャッピング膜を形成する段階を更に有する
    ことを特徴とする請求項２６に記載の半導体集積回路の
    キャパシタ製造方法。
  36. 【請求項３６】 前記キャッピング膜はＴｉ，Ｔａ，
    Ｗ，Ｍｏ，ＴｉＮ，ＴｉＷ，ＴａＮ，ＭｏＮ，Ｗ−Ｎ，
    Ｗ−Ｓｉ−Ｎ，Ｔａ−Ｓｉ−Ｎ，Ｗ−Ｂ−Ｎ，Ｔｉ−Ｓ
    ｉ−Ｎの単層構造及びこれらが組み合わされた積層膜構
    造で形成されることを特徴とする請求項３５に記載の半
    導体集積回路のキャパシタ製造方法。
  37. 【請求項３７】 前記誘電体膜はＰ−ＴＥＯＳ(Plasma
    Tetra Ethyl OrthoSilicate)，ＰＥＯＸ(Plasma Enhanc
    ed Oxide），ＰＥＳｉＮ(Plasma Enhancednitride) ，
    ＳｉＯｎ，ＨＤＰ(High Density Plasma），Ｔａ2 Ｏ
    5 ，ＳＯＧ(Spin On Glass），Ｏ3 −ＴＥＯＳ，ＢＳＴ
    (Ba, Sr, TiO3 ）の単層構造及びこれらが組み合わされ
    た積層膜構造で形成されることを特徴とする請求項２６
    に記載の半導体集積回路のキャパシタ製造方法。
  38. 【請求項３８】 前記エッチストッパ膜はＳｉＮ又はＳ
    ｉＯＮで形成されることを特徴とする請求項２６に記載
    の半導体集積回路のキャパシタ製造方法。
JP2000024403A 1999-02-04 2000-02-01 半導体集積回路のキャパシタ製造方法 Expired - Fee Related JP3141887B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019990003786A KR100280288B1 (ko) 1999-02-04 1999-02-04 반도체 집적회로의 커패시터 제조방법
KR1999P-3786 1999-02-04

Publications (2)

Publication Number Publication Date
JP2000228497A JP2000228497A (ja) 2000-08-15
JP3141887B2 true JP3141887B2 (ja) 2001-03-07

Family

ID=19573382

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000024403A Expired - Fee Related JP3141887B2 (ja) 1999-02-04 2000-02-01 半導体集積回路のキャパシタ製造方法

Country Status (3)

Country Link
US (1) US6597032B1 (ja)
JP (1) JP3141887B2 (ja)
KR (1) KR100280288B1 (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373087B1 (en) * 2000-08-31 2002-04-16 Agere Systems Guardian Corp. Methods of fabricating a metal-oxide-metal capacitor and associated apparatuses
US6465297B1 (en) * 2000-10-05 2002-10-15 Motorola, Inc. Method of manufacturing a semiconductor component having a capacitor
JP3512078B2 (ja) * 2000-12-26 2004-03-29 関西日本電気株式会社 半導体装置の製造方法
KR100368320B1 (ko) * 2000-12-28 2003-01-24 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR20020055887A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 금속 배선 및 커패시터 제조 방법
KR100358050B1 (ko) * 2000-12-29 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 금속 배선 및 커패시터 제조 방법
KR100387265B1 (ko) * 2000-12-29 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 금속 배선 및 커패시터 제조 방법
KR100691940B1 (ko) * 2000-12-30 2007-03-08 주식회사 하이닉스반도체 반도체소자의 배선 및 그 형성방법
KR20020081798A (ko) * 2001-04-19 2002-10-30 주식회사 하이닉스반도체 엠엠엘 반도체장치의 커패시터 제조방법
KR20020083577A (ko) * 2001-04-27 2002-11-04 주식회사 하이닉스반도체 반도체 장치의 커패시터의 제조방법
JP4947849B2 (ja) 2001-05-30 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2003051501A (ja) 2001-05-30 2003-02-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100812298B1 (ko) * 2001-06-29 2008-03-10 매그나칩 반도체 유한회사 엠아이엠 캐패시터 형성방법
US20030006480A1 (en) * 2001-06-29 2003-01-09 Jenny Lian MIMCap with high dielectric constant insulator
KR100414733B1 (ko) * 2001-06-29 2004-01-13 주식회사 하이닉스반도체 엠아이엠 캐패시터 형성방법
JP3553535B2 (ja) 2001-09-28 2004-08-11 ユーディナデバイス株式会社 容量素子及びその製造方法
DE10159466A1 (de) * 2001-12-04 2003-06-12 Koninkl Philips Electronics Nv Anordnung mit Kondensator
KR100428789B1 (ko) 2001-12-05 2004-04-28 삼성전자주식회사 금속/절연막/금속 캐퍼시터 구조를 가지는 반도체 장치 및그 형성 방법
DE10161286A1 (de) * 2001-12-13 2003-07-03 Infineon Technologies Ag Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator
KR100444773B1 (ko) * 2001-12-18 2004-08-21 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100424183B1 (ko) * 2001-12-24 2004-03-24 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
KR100687618B1 (ko) * 2002-03-05 2007-02-27 매그나칩 반도체 유한회사 버퍼 폴리 실리콘을 이용한 아날로그 반도체 소자의 제조방법
JP2003318269A (ja) 2002-04-24 2003-11-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3590034B2 (ja) 2002-04-26 2004-11-17 Ｎｅｃエレクトロニクス株式会社 半導体容量素子及びその製造方法
KR100489531B1 (ko) * 2002-06-28 2005-05-16 동부아남반도체 주식회사 캐패시터의 제조 방법
KR100482029B1 (ko) * 2002-07-25 2005-04-13 동부아남반도체 주식회사 엠아이엠 캐패시터 형성방법
KR100450244B1 (ko) * 2002-07-30 2004-09-24 아남반도체 주식회사 반도체 소자 및 그 제조 방법
JP2004095754A (ja) 2002-08-30 2004-03-25 Renesas Technology Corp キャパシタ
KR100763683B1 (ko) * 2002-09-06 2007-10-04 동부일렉트로닉스 주식회사 금속 절연체 금속 캐패시터 제조 방법
KR100486303B1 (ko) 2003-02-05 2005-04-29 삼성전자주식회사 집적 회로용 평판형 캐패시터 및 그의 제조방법
KR100505682B1 (ko) * 2003-04-03 2005-08-03 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법
US6919244B1 (en) 2004-03-10 2005-07-19 Motorola, Inc. Method of making a semiconductor device, and semiconductor device made thereby
US7005377B2 (en) * 2004-05-24 2006-02-28 Bcd Semiconductor Manufacturing Ltd. Bimetal layer manufacturing method
US7301752B2 (en) * 2004-06-04 2007-11-27 International Business Machines Corporation Formation of metal-insulator-metal capacitor simultaneously with aluminum metal wiring level using a hardmask
JP4669679B2 (ja) * 2004-07-29 2011-04-13 東京エレクトロン株式会社 窒化珪素膜の製造方法及び半導体装置の製造方法
KR100706227B1 (ko) * 2004-12-03 2007-04-11 삼성전자주식회사 다층구조를 갖는 금속-절연체-금속 커패시터 및 그 제조방법
KR100741874B1 (ko) * 2005-12-28 2007-07-23 동부일렉트로닉스 주식회사 금속-절연체-금속 구조의 커패시터를 제조하는 방법
US7602068B2 (en) 2006-01-19 2009-10-13 International Machines Corporation Dual-damascene process to fabricate thick wire structure
JP5027431B2 (ja) 2006-03-15 2012-09-19 ルネサスエレクトロニクス株式会社 半導体装置
JP4972349B2 (ja) * 2006-06-29 2012-07-11 株式会社日立製作所 半導体装置の製造方法
JP2006310894A (ja) * 2006-08-21 2006-11-09 Toshiba Corp 半導体装置及びその製造方法
JP2009135217A (ja) * 2007-11-29 2009-06-18 Nec Electronics Corp 半導体装置の製造方法および半導体装置
JP2011077086A (ja) * 2009-09-29 2011-04-14 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2011077294A (ja) * 2009-09-30 2011-04-14 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法
CN102386129A (zh) * 2011-08-15 2012-03-21 中国科学院微电子研究所 同时制备垂直导通孔和第一层再布线层的方法
TWI689040B (zh) 2017-02-02 2020-03-21 聯華電子股份有限公司 半導體元件及其製造方法
KR102521222B1 (ko) * 2017-11-15 2023-04-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102483380B1 (ko) * 2021-02-26 2022-12-30 주식회사 키파운드리 고 내압 커패시터를 포함하는 반도체 소자 및 그 제조 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0738013B1 (en) * 1993-08-05 2003-10-15 Matsushita Electric Industrial Co., Ltd. Manufacturing method of semiconductor device having a high dielectric constant capacitor
JP3045928B2 (ja) * 1994-06-28 2000-05-29 松下電子工業株式会社 半導体装置およびその製造方法
JP3703885B2 (ja) * 1995-09-29 2005-10-05 株式会社東芝 半導体記憶装置とその製造方法
KR100267087B1 (en) * 1997-01-07 2000-10-02 Samsung Electronics Co Ltd Manufacturing method of capacitor device
US6143646A (en) * 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
TW386289B (en) * 1997-07-03 2000-04-01 Matsushita Electronics Corp Capacitance element and manufacturing thereof
US5989623A (en) 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
TW377501B (en) 1997-09-08 1999-12-21 United Microelectronics Corp Method of dual damascene
US5970367A (en) 1997-10-01 1999-10-19 Wanlass; Frank M. Double damascene pattering of silcon-on-insulator transistors
US5976968A (en) 1997-10-14 1999-11-02 Industrial Technology Research Institute Single-mask dual damascene processes by using phase-shifting mask
US6184551B1 (en) * 1997-10-24 2001-02-06 Samsung Electronics Co., Ltd Method of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
US6025226A (en) * 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
US6197688B1 (en) * 1998-02-12 2001-03-06 Motorola Inc. Interconnect structure in a semiconductor device and method of formation
TW410455B (en) 1998-02-16 2000-11-01 United Microelectronics Corp Forming method for dual damascene structure
US5969406A (en) 1998-03-10 1999-10-19 National Semiconductor High linearity capacitor using a damascene tungsten stud as the bottom electrode
DE19829152A1 (de) 1998-05-05 1999-11-18 United Microelectronics Corp Doppeltes Damaszierverfahren
TW408443B (en) * 1998-06-08 2000-10-11 United Microelectronics Corp The manufacture method of dual damascene
TW396524B (en) 1998-06-26 2000-07-01 United Microelectronics Corp A method for fabricating dual damascene
US6218302B1 (en) * 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
US6103456A (en) * 1998-07-22 2000-08-15 Siemens Aktiengesellschaft Prevention of photoresist poisoning from dielectric antireflective coating in semiconductor fabrication
US6004188A (en) 1998-09-10 1999-12-21 Chartered Semiconductor Manufacturing Ltd. Method for forming copper damascene structures by using a dual CMP barrier layer
US6303972B1 (en) * 1998-11-25 2001-10-16 Micron Technology, Inc. Device including a conductive layer protected against oxidation
US6072210A (en) * 1998-12-24 2000-06-06 Lucent Technologies Inc. Integrate DRAM cell having a DRAM capacitor and a transistor
US6320244B1 (en) * 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
US6187663B1 (en) * 1999-01-19 2001-02-13 Taiwan Semiconductor Manufacturing Company Method of optimizing device performance via use of copper damascene structures, and HSQ/FSG, hybrid low dielectric constant materials
US6281535B1 (en) * 1999-01-22 2001-08-28 Agilent Technologies, Inc. Three-dimensional ferroelectric capacitor structure for nonvolatile random access memory cell
US6245669B1 (en) * 1999-02-05 2001-06-12 Taiwan Semiconductor Manufacturing Company High selectivity Si-rich SiON etch-stop layer

Also Published As

Publication number Publication date
US6597032B1 (en) 2003-07-22
KR20000055260A (ko) 2000-09-05
KR100280288B1 (ko) 2001-01-15
JP2000228497A (ja) 2000-08-15

Similar Documents

Publication Publication Date Title
JP3141887B2 (ja) 半導体集積回路のキャパシタ製造方法
US7808077B2 (en) Semiconductor device and method for fabricating the same
US7300840B2 (en) MIM capacitor structure and fabricating method thereof
JP5568494B2 (ja) 集積回路キャパシタ構造
US20050263848A1 (en) Metal-insulator-metal capacitor having a large capacitance and method of manufacturing the same
JP5744790B2 (ja) 集積回路とその方法
US6184551B1 (en) Method of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
TW201316456A (zh) 形成具有電容器及通孔接觸之半導體設備的方法
US6569746B2 (en) Methods of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
US6372571B2 (en) Method of manufacturing semiconductor device
US6358792B1 (en) Method for fabricating metal capacitor
US6312985B1 (en) Method of fabricating a bottom electrode
US6603167B2 (en) Capacitor with lower electrode located at the same level as an interconnect line
KR20030037215A (ko) 반도체 소자 제조 방법
KR100270960B1 (ko) 반도체 집적회로의 커패시터 및 그 제조방법
US6432771B1 (en) DRAM and MOS transistor manufacturing
US6316352B1 (en) Method of fabricating a bottom electrode
US20070145599A1 (en) Metal-insulator-metal (MIM) capacitor and methods of manufacturing the same
US7229875B2 (en) Integrated circuit capacitor structure
US20050110143A1 (en) Capacitor of semiconductor device applying damascene process and method of fabricating the same
KR100404943B1 (ko) 반도체 소자의 제조 방법
KR100734144B1 (ko) Ｍｉｍ 커패시터 형성 방법
JP2002057306A (ja) 半導体装置及びその製造方法
JP2008277434A (ja) 半導体装置及びその製造方法
KR100569720B1 (ko) 금속-절연체-금속 커패시터 및 그 제조 방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071222

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081222

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees