JP2003318269A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L28/40—Capacitors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Abstract
(57)【要約】
【課題】 ＭＩＭ容量素子の構造の改善、および製造工
程の改善を図ることにより、ＭＩＭ容量素子の高信頼性
の向上を可能とする半導体装置を提供する。 【解決手段】 上層電極層１０と反射防止膜１２との間
には、上層電極層１０を覆うリークガード１７が設けら
れているため、上層電極層１０と反射防止膜１２とが直
接的に接触する領域が形成されることはない。その結
果、上層電極層１０と反射防止膜１２との間に生じるリ
ーク電流の発生を完全に防止することが可能になる。
程の改善を図ることにより、ＭＩＭ容量素子の高信頼性
の向上を可能とする半導体装置を提供する。 【解決手段】 上層電極層１０と反射防止膜１２との間
には、上層電極層１０を覆うリークガード１７が設けら
れているため、上層電極層１０と反射防止膜１２とが直
接的に接触する領域が形成されることはない。その結
果、上層電極層１０と反射防止膜１２との間に生じるリ
ーク電流の発生を完全に防止することが可能になる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、MetalInsulat
or Metal（以下、ＭＩＭと称する）容量素子の構造、
およびその製造方法に関する。
びその製造方法に関し、より特定的には、MetalInsulat
or Metal（以下、ＭＩＭと称する）容量素子の構造、
およびその製造方法に関する。
【０００２】
【従来の技術】近年、アナログ回路において、高精度で
大容量の容量素子の必要性が高まりつつある。従来は、
容量素子として、ゲート容量素子、ＰＩＰ（Poly Si
Insul-ator Poly Si）容量素子がアナログ回路に搭載
されてきた。しかし、これらの容量素子の構造は、
（ｉ）電極の高抵抗、（ii）空乏層膜厚の変化による容
量値の電圧依存性等の問題を有し、高精度な容量素子に
は適していない。また、ＰＩＰ容量素子を有しない半導
体装置の製造工程に比べ、ＰＩＰ容量素子を有する半導
体装置の製造工程は、熱処理工程が余分に必要となるた
め、高精度なトランジスタおよび抵抗素子の特性に影響
を与え、それらの特性を考慮して製造工程の制御を行な
うことは困難であった。
大容量の容量素子の必要性が高まりつつある。従来は、
容量素子として、ゲート容量素子、ＰＩＰ（Poly Si
Insul-ator Poly Si）容量素子がアナログ回路に搭載
されてきた。しかし、これらの容量素子の構造は、
（ｉ）電極の高抵抗、（ii）空乏層膜厚の変化による容
量値の電圧依存性等の問題を有し、高精度な容量素子に
は適していない。また、ＰＩＰ容量素子を有しない半導
体装置の製造工程に比べ、ＰＩＰ容量素子を有する半導
体装置の製造工程は、熱処理工程が余分に必要となるた
め、高精度なトランジスタおよび抵抗素子の特性に影響
を与え、それらの特性を考慮して製造工程の制御を行な
うことは困難であった。
【０００３】一方、特開２０００−２２８４９７公報、
特開２０００−１０１０２３公報、および米国特許第
５，９２６，３５９号公報等に開示されるMetal Insul
atorMetal（以下、ＭＩＭと称する）容量素子は、上層
電極および下層電極がMetal構造であるため、（ｉ）電
極の低抵抗化、（ii）空乏層による容量値の電圧依存性
がない、（iii）ＭＩＭ構造の形成時に、余分な熱処理
が不要である、等の利点が挙げられ、アナログ回路にお
いては、ＰＩＰ容量素子に代わりＭＩＭ容量素子が使用
されるようになってきている。
特開２０００−１０１０２３公報、および米国特許第
５，９２６，３５９号公報等に開示されるMetal Insul
atorMetal（以下、ＭＩＭと称する）容量素子は、上層
電極および下層電極がMetal構造であるため、（ｉ）電
極の低抵抗化、（ii）空乏層による容量値の電圧依存性
がない、（iii）ＭＩＭ構造の形成時に、余分な熱処理
が不要である、等の利点が挙げられ、アナログ回路にお
いては、ＰＩＰ容量素子に代わりＭＩＭ容量素子が使用
されるようになってきている。
【０００４】
【発明が解決しようとする課題】しかし、アナログ回路
にＭＩＭ容量素子を用いる場合、ＭＩＭ容量素子の高信
頼性（寿命）に関して、さらなる構造および製造工程の
最適化を図る必要がある。
にＭＩＭ容量素子を用いる場合、ＭＩＭ容量素子の高信
頼性（寿命）に関して、さらなる構造および製造工程の
最適化を図る必要がある。
【０００５】ここで、図２０を参照して、従来のＭＩＭ
容量素子を有する半導体装置の構造について説明する。
この半導体装置の構造においては、層間絶縁膜１の上に
下層電極層８が形成され、この下層電極層８の上に、所
定の形状を有する誘電体膜９および上層電極層１０が設
けられている。下層電極層８は、ＴｉＮ層２、ＡｌＣｕ
層３およびＴｉＮ／Ｔｉ層４を有している。また、上層
電極層１０は、ＴｉＮ層５、ＡｌＣｕ層６およびＴｉＮ
／Ｔｉ層７を有している。
容量素子を有する半導体装置の構造について説明する。
この半導体装置の構造においては、層間絶縁膜１の上に
下層電極層８が形成され、この下層電極層８の上に、所
定の形状を有する誘電体膜９および上層電極層１０が設
けられている。下層電極層８は、ＴｉＮ層２、ＡｌＣｕ
層３およびＴｉＮ／Ｔｉ層４を有している。また、上層
電極層１０は、ＴｉＮ層５、ＡｌＣｕ層６およびＴｉＮ
／Ｔｉ層７を有している。
【０００６】上層電極層１０および下層電極層８の上面
領域には、反射防止膜１２および層間絶縁膜１３が設け
られている。また、層間絶縁膜１３には、上層電極層１
０に通じるビアホール１４が設けられ、このビアホール
１４に、配線層１５が形成されている。
領域には、反射防止膜１２および層間絶縁膜１３が設け
られている。また、層間絶縁膜１３には、上層電極層１
０に通じるビアホール１４が設けられ、このビアホール
１４に、配線層１５が形成されている。
【０００７】上記構成からなる半導体装置においては、
図２０中の丸印に示す領域において、反射防止膜１２
が、たとえばプラズマＳｉＯＮ膜等の導電材料が用いら
れた場合、この反射防止膜１２を介して、下層電極層８
と上層電極層１０との間において、リーク電流が発生す
る問題が挙げられる。
図２０中の丸印に示す領域において、反射防止膜１２
が、たとえばプラズマＳｉＯＮ膜等の導電材料が用いら
れた場合、この反射防止膜１２を介して、下層電極層８
と上層電極層１０との間において、リーク電流が発生す
る問題が挙げられる。
【０００８】そこで、この問題を解決するため、本出願
人と同一出願人によってなされた特願２０００−１６２
１２２号（平成１３年５月３０日出願）においては、図
２１に示すように、上層電極層１０の側面領域に、絶縁
材料からなるサイドウォールを設けることにより、反射
防止膜１２を介した下層電極層８と上層電極層１０との
間におけるリーク電流に発生を防止しようとしている。
人と同一出願人によってなされた特願２０００−１６２
１２２号（平成１３年５月３０日出願）においては、図
２１に示すように、上層電極層１０の側面領域に、絶縁
材料からなるサイドウォールを設けることにより、反射
防止膜１２を介した下層電極層８と上層電極層１０との
間におけるリーク電流に発生を防止しようとしている。
【０００９】しかし、このようにサイドウォールを設け
た場合においても、サイドウォールが設けられていない
領域において、微小なリーク電流が発生するため、反射
防止膜１２に起因する、下層電極層８と上層電極層１０
との間におけるリーク電流発生を完全に防止することは
できない問題が明らかになってきた。
た場合においても、サイドウォールが設けられていない
領域において、微小なリーク電流が発生するため、反射
防止膜１２に起因する、下層電極層８と上層電極層１０
との間におけるリーク電流発生を完全に防止することは
できない問題が明らかになってきた。
【００１０】したがって、この発明の目的は、ＭＩＭ容
量素子を用いる半導体装置において、ＭＩＭ容量素子の
構造の改善、および製造工程のさらなる改善を図ること
により、ＭＩＭ容量素子の高信頼性（寿命）を可能とす
ることにある。
量素子を用いる半導体装置において、ＭＩＭ容量素子の
構造の改善、および製造工程のさらなる改善を図ること
により、ＭＩＭ容量素子の高信頼性（寿命）を可能とす
ることにある。
【００１１】
【課題を解決するための手段】この発明の基づいた半導
体装置においては、下層電極層、上記下層電極層の上に
設けられる誘電体層、および、上記誘電体層の上に設け
られる上層電極層が積層してなる容量素子を有する半導
体装置であって、上記上層電極層を覆う絶縁膜と、上記
上層電極層に対して上記絶縁膜を介在して設けられる反
射防止膜とを備える。
体装置においては、下層電極層、上記下層電極層の上に
設けられる誘電体層、および、上記誘電体層の上に設け
られる上層電極層が積層してなる容量素子を有する半導
体装置であって、上記上層電極層を覆う絶縁膜と、上記
上層電極層に対して上記絶縁膜を介在して設けられる反
射防止膜とを備える。
【００１２】また、この発明の基づいた半導体装置の製
造方法においては、下層電極層を形成する工程と、上記
下層電極層の上に誘電体層を形成する工程と、上記誘電
体層の上に上層電極層を形成する工程と、上記上層電極
層を所定の形状にパターニングする工程と、上記上層電
極層に対して上記絶縁膜を介在させて反射防止膜を形成
する工程とを備える。
造方法においては、下層電極層を形成する工程と、上記
下層電極層の上に誘電体層を形成する工程と、上記誘電
体層の上に上層電極層を形成する工程と、上記上層電極
層を所定の形状にパターニングする工程と、上記上層電
極層に対して上記絶縁膜を介在させて反射防止膜を形成
する工程とを備える。
【００１３】この半導体装置およびその製造方法によれ
ば、上層電極層と反射防止膜との間には、上層電極層を
覆うリークガードとしての絶縁膜が設けられているた
め、上層電極層と反射防止膜とが接触する領域が形成さ
れることはない。その結果、上層電極層と下層電極層と
の間に生じるリーク電流の発生を完全に防止することが
可能になる。その結果、下層電極層、誘電体層、およ
び、上層電極層を有するＭＩＭ容量素子を備える半導体
装置の動作特性の信頼性を向上させることが可能にな
る。
ば、上層電極層と反射防止膜との間には、上層電極層を
覆うリークガードとしての絶縁膜が設けられているた
め、上層電極層と反射防止膜とが接触する領域が形成さ
れることはない。その結果、上層電極層と下層電極層と
の間に生じるリーク電流の発生を完全に防止することが
可能になる。その結果、下層電極層、誘電体層、およ
び、上層電極層を有するＭＩＭ容量素子を備える半導体
装置の動作特性の信頼性を向上させることが可能にな
る。
【００１４】また、上記半導体装置において好ましく
は、上記上層電極層の幅は、上記誘電体層の幅よりも小
さく設けられ、上記絶縁膜は、上記上層電極層の露出す
る端面領域および上面領域を覆うように設けられ、上記
反射防止膜は、上記絶縁層の端面領域、および、上記誘
電体層の端面領域を覆うように設けられる。また、上記
発明においてより好ましくは、上記反射防止膜は、上記
絶縁層の上面領域も覆うように設けられる。
は、上記上層電極層の幅は、上記誘電体層の幅よりも小
さく設けられ、上記絶縁膜は、上記上層電極層の露出す
る端面領域および上面領域を覆うように設けられ、上記
反射防止膜は、上記絶縁層の端面領域、および、上記誘
電体層の端面領域を覆うように設けられる。また、上記
発明においてより好ましくは、上記反射防止膜は、上記
絶縁層の上面領域も覆うように設けられる。
【００１５】また、上記半導体装置の製造方法において
好ましくは、上記反射防止膜を形成する工程は、上記上
層電極層の上面領域および側面領域、並びに、露出する
上記誘電体層の上面領域を覆うように、絶縁膜を形成す
る工程と、上記上層電極層の幅を含むように、上記上層
電極層の幅よりも大きい幅を有するように、上記絶縁膜
および上記誘電体層を同時にパターニングする工程と、
上記絶縁膜の上面領域および側面領域、上記誘電体層の
側面領域、並びに、露出する上記下層電極層の上面領域
を覆うように反射防止膜を形成する工程とを含む。
好ましくは、上記反射防止膜を形成する工程は、上記上
層電極層の上面領域および側面領域、並びに、露出する
上記誘電体層の上面領域を覆うように、絶縁膜を形成す
る工程と、上記上層電極層の幅を含むように、上記上層
電極層の幅よりも大きい幅を有するように、上記絶縁膜
および上記誘電体層を同時にパターニングする工程と、
上記絶縁膜の上面領域および側面領域、上記誘電体層の
側面領域、並びに、露出する上記下層電極層の上面領域
を覆うように反射防止膜を形成する工程とを含む。
【００１６】この構成により、上層電極層の端面領域
は、および上面領域が、リークガードとしての絶縁膜に
覆われ、この絶縁膜の上に反射防止膜が設けられること
になり、上層電極層と下層電極層との間に生じるリーク
電流の発生を完全に防止することが可能になる。
は、および上面領域が、リークガードとしての絶縁膜に
覆われ、この絶縁膜の上に反射防止膜が設けられること
になり、上層電極層と下層電極層との間に生じるリーク
電流の発生を完全に防止することが可能になる。
【００１７】また、この発明の基づいた半導体装置のさ
らに別の局面に従えば、上記反射防止膜は、上記絶縁層
の上面領域にのみ設けられる。この構成により、上層電
極層の上面領域は、リークガードとしての絶縁膜に覆わ
れ、この絶縁膜の上に反射防止膜が設けられることにな
り、上層電極層と下層電極層との間に生じるリーク電流
の発生を完全に防止することが可能になる。
らに別の局面に従えば、上記反射防止膜は、上記絶縁層
の上面領域にのみ設けられる。この構成により、上層電
極層の上面領域は、リークガードとしての絶縁膜に覆わ
れ、この絶縁膜の上に反射防止膜が設けられることにな
り、上層電極層と下層電極層との間に生じるリーク電流
の発生を完全に防止することが可能になる。
【００１８】また、上記半導体装置において好ましく
は、上記上層電極層の幅は、上記誘電体層の幅とほぼ同
一に設けられ、上記絶縁層は、上記上層電極層の端面領
域および上面領域、並びに、上記誘電体層の端面領域を
覆うように設けられ、上記反射防止膜は、上記下層電極
層の上において、上記上層電極層および上記誘電体層か
ら上記絶縁層により隔離するように設けられる。
は、上記上層電極層の幅は、上記誘電体層の幅とほぼ同
一に設けられ、上記絶縁層は、上記上層電極層の端面領
域および上面領域、並びに、上記誘電体層の端面領域を
覆うように設けられ、上記反射防止膜は、上記下層電極
層の上において、上記上層電極層および上記誘電体層か
ら上記絶縁層により隔離するように設けられる。
【００１９】また、上記半導体装置の製造方法において
好ましくは、上記上層電極層を所定の形状にパターニン
グする工程は、上記上層電極層および上記誘電体層を同
時にパターニングする工程を含み、上記反射防止膜を形
成する工程は、上記上層電極層の上面領域および側面領
域、上記誘電体層の側面領域、並びに、露出する上記下
層電極層の上面領域を覆うように、反射防止膜を形成す
る工程と、上記上層電極層を含む開口部を有するレジス
ト膜を、上記反射防止膜の上に形成する工程と、上記レ
ジスト膜をマスクにして、露出する上記反射防止膜のみ
をエッチングにより除去する工程と、上記レジスト膜を
除去した後に、上記上層電極層の上面領域および側面領
域、上記誘電体層の側面領域、露出する上記下層電極層
の上面領域、並びに、上記反射防止膜の上面領域および
側面領域を覆うように絶縁膜を形成する工程とを含む。
好ましくは、上記上層電極層を所定の形状にパターニン
グする工程は、上記上層電極層および上記誘電体層を同
時にパターニングする工程を含み、上記反射防止膜を形
成する工程は、上記上層電極層の上面領域および側面領
域、上記誘電体層の側面領域、並びに、露出する上記下
層電極層の上面領域を覆うように、反射防止膜を形成す
る工程と、上記上層電極層を含む開口部を有するレジス
ト膜を、上記反射防止膜の上に形成する工程と、上記レ
ジスト膜をマスクにして、露出する上記反射防止膜のみ
をエッチングにより除去する工程と、上記レジスト膜を
除去した後に、上記上層電極層の上面領域および側面領
域、上記誘電体層の側面領域、露出する上記下層電極層
の上面領域、並びに、上記反射防止膜の上面領域および
側面領域を覆うように絶縁膜を形成する工程とを含む。
【００２０】この構成により、上層電極層の端面領域
は、リークガードとしての絶縁膜に覆われ、この絶縁膜
を介在して反射防止膜が設けられることになり、上層電
極層と下層電極層との間に生じるリーク電流の発生を完
全に防止することが可能になる。
は、リークガードとしての絶縁膜に覆われ、この絶縁膜
を介在して反射防止膜が設けられることになり、上層電
極層と下層電極層との間に生じるリーク電流の発生を完
全に防止することが可能になる。
【００２１】また、上記半導体装置の製造方法において
好ましくは、上記絶縁膜の上面領域に形成された上記反
射防止膜を除去する工程をさらに含む。
好ましくは、上記絶縁膜の上面領域に形成された上記反
射防止膜を除去する工程をさらに含む。
【００２２】また、上記半導体装置の製造方法において
好ましくは、上記反射防止膜の上において、上記上層電
極層を含むようにレジスト膜を形成する工程と、上記レ
ジスト膜をマスクにして、上記絶縁膜、上記反射防止
膜、上記誘電体層および上記下層電極層を同時にパター
ニングする工程とを含む。
好ましくは、上記反射防止膜の上において、上記上層電
極層を含むようにレジスト膜を形成する工程と、上記レ
ジスト膜をマスクにして、上記絶縁膜、上記反射防止
膜、上記誘電体層および上記下層電極層を同時にパター
ニングする工程とを含む。
【００２３】また、上記半導体装置の製造方法において
好ましくは、上記上層電極層をパターニングする工程
は、上記上層電極層の上に、ポジ型レジスト膜を形成す
る工程と、所定のパターンを有するフォトマスクを用い
て、上記ポジ型レジスト膜に対してオーバー露光を行な
い、所定パターン形状を有する第１エッチングマスクを
形成する工程と、この第１エッチングマスクを用いて、
上記上層電極層をエッチングによりパターニングする工
程とを含み、上記絶縁膜および上記誘電体層を同時にパ
ターニングする工程は、上記絶縁膜の上に、ポジ型レジ
スト膜を形成する工程と、上記上層電極層をパターニン
グする工程において使用したフォトマスクを用いて、上
記ポジ型レジスト膜に対してアンダー露光を行ない、所
定パターン形状を有する第２エッチングマスクを形成す
る工程と、この第２エッチングマスクを用いて、上記絶
縁膜および上記誘電体層をエッチングにより同時にパタ
ーニングする工程とを含む。
好ましくは、上記上層電極層をパターニングする工程
は、上記上層電極層の上に、ポジ型レジスト膜を形成す
る工程と、所定のパターンを有するフォトマスクを用い
て、上記ポジ型レジスト膜に対してオーバー露光を行な
い、所定パターン形状を有する第１エッチングマスクを
形成する工程と、この第１エッチングマスクを用いて、
上記上層電極層をエッチングによりパターニングする工
程とを含み、上記絶縁膜および上記誘電体層を同時にパ
ターニングする工程は、上記絶縁膜の上に、ポジ型レジ
スト膜を形成する工程と、上記上層電極層をパターニン
グする工程において使用したフォトマスクを用いて、上
記ポジ型レジスト膜に対してアンダー露光を行ない、所
定パターン形状を有する第２エッチングマスクを形成す
る工程と、この第２エッチングマスクを用いて、上記絶
縁膜および上記誘電体層をエッチングにより同時にパタ
ーニングする工程とを含む。
【００２４】このように、上層電極層のパターニングに
使用するフォトマスクと、絶縁膜および上記誘電体層の
パターニングに使用するフォトマスクとの共通化を図る
ことにより、製造コストの削減を図ることが可能とな
る。
使用するフォトマスクと、絶縁膜および上記誘電体層の
パターニングに使用するフォトマスクとの共通化を図る
ことにより、製造コストの削減を図ることが可能とな
る。
【００２５】
【発明の実施の形態】以下、本発明に基いた各実施の形
態における半導体装置およびその製造方法について、図
を参照して説明する。
態における半導体装置およびその製造方法について、図
を参照して説明する。
【００２６】（実施の形態１）本実施の形態における半
導体装置およびその製造方法について、図１から図７を
参照して説明する。なお、図１は、本実施の形態におけ
るＭＩＭ容量素子を有する半導体装置の構造を示す断面
図であり、図２から図７は、図１の断面構造にしたがっ
た製造方法を示す製造工程図である。
導体装置およびその製造方法について、図１から図７を
参照して説明する。なお、図１は、本実施の形態におけ
るＭＩＭ容量素子を有する半導体装置の構造を示す断面
図であり、図２から図７は、図１の断面構造にしたがっ
た製造方法を示す製造工程図である。
【００２７】（断面構造）まず、図１を参照して本実施
の形態におけるＭＩＭ容量素子を有する半導体装置の構
造について説明する。この半導体装置の構造において
は、層間絶縁膜１の上に下層電極層８が形成され、この
下層電極層８の上に、所定の幅を有する誘電体膜９が設
けられている。この誘電体膜９の上には、誘電体膜９の
幅よりも小さい幅を有する上層電極層１０が設けられて
いる。
の形態におけるＭＩＭ容量素子を有する半導体装置の構
造について説明する。この半導体装置の構造において
は、層間絶縁膜１の上に下層電極層８が形成され、この
下層電極層８の上に、所定の幅を有する誘電体膜９が設
けられている。この誘電体膜９の上には、誘電体膜９の
幅よりも小さい幅を有する上層電極層１０が設けられて
いる。
【００２８】誘電体膜９の上面領域、上層電極層１０の
上面領域および端面領域を覆うように、プラズマＴＥＯ
Ｓ等の絶縁体からなるリークガード１７が設けられてい
る。このリークガード１７の上面領域および端面領域、
誘電体膜９の端面領域、並びに、下層電極層８の露出す
る上面領域を覆うように、プラズマシリコン酸化膜等か
らなる反射防止膜１２が設けられている。この反射防止
膜１２は、図示しない領域における配線パターニングの
製造工程において用いられるものである。
上面領域および端面領域を覆うように、プラズマＴＥＯ
Ｓ等の絶縁体からなるリークガード１７が設けられてい
る。このリークガード１７の上面領域および端面領域、
誘電体膜９の端面領域、並びに、下層電極層８の露出す
る上面領域を覆うように、プラズマシリコン酸化膜等か
らなる反射防止膜１２が設けられている。この反射防止
膜１２は、図示しない領域における配線パターニングの
製造工程において用いられるものである。
【００２９】なお、下層電極層８は、ＴｉＮ層２、Ａｌ
Ｃｕ層３およびＴｉＮ／Ｔｉ層４を有している。また、
上層電極層１０は、ＴｉＮ層５、ＡｌＣｕ層６およびＴ
ｉＮ／Ｔｉ層７を有している。
Ｃｕ層３およびＴｉＮ／Ｔｉ層４を有している。また、
上層電極層１０は、ＴｉＮ層５、ＡｌＣｕ層６およびＴ
ｉＮ／Ｔｉ層７を有している。
【００３０】反射防止膜１２を覆うように層間絶縁膜１
３が設けられ、この層間絶縁膜１３には、上層電極層１
０に通じるビアホール１４が設けられ、このビアホール
１４に、配線層１５が設けられている。
３が設けられ、この層間絶縁膜１３には、上層電極層１
０に通じるビアホール１４が設けられ、このビアホール
１４に、配線層１５が設けられている。
【００３１】（製造工程）次に、図２から図７を参照し
て、上記構成からなる半導体装置の製造方法について説
明する。まず、図２を参照して、層間絶縁膜の上に、下
層電極層８を形成する。この下層電極層８は、ＴｉＮ層
２、ＡｌＣｕ層３およびＴｉＮ／Ｔｉ層４を有し、各層
の膜厚さは、ＴｉＮ層２は約５０ｎｍ、ＡｌＣｕ層３は
約３００ｎｍ、ＴｉＮ／Ｔｉ層４は約３０ｎｍ／２ｎｍ
である。
て、上記構成からなる半導体装置の製造方法について説
明する。まず、図２を参照して、層間絶縁膜の上に、下
層電極層８を形成する。この下層電極層８は、ＴｉＮ層
２、ＡｌＣｕ層３およびＴｉＮ／Ｔｉ層４を有し、各層
の膜厚さは、ＴｉＮ層２は約５０ｎｍ、ＡｌＣｕ層３は
約３００ｎｍ、ＴｉＮ／Ｔｉ層４は約３０ｎｍ／２ｎｍ
である。
【００３２】次に、下層電極層８の上に、プラズマＴＥ
ＯＳ酸化膜等等からなる誘電体膜９を形成する。この誘
電体膜９の膜厚さは、約５０ｎｍである。
ＯＳ酸化膜等等からなる誘電体膜９を形成する。この誘
電体膜９の膜厚さは、約５０ｎｍである。
【００３３】次に、誘電体膜９の上に、上層電極層１０
を形成する。この上層電極層１０は、ＴｉＮ層５、Ａｌ
Ｃｕ層６およびＴｉＮ／Ｔｉ層７を有し、各層の膜厚さ
は、ＴｉＮ層５は約５０ｎｍ、ＡｌＣｕ層６は約１００
ｎｍ、ＴｉＮ／Ｔｉ層７は約３０ｎｍ／２ｎｍである。
その後、上層電極層１０の上に、所定のパターン形状を
有するレジスト膜１１ａを、写真製版技術を用いて形成
する。
を形成する。この上層電極層１０は、ＴｉＮ層５、Ａｌ
Ｃｕ層６およびＴｉＮ／Ｔｉ層７を有し、各層の膜厚さ
は、ＴｉＮ層５は約５０ｎｍ、ＡｌＣｕ層６は約１００
ｎｍ、ＴｉＮ／Ｔｉ層７は約３０ｎｍ／２ｎｍである。
その後、上層電極層１０の上に、所定のパターン形状を
有するレジスト膜１１ａを、写真製版技術を用いて形成
する。
【００３４】次に、図３を参照して、レジスト膜１１ａ
をマスクにして、上層電極層１０のパターニングを行な
う。電極層１０のパターニングは、反応性イオンエッチ
ングにより行ない、たとえば反応ガスとしてＣｌ2（塩
基）等を用いる。
をマスクにして、上層電極層１０のパターニングを行な
う。電極層１０のパターニングは、反応性イオンエッチ
ングにより行ない、たとえば反応ガスとしてＣｌ2（塩
基）等を用いる。
【００３５】次に、図４を参照して、パターニングされ
た上層電極層１０の上面領域および端面領域、並びに、
露出する誘電体膜９の上面領域を覆うように、プラズマ
ＴＥＯＳ酸化膜等からなる絶縁層１７を形成する。この
絶縁層１７の膜厚さは、約５０ｎｍ〜３００ｎｍであ
る。
た上層電極層１０の上面領域および端面領域、並びに、
露出する誘電体膜９の上面領域を覆うように、プラズマ
ＴＥＯＳ酸化膜等からなる絶縁層１７を形成する。この
絶縁層１７の膜厚さは、約５０ｎｍ〜３００ｎｍであ
る。
【００３６】次に、絶縁層１７の上に、上層電極層１０
の幅を含むように、上層電極層１０の幅よりも大きい幅
を有するレジスト膜１１ｂを、写真製版技術を用いて形
成する。
の幅を含むように、上層電極層１０の幅よりも大きい幅
を有するレジスト膜１１ｂを、写真製版技術を用いて形
成する。
【００３７】次に、図５を参照して、レジスト膜１１ｂ
をマスクにして、絶縁層１７のパターニングを行ない、
リークガード１７を完成させる。また、同時に、誘電体
膜９のパターニングも行なう。誘電体膜９のパターニン
グは、反応性イオンエッチングにより行ない、たとえば
反応ガスとしてＣｌ2（塩基）等を用いる。
をマスクにして、絶縁層１７のパターニングを行ない、
リークガード１７を完成させる。また、同時に、誘電体
膜９のパターニングも行なう。誘電体膜９のパターニン
グは、反応性イオンエッチングにより行ない、たとえば
反応ガスとしてＣｌ2（塩基）等を用いる。
【００３８】次に、図６を参照して、リークガード１７
の上面領域および端面領域、露出する誘電体膜９の端面
領域、並びに、露出する下層電極層８の上面領域を覆う
ように、プラズマＳｉＯＮ等からなる反射防止膜１２を
形成する。この反射防止膜１２の膜厚さは、約５０ｎｍ
である。
の上面領域および端面領域、露出する誘電体膜９の端面
領域、並びに、露出する下層電極層８の上面領域を覆う
ように、プラズマＳｉＯＮ等からなる反射防止膜１２を
形成する。この反射防止膜１２の膜厚さは、約５０ｎｍ
である。
【００３９】次に、反射防止膜１２の上に、プラズマＴ
ＥＯＳ酸化膜等からなる層間絶縁膜１３を形成する。そ
の後、写真製版技術等を用いて、層間絶縁膜１３に、上
層電極層１０に通じるビアホール１４を形成し、このビ
アホール１４内に配線層１５を形成することにより、図
１に示す構造を有する半導体装置が完成する。
ＥＯＳ酸化膜等からなる層間絶縁膜１３を形成する。そ
の後、写真製版技術等を用いて、層間絶縁膜１３に、上
層電極層１０に通じるビアホール１４を形成し、このビ
アホール１４内に配線層１５を形成することにより、図
１に示す構造を有する半導体装置が完成する。
【００４０】（作用・効果）以上、本実施の形態におけ
る半導体装置およびその製造方法によれば、上層電極層
１０と反射防止膜１２との間には、上層電極層１０を覆
うリークガード１７が設けられているため、上層電極層
１０と反射防止膜１２とが直接的に接触する領域が形成
されることはない。その結果、上層電極層１０と下層電
極層１２との間に生じるリーク電流の発生を完全に防止
することが可能になる。これにより、ＭＩＭ容量素子と
しての信頼性を向上させることが可能になる。
る半導体装置およびその製造方法によれば、上層電極層
１０と反射防止膜１２との間には、上層電極層１０を覆
うリークガード１７が設けられているため、上層電極層
１０と反射防止膜１２とが直接的に接触する領域が形成
されることはない。その結果、上層電極層１０と下層電
極層１２との間に生じるリーク電流の発生を完全に防止
することが可能になる。これにより、ＭＩＭ容量素子と
しての信頼性を向上させることが可能になる。
【００４１】（実施の形態２）次に、実施の形態２にお
ける半導体装置およびその製造方法について、図８およ
び図９を参照して説明する。なお、図８および図９は、
上記実施の形態１における図２および図４に示す工程に
対応する製造工程を示す図である。
ける半導体装置およびその製造方法について、図８およ
び図９を参照して説明する。なお、図８および図９は、
上記実施の形態１における図２および図４に示す工程に
対応する製造工程を示す図である。
【００４２】本実施の形態の特徴は、製造方法にあり、
形成される半導体装置の構造は、図１に示す上記実施の
形態１の構造と同じである。
形成される半導体装置の構造は、図１に示す上記実施の
形態１の構造と同じである。
【００４３】上記実施の形態１における製造工程におい
て、図２および図４に示す工程において、レジスト膜１
１ａ，１１ｂを形成する場合、ネガ型のレジスト膜を用
い、それぞれ対応するパターン形状を有するフォトマス
クを形成して、レジスト膜１１ａ，１１ｂのパターニン
グを行なっている。
て、図２および図４に示す工程において、レジスト膜１
１ａ，１１ｂを形成する場合、ネガ型のレジスト膜を用
い、それぞれ対応するパターン形状を有するフォトマス
クを形成して、レジスト膜１１ａ，１１ｂのパターニン
グを行なっている。
【００４４】本実施の形態においては、ポジ型のレジス
ト膜を用いることにより１つのフォトマスクで、レジス
ト膜１１ａ，１１ｂのパターニングを可能としている。
具体的には、まず、図８に示す工程においては、所定の
パターン形状を有するフォトマスク１０１を準備し、こ
のフォトマスク１０１を用いて、ポジ型のレジスト膜を
オーバー露光する。オーバー露光としては、露光量（時
間）を増加すると、たとえば露光光であるｋｒＦ線の回
折現象が大きくなり、フォトマスク１０１の遮光パター
ンよりも小さい領域のみが遮光されることになる。これ
により、上層電極層１０に要求される幅と同一の幅を有
するレジスト膜１１ａが形成される。
ト膜を用いることにより１つのフォトマスクで、レジス
ト膜１１ａ，１１ｂのパターニングを可能としている。
具体的には、まず、図８に示す工程においては、所定の
パターン形状を有するフォトマスク１０１を準備し、こ
のフォトマスク１０１を用いて、ポジ型のレジスト膜を
オーバー露光する。オーバー露光としては、露光量（時
間）を増加すると、たとえば露光光であるｋｒＦ線の回
折現象が大きくなり、フォトマスク１０１の遮光パター
ンよりも小さい領域のみが遮光されることになる。これ
により、上層電極層１０に要求される幅と同一の幅を有
するレジスト膜１１ａが形成される。
【００４５】また、図９に示す工程においては、上記工
程で用いたフォトマスク１０１を再び使用し、絶縁層１
７上に形成されたポジ型のレジスト膜をアンダー露光す
る。アンダー露光としては、露光量（時間）を減らすこ
とにより、たとえば露光光であるｋｒＦ線の回折現象を
小さく抑えることができるため、上記の場合よりも大き
い領域を遮光することが可能になる。これにより、絶縁
層１７に要求される幅と同一の幅を有するレジスト膜１
１ｂが形成される。
程で用いたフォトマスク１０１を再び使用し、絶縁層１
７上に形成されたポジ型のレジスト膜をアンダー露光す
る。アンダー露光としては、露光量（時間）を減らすこ
とにより、たとえば露光光であるｋｒＦ線の回折現象を
小さく抑えることができるため、上記の場合よりも大き
い領域を遮光することが可能になる。これにより、絶縁
層１７に要求される幅と同一の幅を有するレジスト膜１
１ｂが形成される。
【００４６】（作用効果）以上、本実施の形態における
半導体装置およびその製造方法によれば、上記実施の形
態１の場合と同様の作用効果を得ることができる。さら
に、レジスト膜１１ａ，１１ｂを形成場合に、ポジ型レ
ジスト膜を採用することにより、レジスト膜１１ａ，１
１ｂのパターニングに使用するフォトマスクとの共通化
を図り、半導体装置の製造に必要とされる製造コストの
削減を図ることが可能となる。
半導体装置およびその製造方法によれば、上記実施の形
態１の場合と同様の作用効果を得ることができる。さら
に、レジスト膜１１ａ，１１ｂを形成場合に、ポジ型レ
ジスト膜を採用することにより、レジスト膜１１ａ，１
１ｂのパターニングに使用するフォトマスクとの共通化
を図り、半導体装置の製造に必要とされる製造コストの
削減を図ることが可能となる。
【００４７】（実施の形態３）次に、実施の形態３にお
ける半導体装置およびその製造方法について、図１０か
ら図１３を参照して説明する。なお、図１０は、本実施
の形態における半導体装置の構造を示す断面図であり、
図１１から図１３は、図１０の断面構造にしたがった製
造方法を示す製造工程図である。なお、実施の形態１と
同一または相当部分については、同一の参照符号を付
し、その詳細な説明は省略する。
ける半導体装置およびその製造方法について、図１０か
ら図１３を参照して説明する。なお、図１０は、本実施
の形態における半導体装置の構造を示す断面図であり、
図１１から図１３は、図１０の断面構造にしたがった製
造方法を示す製造工程図である。なお、実施の形態１と
同一または相当部分については、同一の参照符号を付
し、その詳細な説明は省略する。
【００４８】（断面構造）図１０を参照して、本実施の
形態における半導体装置の断面構造の特徴は、上記実施
の形態１の構造と比較した場合、上層電極層１０の上面
領域および側面領域がすべて層間絶縁膜１３により覆わ
れることにより、下層電極層８に設けられる反射防止膜
１２と上層電極層１０とが隔離された構造を有している
点にある。
形態における半導体装置の断面構造の特徴は、上記実施
の形態１の構造と比較した場合、上層電極層１０の上面
領域および側面領域がすべて層間絶縁膜１３により覆わ
れることにより、下層電極層８に設けられる反射防止膜
１２と上層電極層１０とが隔離された構造を有している
点にある。
【００４９】（製造工程）次に、図１１から図１３を参
照して、上記構成からなる半導体装置の製造方法につい
て説明する。まず、図１１を参照して、下層電極層８、
誘電体膜９、上層電極層１０、および、レジスト膜１１
ａが形成されるまでは、図２に示すように、実施の形態
１と同様のステップが採用される。次に、レジスト膜１
１ａをマスクにして、上層電極層１０および誘電体膜９
のパターニングを同時に行なう。上層電極層１０および
誘電体膜９のパターニングは、反応性イオンエッチング
により行ない、たとえば反応ガスとしてＣｌ2（塩基）
等を用いる。
照して、上記構成からなる半導体装置の製造方法につい
て説明する。まず、図１１を参照して、下層電極層８、
誘電体膜９、上層電極層１０、および、レジスト膜１１
ａが形成されるまでは、図２に示すように、実施の形態
１と同様のステップが採用される。次に、レジスト膜１
１ａをマスクにして、上層電極層１０および誘電体膜９
のパターニングを同時に行なう。上層電極層１０および
誘電体膜９のパターニングは、反応性イオンエッチング
により行ない、たとえば反応ガスとしてＣｌ2（塩基）
等を用いる。
【００５０】次に、図１１を参照して、上層電極層１０
の上面領域および端面領域、誘電体膜９の端面領域、並
びに、下層電極層８の露出する領域を覆うように、プラ
ズマＳｉＯＮ等からなる反射防止膜１２を形成する。こ
の反射防止膜１２の膜厚さは、約５０ｎｍである。
の上面領域および端面領域、誘電体膜９の端面領域、並
びに、下層電極層８の露出する領域を覆うように、プラ
ズマＳｉＯＮ等からなる反射防止膜１２を形成する。こ
の反射防止膜１２の膜厚さは、約５０ｎｍである。
【００５１】次に、図１２を参照して、反射防止膜１２
に覆われる上層電極層１０を露出させ、上層電極層１０
を含む開口部を有するレジスト膜１１ｃを反射防止膜１
２の上に、写真製版技術を用いて形成する。
に覆われる上層電極層１０を露出させ、上層電極層１０
を含む開口部を有するレジスト膜１１ｃを反射防止膜１
２の上に、写真製版技術を用いて形成する。
【００５２】次に、図１３を参照して、レジスト膜１１
ｃをマスクにして、反射防止膜１２のみ、パターニング
により除去する。反射防止膜１２のパターニングは、反
応性イオンエッチングにより行ない、たとえば反応ガス
としてＣｌ2（塩基）等を用いる。その後、レジスト膜
１１ｃを除去した後、上層電極層１０、下層電極層８お
よび反射防止膜１２を覆うように層間絶縁膜１３を形成
する。その後、写真製版技術等を用いて、層間絶縁膜１
３に、上層電極層１０に通じるビアホール１４を形成
し、このビアホール１４内に配線層１５を形成すること
により、図１０に示す構造を有する半導体装置が完成す
る。
ｃをマスクにして、反射防止膜１２のみ、パターニング
により除去する。反射防止膜１２のパターニングは、反
応性イオンエッチングにより行ない、たとえば反応ガス
としてＣｌ2（塩基）等を用いる。その後、レジスト膜
１１ｃを除去した後、上層電極層１０、下層電極層８お
よび反射防止膜１２を覆うように層間絶縁膜１３を形成
する。その後、写真製版技術等を用いて、層間絶縁膜１
３に、上層電極層１０に通じるビアホール１４を形成
し、このビアホール１４内に配線層１５を形成すること
により、図１０に示す構造を有する半導体装置が完成す
る。
【００５３】（作用・効果）以上、本実施の形態におけ
る半導体装置およびその製造方法によれば、反射防止膜
１２は、層間絶縁膜１３により上層電極層１０に端面部
分から隔離された領域に形成されているため、上層電極
層１０と反射防止膜１２とが直接的に接触する領域が形
成されることはない。その結果、上層電極層１０と下層
電極層１２との間に生じるリーク電流の発生を完全に防
止することが可能になる。これにより、ＭＩＭ容量素子
としての信頼性を向上させることが可能になる。
る半導体装置およびその製造方法によれば、反射防止膜
１２は、層間絶縁膜１３により上層電極層１０に端面部
分から隔離された領域に形成されているため、上層電極
層１０と反射防止膜１２とが直接的に接触する領域が形
成されることはない。その結果、上層電極層１０と下層
電極層１２との間に生じるリーク電流の発生を完全に防
止することが可能になる。これにより、ＭＩＭ容量素子
としての信頼性を向上させることが可能になる。
【００５４】（実施の形態４）次に、実施の形態４にお
ける半導体装置およびその製造方法について、図１４か
ら図１６を参照して説明する。なお、図１４は、本実施
の形態における半導体装置の構造を示す断面図であり、
図１５および図１６は、図１４の断面構造にしたがった
製造方法を示す製造工程図である。なお、実施の形態１
と同一または相当部分については、同一の参照符号を付
し、その詳細な説明は省略する。
ける半導体装置およびその製造方法について、図１４か
ら図１６を参照して説明する。なお、図１４は、本実施
の形態における半導体装置の構造を示す断面図であり、
図１５および図１６は、図１４の断面構造にしたがった
製造方法を示す製造工程図である。なお、実施の形態１
と同一または相当部分については、同一の参照符号を付
し、その詳細な説明は省略する。
【００５５】（断面構造）図１４を参照して、本実施の
形態における半導体装置の断面構造の特徴は、上記実施
の形態１の構造と比較した場合、リークガード１７の側
面領域にのみ反射防止膜１２が設けられた構造を有して
いる点にある。
形態における半導体装置の断面構造の特徴は、上記実施
の形態１の構造と比較した場合、リークガード１７の側
面領域にのみ反射防止膜１２が設けられた構造を有して
いる点にある。
【００５６】（製造工程）次に、図１５および図１６を
参照して、上記構成からなる半導体装置の製造方法につ
いて説明する。まず、図１５を参照して、下層電極層
８、誘電体膜９、上層電極層１０、リークガード１７、
および、反射防止膜１２を形成するまでのステップは、
実施の形態１における図２〜図６に示すステップと同様
の工程で製造される。
参照して、上記構成からなる半導体装置の製造方法につ
いて説明する。まず、図１５を参照して、下層電極層
８、誘電体膜９、上層電極層１０、リークガード１７、
および、反射防止膜１２を形成するまでのステップは、
実施の形態１における図２〜図６に示すステップと同様
の工程で製造される。
【００５７】次に、図１５を参照して、上層電極層１０
を含む、反射防止膜１２を開口し、リークガード１７の
側壁部および下層電極層８の上面に形成された反射防止
膜１２を覆うレジスト膜１１ｄを、写真製版技術を用い
て形成する。
を含む、反射防止膜１２を開口し、リークガード１７の
側壁部および下層電極層８の上面に形成された反射防止
膜１２を覆うレジスト膜１１ｄを、写真製版技術を用い
て形成する。
【００５８】次に、図１６を参照して、レジスト膜１１
ｄをマスクにして、リークガード１７の上面領域に形成
された反射防止膜１２のみ、パターニングにより除去す
る。反射防止膜１２のパターニングは、反応性イオンエ
ッチングにより行ない、たとえば反応ガスとしてＣｌ2
（塩基）等を用いる。その後、レジスト膜１１ｄを除去
した後、上層電極層１０、下層電極層８および反射防止
膜１２を覆うように層間絶縁膜１３を形成する。その
後、写真製版技術等を用いて、層間絶縁膜１３に、上層
電極層１０に通じるビアホール１４を形成し、このビア
ホール１４内に配線層１５を形成することにより、図１
４に示す構造を有する半導体装置が完成する。
ｄをマスクにして、リークガード１７の上面領域に形成
された反射防止膜１２のみ、パターニングにより除去す
る。反射防止膜１２のパターニングは、反応性イオンエ
ッチングにより行ない、たとえば反応ガスとしてＣｌ2
（塩基）等を用いる。その後、レジスト膜１１ｄを除去
した後、上層電極層１０、下層電極層８および反射防止
膜１２を覆うように層間絶縁膜１３を形成する。その
後、写真製版技術等を用いて、層間絶縁膜１３に、上層
電極層１０に通じるビアホール１４を形成し、このビア
ホール１４内に配線層１５を形成することにより、図１
４に示す構造を有する半導体装置が完成する。
【００５９】（作用・効果）実施の形態１における構造
の場合には、上層電極層１０、配線層１５、反射防止膜
１２、および、下層電極層８という経路が存在したた
め、上層電極層１０と下層電極層８との間に、僅かなが
らリーク電流が発生する虞があった。しかし、本実施の
形態においては、反射防止膜１２はリークガード１７の
側壁部にしか設けられていないため、配線層１５と反射
防止膜１２とが接触する領域が形成されることがない。
その結果、上層電極層１０と下層電極層８との間の電気
的な経路が完全遮断され、上層電極層１０と下層電極層
１２との間に生じるリーク電流の発生を完全に防止する
ことが可能になる。これにより、ＭＩＭ容量素子として
の信頼性を向上させることが可能になる。
の場合には、上層電極層１０、配線層１５、反射防止膜
１２、および、下層電極層８という経路が存在したた
め、上層電極層１０と下層電極層８との間に、僅かなが
らリーク電流が発生する虞があった。しかし、本実施の
形態においては、反射防止膜１２はリークガード１７の
側壁部にしか設けられていないため、配線層１５と反射
防止膜１２とが接触する領域が形成されることがない。
その結果、上層電極層１０と下層電極層８との間の電気
的な経路が完全遮断され、上層電極層１０と下層電極層
１２との間に生じるリーク電流の発生を完全に防止する
ことが可能になる。これにより、ＭＩＭ容量素子として
の信頼性を向上させることが可能になる。
【００６０】（実施の形態５）次に、実施の形態５にお
ける半導体装置およびその製造方法について、図１７か
ら図１９を参照して説明する。なお、図１７は、本実施
の形態における半導体装置の構造を示す断面図であり、
図１８および図１９は、図１７の断面構造にしたがった
製造方法を示す製造工程図である。なお、実施の形態１
と同一または相当部分については、同一の参照符号を付
し、その詳細な説明は省略する。
ける半導体装置およびその製造方法について、図１７か
ら図１９を参照して説明する。なお、図１７は、本実施
の形態における半導体装置の構造を示す断面図であり、
図１８および図１９は、図１７の断面構造にしたがった
製造方法を示す製造工程図である。なお、実施の形態１
と同一または相当部分については、同一の参照符号を付
し、その詳細な説明は省略する。
【００６１】（断面構造）図１７を参照して、本実施の
形態における半導体装置の断面構造の特徴は、上記実施
の形態１の構造と比較した場合、リークガード１７の上
面領域にのみ反射防止膜１２が設けられた構造を有して
いる点にある。
形態における半導体装置の断面構造の特徴は、上記実施
の形態１の構造と比較した場合、リークガード１７の上
面領域にのみ反射防止膜１２が設けられた構造を有して
いる点にある。
【００６２】（製造工程）次に、図１８および図１９を
参照して、上記構成からなる半導体装置の製造方法につ
いて説明する。まず、図１８を参照して、下層電極層
８、誘電体膜９、上層電極層１０、リークガード１７、
および、反射防止膜１２を形成するまでのステップは、
実施の形態１における図２〜図６に示すステップと同様
の工程で製造される。
参照して、上記構成からなる半導体装置の製造方法につ
いて説明する。まず、図１８を参照して、下層電極層
８、誘電体膜９、上層電極層１０、リークガード１７、
および、反射防止膜１２を形成するまでのステップは、
実施の形態１における図２〜図６に示すステップと同様
の工程で製造される。
【００６３】次に、上層電極層１０を含む、反射防止膜
１２を覆い、リークガード１７の側壁部および下層電極
層８の上面に形成された反射防止膜１２を露出するレジ
スト膜１１ｅを、写真製版技術を用いて形成する。
１２を覆い、リークガード１７の側壁部および下層電極
層８の上面に形成された反射防止膜１２を露出するレジ
スト膜１１ｅを、写真製版技術を用いて形成する。
【００６４】次に、図１９を参照して、レジスト膜１１
ｅをマスクにして、リークガード１７の上面領域に形成
された反射防止膜１２を残存させるように、他の領域の
反射防止膜１２をパターニングにより除去する。反射防
止膜１２のパターニングは、反応性イオンエッチングに
より行ない、たとえば反応ガスとしてＣｌ2（塩基）等
を用いる。その後、レジスト膜１１ｅを除去した後、上
層電極層１０、下層電極層８および反射防止膜１２を覆
うように層間絶縁膜１３を形成する。その後、写真製版
技術等を用いて、層間絶縁膜１３に、上層電極層１０に
通じるビアホール１４を形成し、このビアホール１４内
に配線層１５を形成することにより、図１７に示す構造
を有する半導体装置が完成する。
ｅをマスクにして、リークガード１７の上面領域に形成
された反射防止膜１２を残存させるように、他の領域の
反射防止膜１２をパターニングにより除去する。反射防
止膜１２のパターニングは、反応性イオンエッチングに
より行ない、たとえば反応ガスとしてＣｌ2（塩基）等
を用いる。その後、レジスト膜１１ｅを除去した後、上
層電極層１０、下層電極層８および反射防止膜１２を覆
うように層間絶縁膜１３を形成する。その後、写真製版
技術等を用いて、層間絶縁膜１３に、上層電極層１０に
通じるビアホール１４を形成し、このビアホール１４内
に配線層１５を形成することにより、図１７に示す構造
を有する半導体装置が完成する。
【００６５】（作用・効果）実施の形態１における構造
の場合には、上層電極層１０、配線層１５、反射防止膜
１２、および、下層電極層８という経路が存在したた
め、上層電極層１０と下層電極層８との間に、僅かなが
らリーク電流が発生する虞があった。しかし、本実施の
形態においては、反射防止膜１２はリークガード１７の
上部領域にしか設けられていないため、反射防止膜１２
と下層電極層８とが接触する領域が形成されることがな
い。その結果、上層電極層１０と下層電極層８との間の
電気的な経路が完全遮断され、上層電極層１０と下層電
極層１２との間に生じるリーク電流の発生を完全に防止
することが可能になる。これにより、ＭＩＭ容量素子と
しての信頼性を向上させることが可能になる。
の場合には、上層電極層１０、配線層１５、反射防止膜
１２、および、下層電極層８という経路が存在したた
め、上層電極層１０と下層電極層８との間に、僅かなが
らリーク電流が発生する虞があった。しかし、本実施の
形態においては、反射防止膜１２はリークガード１７の
上部領域にしか設けられていないため、反射防止膜１２
と下層電極層８とが接触する領域が形成されることがな
い。その結果、上層電極層１０と下層電極層８との間の
電気的な経路が完全遮断され、上層電極層１０と下層電
極層１２との間に生じるリーク電流の発生を完全に防止
することが可能になる。これにより、ＭＩＭ容量素子と
しての信頼性を向上させることが可能になる。
【００６６】なお、上記各実施の形態において、特に限
定していない場合には、レジスト膜としては、ネガ型、
ポジ型のいずれの形式も用いることが可能である。
定していない場合には、レジスト膜としては、ネガ型、
ポジ型のいずれの形式も用いることが可能である。
【００６７】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００６８】
【発明の効果】以上、本発明に基いた半導体装置および
その製造方法によれば、上層電極層と反射防止膜との間
には、上層電極層を覆うリークガードとしての絶縁膜が
設けられているため、上層電極層と反射防止膜とが接触
する領域が形成されることはない。その結果、上層電極
層と下層電極層との間に生じるリーク電流の発生を完全
に防止することが可能になる。その結果、下層電極層、
誘電体層、および、上層電極層を有するＭＩＭ容量素子
を備える半導体装置の動作特性の信頼性を向上させるこ
とが可能になる。
その製造方法によれば、上層電極層と反射防止膜との間
には、上層電極層を覆うリークガードとしての絶縁膜が
設けられているため、上層電極層と反射防止膜とが接触
する領域が形成されることはない。その結果、上層電極
層と下層電極層との間に生じるリーク電流の発生を完全
に防止することが可能になる。その結果、下層電極層、
誘電体層、および、上層電極層を有するＭＩＭ容量素子
を備える半導体装置の動作特性の信頼性を向上させるこ
とが可能になる。
【図１】 実施の形態１におけるＭＩＭ容量素子を有す
る半導体装置の構造を示す断面図である。
る半導体装置の構造を示す断面図である。
【図２】 図１の断面構造にしたがった半導体装置の製
造方法を示す第１の製造工程図である。
造方法を示す第１の製造工程図である。
【図３】 図１の断面構造にしたがった半導体装置の製
造方法を示す第２の製造工程図である。
造方法を示す第２の製造工程図である。
【図４】 図１の断面構造にしたがった半導体装置の製
造方法を示す第３の製造工程図である。
造方法を示す第３の製造工程図である。
【図５】 図１の断面構造にしたがった半導体装置の製
造方法を示す第４の製造工程図である。
造方法を示す第４の製造工程図である。
【図６】 図１の断面構造にしたがった半導体装置の製
造方法を示す第５の製造工程図である。
造方法を示す第５の製造工程図である。
【図７】 図１の断面構造にしたがった半導体装置の製
造方法を示す第６の製造工程図である。
造方法を示す第６の製造工程図である。
【図８】 実施の形態２におけるＭＩＭ容量素子を有す
る半導体装置の製造方法を第１の製造工程図である。
る半導体装置の製造方法を第１の製造工程図である。
【図９】 実施の形態２におけるＭＩＭ容量素子を有す
る半導体装置の製造方法を示す第２の製造工程図であ
る。
る半導体装置の製造方法を示す第２の製造工程図であ
る。
【図１０】 実施の形態３におけるＭＩＭ容量素子を有
する半導体装置の構造を示す断面図である。
する半導体装置の構造を示す断面図である。
【図１１】 図１０の断面構造にしたがった半導体装置
の製造方法を示す第１の製造工程図である。
の製造方法を示す第１の製造工程図である。
【図１２】 図１０の断面構造にしたがった半導体装置
の製造方法を示す第２の製造工程図である。
の製造方法を示す第２の製造工程図である。
【図１３】 図１０の断面構造にしたがった半導体装置
の製造方法を示す第３の製造工程図である。
の製造方法を示す第３の製造工程図である。
【図１４】 実施の形態４におけるＭＩＭ容量素子を有
する半導体装置の構造を示す断面図である。
する半導体装置の構造を示す断面図である。
【図１５】 図１４の断面構造にしたがった半導体装置
の製造方法を示す第１の製造工程図である。
の製造方法を示す第１の製造工程図である。
【図１６】 図１４の断面構造にしたがった半導体装置
の製造方法を示す第２の製造工程図である。
の製造方法を示す第２の製造工程図である。
【図１７】 実施の形態５におけるＭＩＭ容量素子を有
する半導体装置の構造を示す断面図である。
する半導体装置の構造を示す断面図である。
【図１８】 図１７の断面構造にしたがった半導体装置
の製造方法を示す第１の製造工程図である。
の製造方法を示す第１の製造工程図である。
【図１９】 図１７の断面構造にしたがった半導体装置
の製造方法を示す第２の製造工程図である。
の製造方法を示す第２の製造工程図である。
【図２０】 従来の技術におけるＭＩＭ容量素子を有す
る半導体装置の構造を示す断面図である。
る半導体装置の構造を示す断面図である。
【図２１】 従来の技術におけるＭＩＭ容量素子を有す
る半導体装置の構造を示す断面図である。
る半導体装置の構造を示す断面図である。
１ 層間絶縁膜、２ ＴｉＮ層、３ ＡｌＣｕ層、４
ＴｉＮ／Ｔｉ層、５ＴｉＮ層、６ ＡｌＣｕ層、７ Ｔ
ｉＮ／Ｔｉ層、８ 下層電極層、９ 誘電体膜、１０
上層電極層、１１ａ，１１ｂ，１１ｅ レジスト膜、１
２ 反射防止膜、１３ 層間絶縁膜、１４ ビアホー
ル、１５ 配線層、１７ リークガード。
ＴｉＮ／Ｔｉ層、５ＴｉＮ層、６ ＡｌＣｕ層、７ Ｔ
ｉＮ／Ｔｉ層、８ 下層電極層、９ 誘電体膜、１０
上層電極層、１１ａ，１１ｂ，１１ｅ レジスト膜、１
２ 反射防止膜、１３ 層間絶縁膜、１４ ビアホー
ル、１５ 配線層、１７ リークガード。
Claims (5)
- 【請求項１】 下層電極層、前記下層電極層の上に設け
られる誘電体層、および、前記誘電体層の上に設けられ
る上層電極層が積層してなる容量素子を有する半導体装
置であって、 前記上層電極層を覆う絶縁膜と、 前記上層電極層に対して前記絶縁膜を介在して設けられ
る反射防止膜と、 を備える、半導体装置。 - 【請求項２】 前記上層電極層の幅は、前記誘電体層の
幅よりも小さく設けられ、 前記絶縁膜は、前記上層電極層の露出する端面領域およ
び上面領域を覆うように設けられ、 前記反射防止膜は、前記絶縁層の端面領域、および、前
記誘電体層の端面領域を覆うように設けられる、請求項
１に記載の半導体装置。 - 【請求項３】 前記反射防止膜は、前記絶縁層の上面領
域も覆うように設けられる、請求項２に記載の半導体装
置。 - 【請求項４】 前記反射防止膜は、前記絶縁層の上面領
域にのみ設けられる、請求項１に記載の半導体装置。 - 【請求項５】 前記上層電極層の幅は、前記誘電体層の
幅とほぼ同一に設けられ、 前記絶縁層は、前記上層電極層の端面領域および上面領
域、並びに、前記誘電体層の端面領域を覆うように設け
られ、 前記反射防止膜は、前記下層電極層の上において、前記
上層電極層および前記誘電体層から前記絶縁層により隔
離するように設けられる、請求項１に記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002122592A JP2003318269A (ja) | 2002-04-24 | 2002-04-24 | 半導体装置およびその製造方法 |
| US10/286,911 US6614643B1 (en) | 2002-04-24 | 2002-11-04 | Semiconductor device having a capacitor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002122592A JP2003318269A (ja) | 2002-04-24 | 2002-04-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003318269A true JP2003318269A (ja) | 2003-11-07 |
Family
ID=27764582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002122592A Withdrawn JP2003318269A (ja) | 2002-04-24 | 2002-04-24 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
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| US (1) | US6614643B1 (ja) |
| JP (1) | JP2003318269A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010225907A (ja) * | 2009-03-24 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
| US7821101B2 (en) | 2007-05-09 | 2010-10-26 | Nec Electronics Corporation | Semiconductor device including capacitor including upper electrode covered with high density insulation film and production method thereof |
| US8169051B2 (en) | 2007-03-20 | 2012-05-01 | Fujitsu Semiconductor Limited | Semiconductor device including capacitor element and method of manufacturing the same |
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| US7534693B2 (en) * | 2006-01-04 | 2009-05-19 | Freescale Semiconductor, Inc. | Thin-film capacitor with a field modification layer and methods for forming the same |
| US7608538B2 (en) * | 2007-01-05 | 2009-10-27 | International Business Machines Corporation | Formation of vertical devices by electroplating |
| US9929038B2 (en) | 2013-03-07 | 2018-03-27 | Analog Devices Global | Insulating structure, a method of forming an insulating structure, and a chip scale isolator including such an insulating structure |
| US9941565B2 (en) * | 2015-10-23 | 2018-04-10 | Analog Devices Global | Isolator and method of forming an isolator |
| US10204732B2 (en) | 2015-10-23 | 2019-02-12 | Analog Devices Global | Dielectric stack, an isolator device and method of forming an isolator device |
| US11610999B2 (en) * | 2020-06-10 | 2023-03-21 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Floating-gate devices in high voltage applications |
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|---|---|---|---|---|
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| US5086370A (en) * | 1990-08-24 | 1992-02-04 | Analog Devices, Incorporated | Integrated circuit chip formed with a capacitor having a low voltage coefficient, and method of making such capacitor |
| JP2722873B2 (ja) * | 1991-07-29 | 1998-03-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3087495B2 (ja) * | 1993-03-05 | 2000-09-11 | 松下電器産業株式会社 | コンデンサおよびシールドケース |
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| JPH0855967A (ja) * | 1994-07-29 | 1996-02-27 | Texas Instr Inc <Ti> | 強誘電体薄膜キャパシタの製造方法 |
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| JP3516593B2 (ja) | 1998-09-22 | 2004-04-05 | シャープ株式会社 | 半導体装置及びその製造方法 |
| KR100280288B1 (ko) | 1999-02-04 | 2001-01-15 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
-
2002
- 2002-04-24 JP JP2002122592A patent/JP2003318269A/ja not_active Withdrawn
- 2002-11-04 US US10/286,911 patent/US6614643B1/en not_active Expired - Fee Related
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| US8169051B2 (en) | 2007-03-20 | 2012-05-01 | Fujitsu Semiconductor Limited | Semiconductor device including capacitor element and method of manufacturing the same |
| US8642400B2 (en) | 2007-03-20 | 2014-02-04 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device including capacitor element |
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| JP2010225907A (ja) * | 2009-03-24 | 2010-10-07 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
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|---|---|
| US6614643B1 (en) | 2003-09-02 |
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Legal Events
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|---|---|---|---|
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