CN110931354B - 半导体结构以及半导体结构的制造方法 - Google Patents

半导体结构以及半导体结构的制造方法 Download PDF

Info

Publication number
CN110931354B
CN110931354B CN201811094410.1A CN201811094410A CN110931354B CN 110931354 B CN110931354 B CN 110931354B CN 201811094410 A CN201811094410 A CN 201811094410A CN 110931354 B CN110931354 B CN 110931354B
Authority
CN
China
Prior art keywords
layer
mask
etched
semiconductor structure
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811094410.1A
Other languages
English (en)
Other versions
CN110931354A (zh
Inventor
袁可方
罗杰
胡敏达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201811094410.1A priority Critical patent/CN110931354B/zh
Publication of CN110931354A publication Critical patent/CN110931354A/zh
Application granted granted Critical
Publication of CN110931354B publication Critical patent/CN110931354B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/66—Containers specially adapted for masks, mask blanks or pellicles; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70216—Mask projection systems
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种半导体结构以及半导体结构的制造方法，其中，制造方法包括：图形化掩膜叠层后，形成第一掩膜层和位于第一掩膜层上的第二掩膜层；对第二掩膜层进行灰化处理，使第二掩膜层的材料回流覆盖第一掩膜层侧壁，在第一掩膜层侧壁形成覆盖层；然后以覆盖层和第一掩膜层为掩膜，刻蚀待刻蚀层以在待刻蚀层内形成通孔。本发明能够增加形成通孔所需的光刻工艺窗口和掩膜刻蚀工艺窗口，减小形成通孔的工艺难度，改善形成的通孔质量。

Description

半导体结构以及半导体结构的制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构以及半导体结构的制造方法。
背景技术
在半导体集成电路制造工艺中，通过一系列的工序，例如沉积、光刻、刻蚀等，在基底上形成半导体结构。其中，光刻工艺是为了在光刻胶膜中形成所需的图案，得到图形化的光刻胶层，定义出待刻蚀区域。刻蚀工艺用于将图形化的光刻胶层中的图案转移至待刻蚀层中。
但实践中发现，图形化的光刻胶层容易被消耗，可能导致待刻蚀层还未完成图形化，所述图形化的光刻胶层就已经被消耗完。为解决这一问题，现有技术中常采用的做法为：先将图形化的光刻胶层中的图案转移至硬掩膜层中，即对硬掩膜层进行掩膜刻蚀工艺，形成图形化的硬掩膜层；然后以图形化的硬掩膜层为掩膜，完成所述待刻蚀层的图形化。
然而，随着集成电路的制作向超大规模集成电路发展，芯片的集成度越来越大，半导体结构的特征尺寸(Critical Dimension，CD)越来越小，光刻工艺窗口和掩膜刻蚀工艺窗口越来越小，完成待刻蚀层的图形化的工艺难度越来越大。
发明内容
本发明提供一种半导体结构以及半导体结构的制造方法，在不减小光刻工艺窗口和掩膜刻蚀工艺窗口的条件下，仍能在待刻蚀层中形成小尺寸通孔。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底和位于所述基底上的待刻蚀层；在所述待刻蚀层上形成掩膜叠层，所述掩膜叠层包括第一掩膜材料层以及位于第一掩膜材料层表面的第二掩膜材料层；图形化所述掩膜叠层，剩余第一掩膜材料层为第一掩膜层，剩余第二掩膜材料层为第二掩膜层；对所述第二掩膜层进行灰化处理，使所述第二掩膜层的材料回流覆盖所述第一掩膜层侧壁，在所述第一掩膜层侧壁形成覆盖层，在所述灰化处理后，位于所述第一掩膜层顶部表面的第二掩膜层为第四掩膜层；以所述覆盖层和第一掩膜层为掩膜，刻蚀所述待刻蚀层，在所述待刻蚀层内形成通孔。
本发明还提供一种半导体结构，包括：基底和位于所述基底上的待刻蚀层；位于所述待刻蚀层上的图形化的第一掩膜层；位于所述第一掩膜层顶部表面的第四掩膜层；覆盖所述第一掩膜层侧壁的覆盖层，且所述覆盖层与所述第四掩膜层为一体结构。
与现有技术相比，本发明提供的技术方案具有以下优点：
本发明提供的半导体结构的制造方法的技术方案中，在待刻蚀层上形成包括第一掩膜材料层和第二掩膜材料层的掩膜叠层；图形化所述掩膜叠层后，相应形成第一掩膜层和第二掩膜层；然后对第二掩膜层进行灰化处理，使第二掩膜层的材料回流覆盖至第一掩膜层侧壁，在第一掩膜层侧壁形成覆盖层，位于所述第一掩膜层顶部表面的第二掩膜层为第四掩膜层，在形成所述覆盖层之后，相邻第一掩膜层之间的开口尺寸小于灰化处理前相邻第一掩膜层之间的开口尺寸；因此，在以覆盖层和第一掩膜层为掩膜刻蚀待刻蚀层，在待刻蚀层内形成通孔后，所述通孔的尺寸也将小于灰化处理前相邻第一掩膜层之间的开口尺寸。也就是说，本发明中，图形化掩膜叠层形成的开口尺寸比通孔尺寸大，能够提高图形化掩膜叠层工艺步骤中的光刻工艺窗口和掩膜刻蚀工艺窗口，降低光刻工艺难度和刻蚀工艺难度，且提高光刻工艺精度和掩膜刻蚀精度，从而保证在能够形成小尺寸通孔的同时，提高形成的通孔质量。
附图说明
图1至图5、图7及图8为本发明实施例提供的半导体结构的制造方法中各步骤对应的结构示意图；
图6为本发明实施例提供的半导体结构制造过程中进行灰化处理后的局部电子扫描镜图。
具体实施方式
由背景技术可知，现有技术亟需一种在保证光刻工艺窗口以及刻蚀工艺窗口的条件下，仍能在待刻蚀层中形成小尺寸通孔的方法。
为解决上述问题，本发明提供一种半导体结构的制造方法，形成图形化的掩膜叠层，包括第一掩膜层和位于第一掩膜层上的第二掩膜层；对第二掩膜层进行灰化处理，使得第二掩膜层回流至第一掩膜层侧壁，从而在第一掩膜层侧壁上形成覆盖层，进而使得相邻第一掩膜层之间的尺寸减小；后续以所述覆盖层和第一掩膜层为掩膜刻蚀待刻蚀层形成通孔，所述通孔的尺寸也小于图形化的掩膜叠层内的开口尺寸。因此，本发明能够在保证光刻工艺窗口和刻蚀工艺窗口的条件下，使得在待刻蚀层内形成的通孔尺寸小。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图5、图7及图8为本发明实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
参考图1，提供基底和位于所述基底上的待刻蚀层103。
本实施例中，提供基底的步骤包括：提供衬底(未图示)、位于所述衬底上的介质层101以及位于所述介质层101内的导电层102，所述介质层101暴露出所述导电层102顶部。相应的，所述待刻蚀层103位于所述介质层101上以及导电层102上。
所述基底内还可以形成有器件，例如，NMOS晶体管、PMOS晶体管、CMOS晶体管、电阻器、电容器或电感器等。
所述待刻蚀层103的材料为介质材料。本实施例中，所述待刻蚀层103的材料为低k介质材料，所述低k介质材料的相对介电常数低于氧化硅的相对介电常数。
需要说明的是，在其他实施例中，所述待刻蚀层的材料还可以为其他制造半导体结构所需的材料，所述待刻蚀层可以为其他制造半导体结构所需的功能层。
本实施例中，在形成所述待刻蚀层103之前，还包括步骤：在所述介质层101表面和导电层102表面形成刻蚀停止层104。所述刻蚀停止层104的材料为氮化硅、氮氧化硅或者碳氮氧化硅。
为了提高所述待刻蚀层103与所述刻蚀停止层104之间的界面性能，在形成所述待刻蚀层103之前，还包括步骤：在所述刻蚀停止层104表面形成TEOS层105。
参考图2，在所述待刻蚀层103上形成掩膜叠层，所述掩膜叠层包括第一掩膜材料层106以及位于所述第一掩膜材料层106表面的第二掩膜材料层107。
所述掩膜叠层为后续形成图形化的第一掩膜层和第二掩膜层提供工艺基础，进而对待刻蚀层103进行图形化以形成暴露出导电层102的通孔。
所述第一掩膜材料层106的材料为金属或者金属化合物，其好处在于：相应后续形成的第一掩膜层的材料也为金属或者金属化合物，即后续形成的第一掩膜层为金属硬掩膜，后续采用金属硬掩膜为掩膜刻蚀所述待刻蚀层103时，刻蚀工艺对待刻蚀层103与金属硬掩膜之间的刻蚀选择比高，有利于改善在待刻蚀层103中形成的通孔的形貌。
所述第一掩膜材料层106的材料为Ti、TiN、Ta或TaN。本实施例中，所述第一掩膜材料层106的材料为TiN。
本实施例中，所述第一掩膜材料层106的厚度范围为10nm～50nm。所述第一掩膜材料层106的厚度适中，相应后续形成的第一掩膜层的厚度也适中，使得后续灰化处理过程中形成的覆盖层对第一掩膜层侧壁的覆盖均匀性好，进而有利于提高后续形成的通孔侧壁形貌。
本实施例中，采用化学气相沉积工艺形成所述第一掩膜材料层106。在其他实施例中，还可以采用物理气相沉积工艺或者原子层沉积工艺形成所述第一掩膜材料层。
所述第二掩膜材料层107的材料为含碳硅氧化物。本实施例中，所述第二掩膜材料层107的材料为SiOC。由于SiOC后续在较低的灰化处理温度下即可发生回流以形成覆盖层，且形成的覆盖层的材料性质与SiOC接近，因此覆盖层后续可以作为刻蚀待刻蚀层103的掩膜；此外，由于灰化处理的处理温度低，能够有效避免由于处理温度高带来的基底和待刻蚀层103材料性能发生改变的问题。
所述第二掩膜材料层107的厚度不宜过薄，也不宜过厚。若所述第二掩膜材料层107的厚度过薄，后续相应形成的第二掩膜层的厚度也相对较薄，在后续对第二掩膜层进行灰化处理后，在第一掩膜层侧壁上形成的覆盖层厚度有限；若所述第二掩膜材料层107的厚度过厚，后续进行灰化处理所需的处理温度相对较高，容易对基底造成不必要的损伤。
为此，本实施例中，所述第二掩膜材料层107的厚度为10nm～50nm。
本实施例中，采用化学气相沉积工艺形成所述第二掩膜材料层107。在其他实施例中，还可以采用物理气相沉积工艺或者原子层沉积工艺形成所述第二掩膜材料层。
本实施例中，为了提高后续刻蚀待刻蚀层103形成的通孔形貌，在形成所述掩膜叠层之前，还包括步骤：在所述待刻蚀层103表面形成第三掩膜材料层108，其中，所述第一掩膜材料层106形成于所述第三掩膜材料层108表面。
所述第三掩膜材料层108的材料为介质材料。本实施例中，所述第三掩膜材料层108的材料与所述第二掩膜材料层107的材料相同，即，所述第三掩膜材料层108的材料为含碳硅氧化物，例如，所述第三掩膜材料层108的材料为SiOC。
需要说明的是，在其他实施例中，所述第三掩膜材料层的材料还可以与第二掩膜材料层的材料不同。进一步需要说明的是，在其他实施例中，还可以不形成所述第三掩膜材料层。
后续的工艺步骤包括：图形化所述掩膜叠层，剩余第一掩膜材料层106为第一掩膜层，剩余第二掩膜材料层107为第二掩膜层。以下将结合图3和图4详细说明图形化所述掩膜叠层的工艺步骤。
参考图3，在所述第二掩膜材料层107上形成图形化的光刻胶层201。
形成所述图形化的光刻胶层201的工艺步骤包括：在所述第二掩膜材料层107上形成光刻胶膜；对所述光刻胶膜进行曝光处理；对曝光处理后的光刻胶膜进行显影处理，形成图形化的光刻胶层201。
所述图形化的光刻胶层201内具有第一开口202，所述第一开口202的位置和尺寸与后续在待刻蚀层103内形成的通孔的位置和尺寸有关。并且，本实施例中，所述第一开口202的宽度尺寸W1大于后续形成的通孔的尺寸，因此对于需要形成小尺寸的通孔来说，所需形成的图形化的光刻胶层201内的第一开口202宽度尺寸W1相对较大，从而能够增加形成图形化的光刻胶层201的工艺窗口，降低形成图形化的光刻胶层201的工艺难度，且改善形成第一开口202的位置精确度和形貌。
本实施例中，为了进一步提高形成的图形化的光刻胶层201的质量，在形成所述图形化的光刻胶层201之前，还包括步骤：在所述第二掩膜材料层107表面形成有机旋转涂覆层203；在所述有机旋转涂覆层203表面形成抗反射涂层204。
参考图4，以所述图形化的光刻胶层201(参考图3)为掩膜，刻蚀所述掩膜叠层，剩余第一掩膜材料层106(参考图3)为第一掩膜层116，剩余第二掩膜材料层107(参考图3)为第二掩膜层117。
具体地，以所述图形化的光刻胶层201为掩膜，依次刻蚀所述第一开口202露出的抗反射涂层204、有机旋转涂覆层203、第二掩膜材料层107和第一掩膜材料层106，直至暴露出所述第三掩膜材料层108表面，在所述掩膜叠层内形成第二开口205。
采用干法刻蚀工艺，刻蚀所述掩膜叠层。本实施例中，所述干法刻蚀工艺为等离子体刻蚀。
所述第二开口205的宽度尺寸与第一开口202的宽度尺寸相同。由前述分析可知，由于第一开口202的宽度尺寸W1大于待形成的通孔尺寸，因此相应的，刻蚀所述掩膜叠层的刻蚀工艺步骤中，所述刻蚀工艺的工艺窗口相对较大，有利于降低刻蚀所述掩膜叠层形成第一掩膜层116和第二掩膜层117的刻蚀工艺难度，且改善相应形成的第二开口205的形貌精确度和尺寸精确度。
本实施例中，图形化所述掩膜叠层的工艺步骤中，暴露出所述第三掩膜材料层108表面。在形成图形化的第一掩膜层116和第二掩膜层117之后，去除所述光刻胶层201、有机旋转涂覆层203和抗反射涂层204。
本实施例中，所述第二掩膜层117的材料与所述第三掩膜材料层108的材料相同。后续还会对第二掩膜层117进行灰化处理，在进行所述灰化处理之前，所述第二掩膜层117的厚度为所述第三掩膜材料层108厚度的0.5倍至1.2倍。这样选取的原因包括：后续对第二掩膜层117进行灰化处理后，位于第一掩膜层116顶部表面的第二掩膜层117的整体厚度减小；且在灰化处理后还会对第三掩膜材料层进行图形化，若灰化处理后第二掩膜层117的整体厚度过小，在图形化所述第三掩膜材料层108的工艺步骤中，容易对后续形成的覆盖层造成过度刻蚀，进而影响覆盖层起到的掩膜作用。
本实施例中，在进行灰化处理之前，所述第二掩膜层117的厚度与所述第三掩膜材料层108的厚度相同。
参考图5，对所述第二掩膜层117进行灰化处理，使所述第二掩膜层117的材料回流覆盖所述第一掩膜层116侧壁，在所述第一掩膜层116侧壁形成覆盖层127，在所述灰化处理后，位于所述第一掩膜层116顶部表面的第二掩膜层117为第四掩膜层147。
在所述灰化处理过程中，所述第二掩膜层117的材料性质发生变化，所述第二掩膜层117中的部分材料向第一掩膜层116侧壁流动，从而形成覆盖第一掩膜层116侧壁的覆盖层127。
本实施例中，在所述灰化处理之后，所述第四掩膜层147的形貌为蘑菇状，具体地，所述第四掩膜层147表面为弧形，且从中间区域指向边缘区域方向上，所述第四掩膜层147的厚度逐渐减小。在所述灰化处理后，所述第四掩膜层147与所述覆盖层127为一体结构，在图5中，为了便于图示和说明，将所述第四掩膜层147与所述覆盖层127以虚线隔开。
所述覆盖层127的材料与所述第二掩膜层117的材料相同，或者，所述覆盖层127的材料与所述第二掩膜层117的材料相近。参考图6，图6为灰化处理后，包括覆盖层127、第四掩膜层147和第一掩膜层116的局部电子扫描镜图。
在进行所述灰化处理之前，所述第二掩膜层117的厚度范围为10nm～50nm，以保证具有足量的材料流动至第一掩膜层116侧壁，从而形成厚度均匀性好的覆盖层127。
关于所述灰化处理过程中第二掩膜层117材料发生变化的解释机理：作为一种解释，在灰化处理过程中，所述第二掩膜层117材料具有流动性，使得第二掩膜层117向第一掩膜层116侧壁流动，从而使得灰化处理后的第二掩膜层117的形貌为蘑菇状；作为另一种解释，在灰化处理过程中，灰化处理采用的气体对第二掩膜层117表面进行轰击，轰击后的第二掩膜层117中的原子或离子落入第一掩膜层116侧壁，以形成所述覆盖层127。
本实施例中，所述灰化处理采用的处理温度范围为30℃至200℃。其好处在于：在此处理温度范围内，形成的覆盖层127厚度均匀性好，从而有利于提高后续形成的通孔尺寸均匀性，提高通孔侧壁形貌；并且，在此处理温度范围内，能够避免高温对基底内其他器件或区域造成的不良影响。
本实施例中，所述灰化处理采用的气体为CO2。在其他实施例中，所述灰化处理采用的气体还可以为N2或O2。
本实施例中，在进行所述灰化处理之后，在垂直于所述第一掩膜层116侧壁方向上，所述覆盖层127的厚度小于或等于5nm。
在形成所述覆盖层127之后，所述第二开口205的尺寸减小，所述第二开口205的宽度尺寸W2小于前述第一开口的宽度尺寸，因此在所述第二开口205定义下形成通孔尺寸较前述图形化的光刻胶层中的第一开口的尺寸小，从而保证在具有相对较大的光刻工艺窗口和刻蚀工艺窗口的基础上，仍能在待刻蚀层内形成小尺寸的通孔。且由于前述的光刻工艺窗口和刻蚀工艺窗口相对较大，因此相应形成的第一开口和第二开口205均具有高的形貌精确度和尺寸精确度。
本实施例中，所述灰化处理的处理腔室与前述图形化掩膜叠层的处理腔室为同一个腔室。
后续会以所述覆盖层127以及第一掩膜层116为掩膜，对待刻蚀层103进行刻蚀。本实施例中，在所述掩膜叠层下方还形成有第三掩膜材料层108，因此在刻蚀待刻蚀层103之前，还需要对所述第三掩膜材料层108进行图形化。
具体地，参考图7，刻蚀所述覆盖层127、第一掩膜层116以及第四掩膜层147(参考图5)暴露出的第三掩膜材料层108(参考图5)，图形化所述第三掩膜材料层108以形成第三掩膜层118。
所述第三掩膜层118也作为候选刻蚀所述待刻蚀层103的掩膜之一。采用干法刻蚀工艺，刻蚀所述第三掩膜材料层108以形成所述第三掩膜层118。
在图形化所述第三掩膜材料层108以形成第三掩膜层118的过程中，所述第四掩膜层147也将被刻蚀。本实施例中，在图形化所述第三掩膜材料层108的工艺过程中，所述第四掩膜层1477被全部刻蚀去除。需要说明的是，在其他实施例中，在图形化所述第三掩膜材料层的工艺过程中，所述第四掩膜层147也可以被部分刻蚀去除。
本实施例中，在形成所述第三掩膜层118之后，所述覆盖层127顶部与所述第一掩膜层116顶部齐平。在其他实施例中，在图形化所述第三掩膜材料层的工艺过程中，还会对覆盖层顶部进行刻蚀，使得在形成所述第三掩膜层118之后，所述覆盖层顶部低于所述第一掩膜层顶部。
在灰化处理过程中，由于第三掩膜材料层108未被图形化，因此能够避免第三掩膜材料层108的材料流向至不期望区域，避免影响后续形成的通孔形貌和尺寸。并且，若在灰化处理之前先形成图形化的第三掩膜层，则灰化处理过程中第二掩膜层材料还将流向至第三掩膜层侧壁表面，因此形成的覆盖层厚度较薄，所述覆盖层对于增加前述的光刻工艺窗口和刻蚀工艺窗口的作用相对较小。
为此，本实施例中，先形成图形化的第一掩膜层116和第二掩膜层117，在形成图形化的第三掩膜层118之前，对第二掩膜层117进行灰化处理以形成覆盖层127。
参考图8，以所述覆盖层127和第一掩膜层116为掩膜，刻蚀所述待刻蚀层103(参考图7)，在所述待刻蚀层103内形成通孔111。
本实施例中，前述图形化所述第三掩膜材料层108的工艺过程中，刻蚀去除全部第四掩膜层147；除以所述覆盖层127和第一掩膜层116为掩膜外，还以所述第三掩膜层118为掩膜，刻蚀所述待刻蚀层103，形成所述通孔111。
在其他实施例中，前述在图形化所述第三掩膜材料层的工艺过程中，刻蚀去除部分所述第四掩膜层，相应的，在刻蚀所述待刻蚀层的工艺过程中，还以剩余第四掩膜层为掩膜。
还需要说明的是，在其他实施例中，未形成所述第三掩膜材料层时，相应的，在刻蚀所述待刻蚀层的工艺过程中，还以所述第四掩膜层为掩膜。
具体地，采用干法刻蚀工艺，刻蚀去除位于所述第二开口205正下方的待刻蚀层103。本实施例中，还刻蚀所述TEOS层105和刻蚀停止层104，使得所述通孔111底部暴露出所述导电层102顶部。
本实施例中，所述通孔111的尺寸与前述图形化的光刻胶层中的第一开口尺寸、以及覆盖层的厚度尺寸有关，所述通孔111的宽度尺寸W3小于前述的第一开口的宽度尺寸W1。
因此，前述形成图形化的光刻胶层201(参考图3)的光刻工艺窗口相对较大，有利于降低图形化的光刻胶层201的工艺难度，改善形成的图形化的光刻胶层201质量，进而有利于提高形成的通孔111的质量；并且，相应的，前述图形化第二掩膜材料层107(参考图2)和第一掩膜材料层106(参考图2)的刻蚀工艺窗口相对较大，有利于降低刻蚀工艺难度，改善形成的图形化的第一掩膜层116(参考图4)和第二掩膜层117(参考图4)的质量，进而有利于提高形成的通孔111的质量；此外，形成图形化的光刻胶层201的光刻工艺窗口固定的情况下，能够有效的减小在待刻蚀层103中形成通孔111的尺寸，满足器件小型化微型化的需求。
在形成所述通孔111之后，后续的工艺步骤还包括：形成填充满所述通孔111的金属层，所述金属层与所述导电层102电连接。
相应的，本发明实施例还提供一种半导体结构，参考图5，所述半导体结构包括：
基底和位于所述基底上的待刻蚀层103；位于所述待刻蚀层103上的图形化的第一掩膜层116；位于所述第一掩膜层116顶部表面的第四掩膜层147；覆盖所述第一掩膜层116侧壁的覆盖层127，且所述覆盖层127与所述第四掩膜层147为一体结构。
以下将结合附图对本发明实施例提供的半导体结构进行详细说明。
有关所述基底和待刻蚀层103的描述可参考前述实施例中的说明，在此不再赘述。
所述图形化的掩膜叠层内具有第二开口205。所述第一掩膜层116的材料为金属或者金属化合物。本实施例中，所述第一掩膜层116的材料为TiN，所述第一掩膜层116的厚度为10nm～50nm。
所述第四掩膜层147的材料为含碳硅氧化物。本实施例中，所述第四掩膜层147的材料为SiOC。
所述第四掩膜层147表面为弧形。所述第四掩膜层147的形状为蘑菇状，在沿中间区域指向边缘区域方向上，所述第四掩膜层147的厚度逐渐减小。
本实施例中，所述覆盖层127的材料与所述第四掩膜层147的材料相同。
本实施例中，在垂直于所述第一掩膜层116侧壁方向上，所述覆盖层127的厚度小于或等于5nm。
所述半导体结构还包括：位于所述待刻蚀层103与所述图形化的掩膜叠层之间的第三掩膜材料层108，且所述第三掩膜材料层108的材料与所述第四掩膜层147的材料相同。
所述半导体结构中，所述第一掩膜层116和覆盖层127能够作为刻蚀待刻蚀层103的掩膜。与不具有覆盖层的情形相比，本实施例中，侧壁具有覆盖层时相邻第一掩膜层116之间的空间尺寸更小，能够使得相应图形化待刻蚀层103后在所述待刻蚀层103内形成的通孔尺寸小。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底和位于所述基底上的待刻蚀层；
在所述待刻蚀层上形成掩膜叠层，所述掩膜叠层包括第一掩膜材料层以及位于第一掩膜材料层表面的第二掩膜材料层；在形成所述掩膜叠层之前，还包括步骤：在所述待刻蚀层表面形成第三掩膜材料层，其中，所述第一掩膜材料层形成于所述第三掩膜材料层表面；
图形化所述掩膜叠层，剩余第一掩膜材料层为第一掩膜层，剩余第二掩膜材料层为第二掩膜层；
对所述第二掩膜层进行灰化处理，使所述第二掩膜层的材料回流覆盖所述第一掩膜层侧壁，在所述第一掩膜层侧壁形成覆盖层，在所述灰化处理后，位于所述第一掩膜层顶部表面的第二掩膜层为第四掩膜层；在灰化处理过程中，第三掩膜材料层未被图形化；
以所述覆盖层和第一掩膜层为掩膜，刻蚀所述待刻蚀层，在所述待刻蚀层内形成通孔。
2.如权利要求1所述半导体结构的制造方法，其特征在于，所述第二掩膜材料层的材料为含碳硅氧化物。
3.如权利要求2所述半导体结构的制造方法，其特征在于，所述灰化处理采用的处理温度范围为30℃至200℃。
4.如权利要求2所述半导体结构的制造方法，其特征在于，所述灰化处理采用的气体为CO2、N2或O2。
5.如权利要求1或2所述半导体结构的制造方法，其特征在于，在进行所述灰化处理之后、形成所述通孔之前，在垂直于所述第一掩膜层侧壁方向上，所述覆盖层的厚度小于或等于5nm。
6.如权利要求1或2所述半导体结构的制造方法，其特征在于，在进行所述灰化处理之前，所述第二掩膜层的厚度范围为10nm~50nm。
7.如权利要求1所述半导体结构的制造方法，其特征在于，所述第一掩膜材料层的材料为金属或金属化合物。
8.如权利要求7所述半导体结构的制造方法，其特征在于，所述第一掩膜材料层的材料为Ti、TiN、Ta或TaN。
9.如权利要求1所述半导体结构的制造方法，其特征在于，在进行所述灰化处理之前，所述第一掩膜层的厚度为10nm~50nm。
10.如权利要求1所述半导体结构的制造方法，其特征在于，在刻蚀所述待刻蚀层的工艺过程中，还以所述第四掩膜层为掩膜。
11.如权利要求1所述半导体结构的制造方法，其特征在于，图形化所述掩膜叠层的工艺步骤中，暴露出所述第三掩膜材料层表面；
在刻蚀所述待刻蚀层之前，还刻蚀所述覆盖层、第一掩膜层以及第四掩膜层暴露出的第三掩膜材料层，图形化所述第三掩膜材料层以形成第三掩膜层。
12.如权利要求11所述半导体结构的制造方法，其特征在于，所述第三掩膜材料层的材料与所述第二掩膜材料层的材料相同。
13.如权利要求12所述半导体结构的制造方法，其特征在于，在进行所述灰化处理之前，所述第二掩膜层的厚度为所述第三掩膜材料层厚度的0.5倍至1.2倍。
14.如权利要求12或13所述半导体结构的制造方法，其特征在于，在进行所述灰化处理之前，所述第二掩膜层的厚度与所述第三掩膜材料层的厚度相同。
15.如权利要求11所述半导体结构的制造方法，其特征在于，在图形化所述第三掩膜材料层的工艺过程中，刻蚀去除全部所述第四掩膜层；或者，在图形化所述第三掩膜材料层的工艺过程中，刻蚀去除部分所述第四掩膜层，且在刻蚀所述待刻蚀层的工艺过程中，还以剩余第四掩膜层为掩膜。
16.如权利要求1所述半导体结构的制造方法，其特征在于，图形化所述掩膜叠层的工艺步骤包括：在所述第二掩膜材料层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述掩膜叠层。
17.如权利要求1所述半导体结构的制造方法，其特征在于，提供基底的步骤包括：提供衬底、位于衬底上的介质层以及位于所述介质层内的导电层，所述介质层暴露出所述导电层顶部；
所述待刻蚀层的材料为介质材料，且所述通孔底部暴露出所述导电层顶部。
18.一种半导体结构，其特征在于，包括：
基底和位于所述基底上的待刻蚀层；
位于所述待刻蚀层上的图形化的第一掩膜层；
位于所述第一掩膜层顶部表面的第四掩膜层；
覆盖所述第一掩膜层侧壁的覆盖层，且所述覆盖层与所述第四掩膜层为一体结构，所述覆盖层与所述第四掩膜层是对位于所述第一掩膜层顶部表面的第二掩膜层进行灰化处理，使所述第二掩膜层的材料回流获得的；
位于所述待刻蚀层与所述第一掩膜层之间的第三掩膜材料层，在所述灰化处理过程中，第三掩膜材料层未被图形化。
19.如权利要求18所述半导体结构，其特征在于，所述第四掩膜层表面为弧形，且在沿所述第四掩膜层的中间区域指向边缘区域方向上，所述第四掩膜层的厚度逐渐减小。
CN201811094410.1A 2018-09-19 2018-09-19 半导体结构以及半导体结构的制造方法 Active CN110931354B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811094410.1A CN110931354B (zh) 2018-09-19 2018-09-19 半导体结构以及半导体结构的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811094410.1A CN110931354B (zh) 2018-09-19 2018-09-19 半导体结构以及半导体结构的制造方法

Publications (2)

Publication Number Publication Date
CN110931354A CN110931354A (zh) 2020-03-27
CN110931354B true CN110931354B (zh) 2023-05-05

Family

ID=69856039

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811094410.1A Active CN110931354B (zh) 2018-09-19 2018-09-19 半导体结构以及半导体结构的制造方法

Country Status (1)

Country Link
CN (1) CN110931354B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114496771B (zh) * 2020-11-11 2024-05-03 长鑫存储技术有限公司 半导体结构的制造方法
CN117790456A (zh) * 2022-09-22 2024-03-29 华为技术有限公司 一种芯片及其制备方法、电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284438B1 (en) * 1998-10-30 2001-09-04 Samsung Electronics Co., Ltd. Method for manufacturing a photoresist pattern defining a small opening and method for manufacturing semiconductor device using the same
KR20020028114A (ko) * 2000-10-07 2002-04-16 윤종용 선폭감소를 위한 포토 레지스트패턴 형성방법
KR20050002352A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체소자의 미세 콘택 형성방법
CN101295643A (zh) * 2007-04-24 2008-10-29 中芯国际集成电路制造(上海)有限公司 通孔刻蚀方法及通孔掩膜
CN101300667A (zh) * 2005-10-31 2008-11-05 东京毅力科创株式会社 蚀刻方法以及蚀刻装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750150B2 (en) * 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
KR100456312B1 (ko) * 2002-07-19 2004-11-10 주식회사 하이닉스반도체 반도체 소자의 초미세 콘택홀 형성방법
KR100498716B1 (ko) * 2002-12-13 2005-07-01 주식회사 하이닉스반도체 미세 패턴 형성방법
US9059250B2 (en) * 2012-02-17 2015-06-16 International Business Machines Corporation Lateral-dimension-reducing metallic hard mask etch

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284438B1 (en) * 1998-10-30 2001-09-04 Samsung Electronics Co., Ltd. Method for manufacturing a photoresist pattern defining a small opening and method for manufacturing semiconductor device using the same
KR20020028114A (ko) * 2000-10-07 2002-04-16 윤종용 선폭감소를 위한 포토 레지스트패턴 형성방법
KR20050002352A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체소자의 미세 콘택 형성방법
CN101300667A (zh) * 2005-10-31 2008-11-05 东京毅力科创株式会社 蚀刻方法以及蚀刻装置
CN101295643A (zh) * 2007-04-24 2008-10-29 中芯国际集成电路制造(上海)有限公司 通孔刻蚀方法及通孔掩膜

Also Published As

Publication number Publication date
CN110931354A (zh) 2020-03-27

Similar Documents

Publication Publication Date Title
US10665457B2 (en) Method of forming an integrated circuit using a patterned mask layer
US9997404B2 (en) Method of forming an interconnect structure for a semiconductor device
US9583594B2 (en) Method of fabricating semiconductor device
US10867804B2 (en) Patterning method for semiconductor device and structures resulting therefrom
US20070066047A1 (en) Method of forming opening and contact
US8089153B2 (en) Method for eliminating loading effect using a via plug
KR20210014127A (ko) 선택적 이중층 유전체 재성장을 통한 완전 자기 정렬 비아
US20160211344A1 (en) Modified self-aligned contact process and semiconductor device
CN110931354B (zh) 半导体结构以及半导体结构的制造方法
US10957552B2 (en) Extreme ultraviolet lithography patterning with directional deposition
US11769691B2 (en) Semiconductor device and formation method thereof
US20050118531A1 (en) Method for controlling critical dimension by utilizing resist sidewall protection
US20220367179A1 (en) Semiconductor Device and Method
US11335592B2 (en) Contact resistance between via and conductive line
US11626289B2 (en) Semiconductor structure and method for forming the same
US20170170016A1 (en) Multiple patterning method for substrate
US11011417B2 (en) Method and structure of metal cut
US11056342B2 (en) Method for silicidation of semiconductor device, and corresponding semiconductor device
US20230317520A1 (en) Semiconductor structure and manufacturing method of the same
KR100944344B1 (ko) 반도체소자의 제조방법
KR100955184B1 (ko) 반도체소자의 제조방법
US8871649B2 (en) Methods of forming trench/hole type features in a layer of material of an integrated circuit product
CN113745150A (zh) 半导体结构及其形成方法
TW202312275A (zh) 製造半導體裝置和圖案化半導體結構的方法
US20050239285A1 (en) Damascene process capable of avoiding via resist poisoning

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant