KR20050002352A - 반도체소자의 미세 콘택 형성방법 - Google Patents

반도체소자의 미세 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 미세 콘택 형성방법에 관한 것으로,
반도체소자의 고집적화에 필요한 미세 콘택을 형성하기 위하여,
피식각층이 구비되는 반도체기판 상에 감광막을 도포하고 콘택마스크를 이용한 노광 및 현상 공정으로 콘택용 감광막패턴을 형성한 다음, 상기 콘택용 감광막패턴의 표면에 소정두께의 오버코팅막을 코팅하는 공정으로 상기 콘택 영역의 크기를 감소시킴으로써 리플로우 공정으로도 해결될 수 없는 고집적 소자의 미세 콘택홀을 용이하게 형성할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 미세 콘택 형성방법{A method for forming a submicron contact of a semiconductor device}
본 발명은 반도체소자의 미세 콘택 형성방법에 관한 것으로, 특히 노광장비의 한계 해상력을 극복하여 콘택홀을 형성할 수 있도록 오버코팅 ( over coating ) 을 실시하는 기술에 관한 것이다.
일반적으로, 노광장비의 한계 해상력을 극복하기 위하여 위상반전마스크 ( phase shift mask )를 이용한 리소그래피 공정을 실시하는 방법, 패터닝된 감광막을 리플로우 ( reflow ) 시키는 방법 또는 리랙스 ( relacs ) 방법을 사용하여 반도체소자의 고집적화에 적합한 미세 콘택홀을 형성하였다.
그러나, 상기 위상반전마스크를 이용하여 실시하는 미세 콘택홀 형성 공정은, 패터닝 공정시 사이드롭 ( side-lobe ) 이 유발되거나 해상도 ( resolution ) 저하될 수 있는 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여,
미세콘택을 형성하기 위하여 감광막패턴을 형성하고 오버 코팅 ( over coating )을 실시하여 반도체소자의 고집적화에 충분한 반도체소자의 미세 콘택 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 본 발명에 따른 반도체소자의 미세 콘택 형성방법을 도시한 단면도.
도 2a 및 도 2b 는 본 발명의 제1실시예에 따라 형성된 미세 콘택홀의 셈사진.
도 3a 및 도 3b 는 본 발명의 제2실시예에 따라 형성된 미세 콘택홀의 셈사진.
도 4a 및 도 4b 는 본 발명의 제3실시예에 따라 형성된 미세 콘택홀의 셈사진.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 감광막
15 : 콘택 영역 17 : 오버코팅막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 미세콘택 형성방법은,
(ⅰ) 피식각층이 구비되는 반도체기판 상에 감광막을 도포하는 공정과,
(ⅱ) 콘택마스크를 이용한 노광 및 현상 공정으로 콘택용 감광막패턴을 형성하는 공정과,
(ⅲ) 상기 콘택용 감광막패턴의 표면에 소정두께의 오버코팅막을 코팅하는 공정으로 상기 콘택 영역의 크기를 감소시키는 것과,
(ⅱ) 단계 콘택용 감광막패턴의 콘택 영역은 130 ∼ 138 ㎚ 의 직경으로 형성된 것과,
(ⅲ) 단계 오버코팅막은 390 ∼ 410 Å 두께로 코팅된 것과,
(ⅲ) 단계 오버코팅막은 84 ∼ 90 ㎚ 직경의 콘택용 감광막패턴을 형성하는 것과,
(ⅲ) 단계 오버코팅막은 NFC540 이라는 물질인 것과,
(ⅲ) 단계 오버코팅막은 폴리비닐페놀 ( 분자량 8000 ) 2.5 그램, 테트라메틸암모늄-하이드록사이드-렌타하이드레이트 5 그램을 증류수 100 그램에 녹이고 이를 0.2 마이크론 크기의 필터로 여과시킨후 필터를 통과한 여액을 사용하여 형성되는 것과,
(ⅲ) 단계 오버코팅막은 폴리(N,N-디메틸아크릴아미드) 1 그램을 증류수 40 그램에 녹이고 이를 0.2 마이크론 크기의 필터로 여과시킨후 필터를 통과한 여액을 사용하여 형성되고,
상기 폴리(N,N-디메틸아크릴아미드) 는 N,N-디메틸아크릴아미드 10 그램, AIBN 0.5 그램을 30 그램의 테트라하이드로퓨란 용매에 녹이고 66 ℃ 온도에서 9 시간 동안 반응시킨 다음, 반응완료된 용액을 에틸에테르에서 침전을 잡아 진공건조하여 만들어지며,
상기 방법에 합성된 폴리(N,N-디메틸아크릴아미드)는 분자량이 12,700 이고폴리머 합성 수율이 88 퍼센트 인 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 미세 콘택 형성방법은,
(ⅰ) 피식각층이 구비되는 반도체기판 상에 감광막을 도포하는 공정과,
(ⅱ) 콘택마스크를 이용한 노광 및 현상 공정으로 콘택용 감광막패턴을 형성하는 공정과,
(ⅲ) 상기 감광막패턴을 리플로우시켜 콘택영역의 크기를 감소시키는 공정과,
(ⅳ) 상기 콘택용 감광막패턴의 표면에 소정두께의 오버코팅막을 코팅하는 공정으로 상기 콘택 영역의 크기를 감소시키는 것을 제2특징으로 한다.
한편, 도 1a 및 도 1b 를 참조하여 본 발명의 원리를 설명하면 다음과 같다.
도 1a를 참조하면, 피식각층이 구비된 반도체기판(11) 상에 감광막(13)을 도포한다.
콘택마스크(도시안됨)를 이용한 노광 및 현상 공정으로 콘택영역(15)이 구비되는 감광막(13)패턴을 형성한다.
이때, 상기 콘택영역(15)은 ⓐ 의 직경을 갖는 크기로 형성한다.
도 1b를 참조하면, 상기 콘택영역(15)을 포함한 전체표면상부에 오버코팅막 ( over coating layer ) (17)을 형성한다.
이때, 상기 오버코팅막(17)은 상기 콘택영역(15)의 직경을 ⓑ 의 크기로 감소시킨다.
여기서, 상기 콘택영역(15)의 직경은 상기 오버코팅막(17)의 두께에 따라 크기를 감소시킬 수 있다.
상기한 바와 같이 본원발명은, 오버코팅막(17)의 두께 조절에 따라 콘택영역(15)의 크기가 변화되고, 상기 오버코팅막(17)의 두께를 임의로 조절할 수 있어 공정의 재현성을 높일 수 있고 그에 따른 소자의 특성 변화를 최소화할 수 있어 반도체소자의 고집적화를 가능하게 하는 원리를 갖는 발명이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 및 도 2b 는 본 발명의 제1실시예에 따른 반도체소자의 미세 콘택 형성방법을 도시한 셈사진으로서, 상기 도 1a 및 도 1b의 공정에 따라 각각 형성된 것을 도시한다.
도 2a를 참조하면, 반도체기판 상에 피식각층을 형성하고 그 상부에 감광막을 도포한다.
콘택마스크를 이용한 노광 및 현상 공정으로 콘택용 감광막패턴을 형성한다.
이때, 상기 콘택용 감광막패턴의 콘택 영역은 138 ㎚ 의 직경으로 형성된다.
도 2b를 참조하면, 상기 콘택용 감광막패턴의 표면에 오버코팅막을 증착한다.
여기서, 상기 오버코팅막은 상기 138 ㎚ 직경의 콘택홀을 88 ㎚ 직경의 콘택홀 크기로 감소시켜 형성한다.
상기 오버코팅막은 NFC540 이라는 물질로 오버코팅하여 형성한다.
상기 오버코팅막의 형성공정은 종래기술에서와 같이 리플로우 공정이나 리랙스 공정후에 추가적으로 실시할 수도 있다.
도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 미세 콘택 형성방법을 도시한 셈사진으로서, 상기 도 1a 및 도 1b의 공정에 따라 각각 형성된 것을 도시한다.
도 3a를 참조하면, 반도체기판 상에 피식각층을 형성하고 그 상부에 감광막을 도포한다. 이때, 상기 감광막은 클라리언트(clariant) 회사의 AX1120P(상용제품) 감광제를 코팅하고 130 ℃에서 90 초 동안 베이킹한 것이다.
상기 감광막을 ASML 회사의 ArF 노광장비로 노광공정을 실시하고 130 ℃에서 90 초 동안 베이킹한다. 이때, 상기 노광공정은 콘택마스크를 이용하여 실시한다.
상기 노광된 부분의 감광막을 TMAH 2.38 중량퍼센트의 현상액으로 현상하여 콘택용 감광막패턴을 형성한다. 이때, 상기 감광막패턴의 콘택 영역은 130 ㎚ 의 직경으로 형성된다.
도 3b를 참조하면, 상기 콘택용 감광막패턴의 표면에 오버코팅막을 400 Å 두께로 코팅하고 130 ℃에서 90 초 동안 베이킹하여 90 ㎚ 직경의 콘택용 감광막패턴을 형성한다.
상기 오버코팅막은 폴리비닐페놀 ( 분자량 8000 ) 2.5 그램, 테트라메틸암모늄-하이드록사이드-펜타하이드레이트 5 그램을 증류수 100 그램에 녹이고 이를0.2 마이크론 크기의 필터로 여과시켜 필터를 투과한 여액을 오버코팅용으로 이용해 형성한 것이다.
상기 오버코팅막의 형성공정은 종래기술에서와 같이 리플로우 공정이나 리랙스 공정후에 추가적으로 실시할 수도 있다.
도 4a 및 도 4b 는 본 발명의 제2실시예에 따른 반도체소자의 미세 콘택 형성방법을 도시한 셈사진으로서, 상기 도 1a 및 도 1b의 공정에 따라 각각 형성된 것을 도시한다.
도 4a를 참조하면, 반도체기판 상에 피식각층을 형성하고 그 상부에 감광막을 도포한다. 이때, 상기 감광막은 클라리언트(clariant) 회사의 AX1120P(상용제품) 감광제를 코팅하고 130 ℃에서 90 초 동안 베이킹한 것이다.
상기 감광막을 ASML 회사의 ArF 노광장비로 노광공정을 실시하고 138 ℃에서 90 초 동안 베이킹한다. 이때, 상기 노광공정은 콘택마스크를 이용하여 실시한다.
상기 노광된 부분의 감광막을 TMAH 2.38 중량퍼센트의 현상액으로 현상하여 콘택용 감광막패턴을 형성한다. 이때, 상기 감광막패턴의 콘택 영역은 130 ㎚ 의 직경으로 형성된다.
도 4b를 참조하면, 상기 콘택용 감광막패턴의 표면에 오버코팅막을 400 Å 두께로 코팅하고 130 ℃에서 90 초 동안 베이킹하여 88 ㎚ 직경의 콘택용 감광막패턴을 형성한다.
상기 오버코팅막은 폴리(N,N-디메틸아크릴아미드) 1 그램을 증류수 40 그램에 녹이고 이를 0.2 마이크론 크기의 필터로 여과시켜 필터를 투과한 여액을 오버코팅으로 이용하여 형성한 것이다. 이때, 상기 폴리(N,N-디메틸아크릴아미드) 는 N,N-디메틸아크릴아미드 10 그램, AIBN 0.5 그램을 30 그램의 테트라하이드로퓨란 용매에 녹이고 66 ℃ 온도에서 9 시간 동안 반응시킨 다음, 반응완료된 용액을 에틸에테르에서 침전을 잡아 진공건조함으로써 순수한 폴리(N,N-디메틸아크릴아미드)를 얻는다. 이때, 상기 폴리(N,N-디메틸아크릴아미드) 는 분자량이 12,700 이고 폴리머 합성수율이 88 퍼센트인 구조를 갖는다.
상기 오버코팅막의 형성공정은 종래기술에서와 같이 리플로우 공정이나 리랙스 공정후에 추가적으로 실시할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 미세 콘택 형성방법은, 반도체소자의 고집적화에 필요한 공정 마진을 확보할 수 있어 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (9)

  1. (ⅰ) 피식각층이 구비되는 반도체기판 상에 감광막을 도포하는 공정과,
    (ⅱ) 콘택마스크를 이용한 노광 및 현상 공정으로 콘택용 감광막패턴을 형성하는 공정과,
    (ⅲ) 상기 콘택용 감광막패턴의 표면에 소정두께의 오버코팅막을 코팅하는 공정으로 상기 콘택 영역의 크기를 감소시키는 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
  2. 제 1 항에 있어서,
    (ⅱ) 단계 콘택용 감광막패턴의 콘택 영역은 130 ∼ 138 ㎚ 의 직경으로 형성된 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
  3. 제 1 항에 있어서,
    (ⅲ) 단계 오버코팅막은 390 ∼ 410 Å 두께로 코팅된 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
  4. 제 1 항에 있어서,
    (ⅲ) 단계 오버코팅막은 84 ∼ 90 ㎚ 직경의 콘택용 감광막패턴을 형성하는 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
  5. 제 1 항에 있어서,
    (ⅲ) 단계 오버코팅막은 NFC540 이라는 물질인 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
  6. 제 1 항에 있어서,
    (ⅲ) 단계 오버코팅막은 폴리비닐페놀 ( 분자량 8000 ) 2.5 그램, 테트라메틸암모늄-하이드록사이드-렌타하이드레이트 5 그램을 증류수 100 그램에 녹이고 이를 0.2 마이크론 크기의 필터로 여과시킨 후 필터를 통과한 여액으로 형성된 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
  7. 제 1 항에 있어서,
    (ⅲ) 단계 오버코팅막은 폴리(N,N-디메틸아크릴아미드) 1 그램을 증류수 40 그램에 녹이고 이를 0.2 마이크론 크기의 필터로 여과시킨 후 필터를 통과한 여액으로 형성된 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
  8. 제 7 항에 있어서,
    상기 폴리(N,N-디메틸아크릴아미드) 는 N,N-디메틸아크릴아미드 10 그램, AIBN 0.5 그램을 30 그램의 테트라하이드로퓨란 용매에 녹이고 66 ℃ 온도에서 9 시간 동안 반응시킨 다음, 반응완료된 용액을 에틸에테르에서 침전을 잡아 진공건조하여 형성된 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
  9. (ⅰ) 피식각층이 구비되는 반도체기판 상에 감광막을 도포하는 공정과,
    (ⅱ) 콘택마스크를 이용한 노광 및 현상 공정으로 콘택용 감광막패턴을 형성하는 공정과,
    (ⅲ) 상기 감광막패턴을 리플로우시켜 콘택영역의 크기를 감소시키는 공정과,
    (ⅳ) 상기 콘택용 감광막패턴의 표면에 소정두께의 오버코팅막을 코팅하는 공정으로 상기 콘택 영역의 크기를 감소시키는 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100682184B1 (ko) * 2004-12-28 2007-02-12 주식회사 하이닉스반도체 감광막 패턴 수축용 조성물
CN110931354A (zh) * 2018-09-19 2020-03-27 中芯国际集成电路制造(上海)有限公司 半导体结构以及半导体结构的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980054746A (ko) * 1996-12-27 1998-09-25 김광호 반도체 장치의 패턴 분리방법
TW502300B (en) 2001-09-28 2002-09-11 Macronix Int Co Ltd Method of reducing pattern spacing or opening dimension

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100682184B1 (ko) * 2004-12-28 2007-02-12 주식회사 하이닉스반도체 감광막 패턴 수축용 조성물
CN110931354A (zh) * 2018-09-19 2020-03-27 中芯国际集成电路制造(上海)有限公司 半导体结构以及半导体结构的制造方法
CN110931354B (zh) * 2018-09-19 2023-05-05 中芯国际集成电路制造(上海)有限公司 半导体结构以及半导体结构的制造方法

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