KR19980054746A

KR19980054746A - 반도체 장치의 패턴 분리방법

Info

Publication number: KR19980054746A
Application number: KR1019960073912A
Authority: KR
Inventors: 이태정; 김경희
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1998-09-25

Abstract

본 발명은 반도체 장치의 패턴 분리방법에 관한 것이다. 본 발명의 요지는 반도체 장치의 패턴 분리방법에 있어서, 실리콘 기판위에 제1절연층을 침적하는 제1과정과, 상기 제1절연층 상부에 하나이상의 도전층을 형성하는 제2과정과, 상기 도전층 상부에 제2절연층을 침적하는 제3과정과, 상기 제2절연층 상부에 버퍼 역할을 하는 층을 침적하는 제4과정과, 상기 버퍼 역할을 하는 층 상부에 감광막을 도포하는 제5과정과, 사진 공정으로 상기 감광막의 패턴을 형성한 후 경화시키는 제6과정과, 상기 감광막 상부로 제3절연층을 침적하는 제7과정과, 이방성 식각을 통해 상기 제3절연층을 식각하여 상기 감광막의 측벽에 제3절연층의 스페이서를 형성하는 제8과정과, 상기 감광막 및 스페이서를 마스크로 하여 이방성 식각을 통해 버퍼 역할을 하는 층의 패턴을 형성하는 제9과정과, 이방성 식각을 통해 상기 스페이서 및 상기 제2절연층을 식각하는 제10과정과, 상기 감광막을 제거하는 제11과정과, 상기 이방성 식각을 통해 버퍼 역할을 하는 층을 제거하고 동시에 상기 제2절연층을 마스크로 하여 상기 도전층의 패턴을 형성하는 제12과정을 포함하는 것이다.

Description

반도체 장치의 패턴 분리방법

본 발명은 반도체 장치에 관한 것으로, 특히 개별 패턴사이의 간격을 광학적 분해능(Optical Resolution)이하로 감소시키는 반도체 장치의 패턴 분리방법에 관한 것이다.

일반적으로, 반도체 장치 제조시 패턴사이의 최소간격은 주로 노광 장비가 사용하는 빛의 종류나 렌즈의 굴절률과 같은 광학적 분해능에 의해 결정되기 때문에 노광 장비가 결정되고 나면 사진 공정을 통해 형성할 수 있는 패턴의 최소간격은 거의 변화의 여지가 없이 결정된다. 따라서 같은 노광 장치를 사용했을 때 집적도를 증가시키기 위해, 광학적 분해능에 의해 결정되는 최소 선폭(Minimum Design Rule)보다 더 작은 패턴사이의 간격을 형성하고자 하는 방법이 제시되었다. 보편적으로 사용하고 있는 사진과 식각에 의한 패턴 분리방법은 다음과 같다. 도 1a에서 도 1c까지에서 나타난 것과 같이 하부절연막 20위에 도전층 30을 침적한 후, 감광막 60을 도포하고 사진과 식각 공정을 통해 패턴 31을 분리한다. 이 공정을 적용할 경우 식각시 식각 조건에 따라 패턴사이의 간격을 일부 변화시킬 수는 있으나 변화되는 정도가 미미하다. 이와 같이 보편적인 방법을 적용할 경우 패턴사이의 간격을 광학적 분해능 이하로 감소시키기가 어렵기 때문에 이를 개선하기 위한 방법이 제시되었다.

미합중국에 특허된 US PATENT 5,296,410에서 제시한 방법을 보면 도 2a에서 도 2c까지 나타난 바와 같이 절연층 20을 형성하고, 도전층 30을 침적하며, 감광막 60 도포의 공정후에 사진공정을 진행하여 감광막의 모양을 형성한다. 다음에 감광막을 경화시키기 위한 베이크(bake)를 실시한 후, PE 옥사이드등 저온침적이 가능한 산화층을 침적한다. (도 2a) 다음에 이방성 식각을 진행하여 스페이서 71을 형성한다.(도 2b) 다음에 감광막 및 스페이서를 마스크로 하여 이방성 식각을 진행하여 도전층 30을 식각한다. 다음에 감광막 제거 및 스페이서용 산화층의 식각을 통해 패턴 사이의 간격이 최소 선폭보다 작은 패턴 분리를 이룬다.(도 2c) 그러나 위의 방법의 경우 다음과 같은 문제점이 있다. 즉 도전층 식각후 스페이서용 산화층 식각시 도전층이 식각된 부위하부의 절연층이 함께 식각되는데 특허에서 제시된 감광막의 두께(10000Å ∼ 14000Å)를 고려하면 스페이서용 산화층의 식각시에도 이 정도의 두께가 식각되어야 하기 때문에 하부 절연층의 식각량이 너무 커서 심각한 수직 단차 25 문제를 야기한다. 통상적으로 반도체 장치의 단차는 가능한 한 적은 것이 후속 공정에서의 문제점을 줄일 수 있으며, 특히 도 2c에서와 같은 수직 단차는 후속 절연층 침적시 보이드(Void)를 야기하거나 후속 사진 공정시 난반사, 식각 공정시 식각하지 못하고 남는 잔유물(stringer) 발생등의 문제를 야기한다. 이 밖에도 하부 절연층의 두께가 얇을 경우 스페이서용 산화층보다 식각률이 작은 절연층 예를들어 PE-SIN등을 침적할 수도 있으나 이런 층의 경우 후속 접촉개구부 형성공정이나, 접촉 개구부 형성후 도전층 침적전 세정공정시 식각률의 차이로 문제가 발생하는 경우가 많기 때문에 절연층으로써의 사용은 부적합한 문제점이 있다.

본 발명의 목적은 감광막 형성후 스페이서용 산화층을 이용하여 최소 선폭보다 작은 패턴 간격을 구현하면서도 하부 절연층의 식각량이 적게 되는 반도체 장치의 패턴 분리방법을 제공함에 있다.

도 1a ∼ 도 1c는 일반적인 패턴 분리공정을 보여주는 공정단면도들.

도 2a ∼ 도 2c는 종래 기술의 일실시예에 따른 패턴 분리공정을 보여주는 공정단면도들.

도 3a ∼ 도 3h는 본 발명의 일실시예에 따른 패턴 분리공정을 보여주는 공정단면도들.

상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 장치의 패턴 분리방법에 있어서, 실리콘 기판위에 제1절연층을 침적하는 제1과정과, 상기 제1절연층 상부에 하나이상의 도전층을 형성하는 제2과정과, 상기 도전층 상부에 제2절연층을 침적하는 제3과정과, 상기 제2절연층 상부에 버퍼 역할을 하는 층을 침적하는 제4과정과, 상기 버퍼 역할을 하는 층 상부에 감광막을 도포하는 제5과정과, 사진 공정으로 상기 감광막의 패턴을 형성한 후 경화시키는 제6과정과, 상기 감광막 상부로 제3절연층을 침적하는 제7과정과, 이방성 식각을 통해 상기 제3절연층을 식각하여 상기 감광막의 측벽에 제3절연층의 스페이서를 형성하는 제8과정과, 상기 감광막 및 스페이서를 마스크로 하여 이방성 식각을 통해 버퍼 역할을 하는 층의 패턴을 형성하는 제9과정과, 이방성 식각을 통해 상기 스페이서 및 상기 제2절연층을 식각하는 제10과정과, 상기 감광막을 제거하는 제11과정과, 상기 이방성 식각을 통해 버퍼 역할을 하는 층을 제거하고 동시에 상기 제2절연층을 마스크로 하여 상기 도전층의 패턴을 형성하는 제12과정을 포함한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.

도 3a ∼ 도 3h는 본 발명의 일실시예에 따른 패턴 분리공정을 보여주는 공정단면도들이다. 도 3a ∼ 도 3를 참조하면, 도 3a는 실리콘 기판 10위에 제1절연막 20을 형성한 후 도전층 30 예를들면 폴리실리콘을 500Å∼3000Å으로 침적하고, 이때 도핑된 폴리실리콘을 침적하거나 폴리실리콘을 침적한 후 POCL3 공정 또는 불순물 이온주입으로 도전층을 형성한 후, 제2절연막 40 예를들면 고온산화막(HTO: High Temperature Oxide) 이나 플라즈마 증가 산화막(PE-Oxide: Plazma Enhanced Oxide)을 300Å∼1500Å으로 침적하여 스페이서 산화막 식각시 버퍼층 50을 형성함을 보여준다. 도 3b는 이후 감광막을 0.8㎛∼1.4㎛로 도포하고, 사진 공정으로 감광막의 패턴 60을 형성한 후, 섭씨 120도 30분간의 하드 베이크(Hard Bake)나 자외선 베이크 공정을 통해 감광막을 경화시켜 섭씨 250도의 온도에서도 열적으로 안정적인 감광막 패턴을 형성함을 보여준다. 도 3c는 이후 저온 화학기상 증착(CVD) 공정으로 플라즈마 증가 산화막이나 플라즈마 증가 테트라에칠 오르소 실리케이트 또는 플라즈마 실리콘 질화막을 500Å∼2000Å 침적함을 보여준다. 이때 저온 화학기상 증착 공정으로 형성된 산화막은 웨이퍼(Wafer)에 침적될 때 섭씨 200도를 넘지 않기 때문에 감광막 패턴의 안정성은 유지된다. 도 3d는 이후 산화막을 주로 식각하는 이방성 식각을 통해 감광막의 측벽에 스페이서 71을 형성함을 보여준다. 도 3e는 이후 감광막과 스페이서를 마스크로 하여 실리콘을 주로 식각하는 이방성 식각을 통해 버퍼층을 식각하여 버퍼층 패턴 51을 형성함을 보여준다. 도 3f는 이후 산화막을 주로 식각하는 이방성 식각을 통해 스페이서 및 제2절연막을 식각함을 보여준다. 이때 스페이서 및 제2절연막 식각시 도전층이 제2절연막 하부에서 식각에 대한 버퍼 역할을 하기 때문에 식각량이 많아도 하부 제1절연막에는 영향이 없다. 도 3g는 애슁(ashing) 및 제거를 통하여 감광막을 제거함을 보여준다. 도 3h는 이후 폴리를 주로 식각하는 이방성 식각을 통해 하부 도전층의 모양을 형성함과 동시에 상부 버퍼층을 모두 식각함을 보여준다. 이때 버퍼층과 도전층 사이에 있는 제2절연층은 하부 도전층이 식각되지 않도록 보호하는 역할을 한다. 하부 도전층의 두께를 버퍼층의 두께 보다 두껍게 하였기 때문에 버퍼층 식각을 위한 추가 식각이 필요하지 않으며 따라서 도전층 하부 산화층의 식각량을 통상의 식각 공정시 식각되는 양 정도로 유지할 수 있다. 이와 같은 공정을 통해 최소 선폭보다 작은 패턴 간격을 갖는 패턴 분리방법을 구현할 수 있다.

상기한 본 발명에 따르면, 반도체 장치의 패턴 분리방법에 있어서, 감광막 형성후 스페이서용 산화층을 이용하여 최소 선폭보다 작은 패턴 간격을 구현하면서도 하부 절연층의 식각량이 적게 할 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims

반도체 장치의 패턴 분리방법에 있어서,

실리콘 기판위에 제1절연층을 침적하는 제1과정과,

상기 제1절연층 상부에 하나이상의 도전층을 형성하는 제2과정과,

상기 도전층 상부에 제2절연층을 침적하는 제3과정과,

상기 제2절연층 상부에 버퍼 역할을 하는 층을 침적하는 제4과정과,

상기 버퍼 역할을 하는 층 상부에 감광막을 도포하는 제5과정과,

사진 공정으로 상기 감광막의 패턴을 형성한 후 경화시키는 제6과정과,

상기 감광막 상부로 제3절연층을 침적하는 제7과정과,

이방성 식각을 통해 상기 제3절연층을 식각하여 상기 감광막의 측벽에 제3절연층의 스페이서를 형성하는 제8과정과,

상기 감광막 및 스페이서를 마스크로 하여 이방성 식각을 통해 버퍼 역할을 하는 층의 패턴을 형성하는 제9과정과,

이방성 식각을 통해 상기 스페이서 및 상기 제2절연층을 식각하는 제10과정과,

상기 감광막을 제거하는 제11과정과,

상기 이방성 식각을 통해 버퍼 역할을 하는 층을 제거하고 동시에 상기 제2절연층을 마스크로 하여 상기 도전층의 패턴을 형성하는 제12과정을 포함함을 특징으로 하는 반도체 장치의 패턴 분리방법.
제1항에 있어서, 상기 제2과정의 도전층은 폴리실리콘 또는 비정질실리콘이며, 도핑된 폴리실리콘 또는 POCL₃나 불순물 이온주입을 통해 도전층이 된 것임을 특징으로 하는 반도체 장치의 패턴 분리방법.
제1항에 있어서, 상기 제3과정의 제2절연층의 두께는 300Å∼1500Å임을 특징으로 하는 반도체 장치의 패턴 분리방법.
제1항에 있어서, 상기 제4과정의 버퍼 역할을 하는 층은 폴리실리콘 이나 비정질실리콘임을 특징으로 하는 반도체 장치의 패턴 분리방법.
제1항에 있어서, 상기 제4과정의 버퍼 역할을 하는 층의 두께는 상기 제2과정의 도전층의 두께 보다 낮음을 특징으로 하는 반도체 장치의 패턴 분리방법.
제1항에 있어서, 상기 제5과정의 감광막의 두께는 0.8㎛∼1.4㎛임을 특징으로 하는 반도체 장치의 패턴 분리방법.
제1항에 있어서, 상기 제6과정의 감광막을 경화시키기 위해 섭씨 120도, 30분간 열처리를 거치거나 자외선 베이크를 사용함을 특징으로 하는 반도체 장치의 패턴 분리방법.
제1항에 있어서, 상기 제7과정의 제3절연층은 플라즈마 증가 산화막이나 플라즈마 증가 테트라에칠 오르소 실리케이트 또는 플라즈마 증가 실리콘 질화막임을 특징으로 하는 반도체 장치의 패턴 분리방법.
제1항에 있어서, 상기 제7과정의 제3절연층의 두께는 500Å∼2000Å임을 특징으로 하는 반도체 장치의 패턴 분리방법.
제1항에 있어서, 상기 제8과정의 이방성 식각시 스페이서와 버퍼층과의 식각 선택비는 10:1 이상임을 특징으로 하는 반도체 장치의 패턴 분리방법.