KR100226795B1

KR100226795B1 - 반도체소자의 격리방법

Info

Publication number: KR100226795B1
Application number: KR1019920010360A
Authority: KR
Inventors: 전영권
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1992-06-15
Filing date: 1992-06-15
Publication date: 1999-10-15
Also published as: KR940001435A

Abstract

본 발명은 고집적화에 적당하도록한 반도체 소자의 격리방법에 관한 것으로, 종래에는 실리콘 기판의 식각량이 많으므로 열공정 중에 트렌치 표면이 손상되고, 격리영역의 패턴크기가 다르므로 마이크로 로딩 효과가 발생하는 결점이 있었으나, 본 발명에서는 실리콘(1)기판에 폭이 좁은 홈을 형성하고 그 홈에 절연막(18)을 채우므로써 상기 결점을 개선 시킬 수 있는 것이다.

Description

반도체 소자의 격리 방법

제1도는 종래 반도체 소자의 격리 제조를 나타낸 공정 단면도.

제2도는 본발명의 반도체 소자의 격리 제조의 일실시예를 나타낸 공정 단면도.

제3도는 본발명의 다른 실시예를 나타낸 공정 단면도.

제4도는 본발명의 또다른 실시예를 나타낸 공정 단면도.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 실리콘 기판 11, 13, 18 : 절연막

12, 14 : 폴리 실리콘 15~17 : 채널 스톱층

19 : 격리막

본발명은 반도체 소자의 격리에 관한 것으로, 특히 고집적화에 적당하도록한 반도체 소자의 격리 방법에 관한 것이다.

종래 반도체 소자의 격리제조는 제1a도와같이, 실리콘 기판(1)위에 차례로 패드산화막(2), 질화막(3)을 형성하고, 그위에 감광막(4)을 패터닝(Patterning)하여 실리콘 기판(1)의0.3~0.5㎛ 깊이까지 제거하여 트렌치를 형성한다.

다음, (b)와 같이 상기 감광막(4)을 제거하고, 전 표면에 채널스톱 확산 소스층(P)형 폴리 실리콘 또는 BSG)(5)을 형성한 후 (c)와 같이 전 표면중 절반만 감광막(6)을 형성하여 n형웰(7)을 형성하고, n형웰(7)영역의 확산 소스층(5)을 제거한다.

그리고, (d)와 같이 상기 감광막(6)을 제거하고, 채널 스톰이온(B⁺)을 확산시켜 필드 채널 스톱층(8)을 형성한 후 나머지 화산 소스층(5)을 제거하고, 트랜치 표면에 열 산화막(9)을 형성한다.

이어서, 전 표면에 화학증착법으로 CVD 산화막(10)을 도포하고, CVD 산화막(10)의 요철부분에 폴리머를 도포한 후 (e)와 같이 질화막(3)의 표면까지 평탄화하여 소자격리를 형성한다.

그러나, 이와같은 종래의 기술에 있어서는 실리콘 기판(1)의 소자격리 영역을 전반적으로 제거하여 트렌치를 형성하므로 식각량이 많기 때문에 이후 열공정 중에 트렌치 표면에 결정 결함이 발생하고, CVD 산화막(10)의 요철부분에 폴리머를 도포한 후 평탄화 할 때 격리영역의 패턴 크기가 다르므로 마이크로 로딩 효과(Micro-Loading Effect)에 의해 상대적으로 큰 패턴에서는 필드 산화막의 홈이 발생하는 결점이 있다.

본발명은 이와같은 종래의 결점을 감안하여 안출한 것으로, 실리콘 기판에 폭이좁은 홈을 형성하고 절연막을 증착하여 홈을 채우므로써 마이크로 로딩 효과를 방지할 수 있는 반도체 소자의 격리 방법을 제공하는데 그 목적이 있다.

이하에서와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.

제2도는 격리 영역의 폭이 필드의 실린더형 절연막의 측벽 두께보다 두배이상인 경우 반도체 소자의 격리 제조를 나타낸 것으로, (a)와 같이 실리콘 기판(1)위에 실리콘 기판(1)과 식각 선택성이 있는 절연막(산화막 또는 질화막 또는 산화막과 질화막의 적층막)(11)을 1000Å이하의 두께로 증착하고, 그위에 폴릴 실리콘(또는 비절질 실리콘)(12)을 1000~10000Å의 두께로 증착한 후 (b)와 같이 사진 식각법으로 폴리 실리콘(12)을 패터닝 하여 실리콘 기판(1) 식각을 위한 마스크 창(도면 번호 기입되지 않음)을 형성하고, (c)와같이 전표면에 실리콘 기판(1)과 식각 선택성이 있는 절연막(산화막 또는 질화막)(13)을 2000Å이하의 두께로 증착한다.

다음, (d)와같이 전표면에 폴리실리콘(또는 비정질 실리콘)(14)을 2000Å이상의 두께로 증착하고, (e)와같이 O_2와CF₄를 포함하는 가스를 사용하여 절연막(13)의 표면이 드러날때까지 폴리 실리콘(14)을 에치백 한 후 (f)와 같이 폴리 실리콘(14)을 마스크로 하여 실리콘 기판(1)이 드러날때까지 절연막(11, 13)을 제거하고, (g)와 같이 상기 폴리 실리콘(12, 14)과 절연막(11, 13)을 마스크로 하여 실리콘 기판(1)을 0.3~0.2㎛의 깊이 만큼 제거하여 실린더 형태의 홈을 형성한다.

이때, 폴리 실릴콘(12, 14)도 함께 제거되도록 한다.

그리고, 감광막(도시되지 않음)을 이용하여 P⁺및 n⁺불순물 이온을 주입해서 채널 스톱층(15~17)을 형성하고, 실리콘 기판(1)의 홈의 표면이 식각되는 것을 방지하기 위해 O₂와 CF₄가스를 이용한 CDE(Chemical Dry Etch)공정을 하여 홈의 표면을 일부제거 한 후 (H)와 같이 상기 감광막을 제거하고, 전표면에 절연막(18)을 홈의 폭에 반이상의 두께로 증착 시킨다.

끝으로, (I)와같이 절연막(13,18)을 에치백하여 실린더 구조를 갖는 격리막을 형성한다.

제3도는 본발명의 다른 실시예로, 소자 격리 영역의 폭이 필드의 실린더형 절연막의 측벽 두께보다 2배 이하 인 경우 제2c도공정은 (a)와 같이 증착되는 절연막(13)의 두께가 마스크창 폭의 2배 이상이므로 마스크창 전부가 절연막(13)에 의해 채워지게 되며 실리콘 기판(1)을 일부제거하는 제2g도 공정은 (b)와 같이 실리콘 기판(1)에 형성된 홈 하부가 판형태로 되고, 결국(c)와 같이 격리막이 판형태로 된다.

제4도는 본발명의 또다른 실시예로, 제2b도 공정 대신 (a)와 같이 포토 레지스트(도면에 도시되지 않음)을 이용하여 격리막 영역의 절연막(11)과 폴리 실리콘(12) 및 실리콘 기판(1)을 500∼2000Å 깊이 만큼 제거하고, (b)와 같이 최종적으로 에치백하여 평탄화된 격리막(19)을 형성한다.

이상에서 설명한 바와 같이 본발명은 격리 영역의 패턴 크기와 상관 없이 실리콘 기판(1)의 식각폭을 극소화 할 수 있으므로 식각에 뜨른 실리콘 기판(1)의 손상을 방지 할 수 있고, 폭이 좁은 홈을 절연막으로 채우므로 마이크로 로딩 효과를 방지 할 수 있는 효과가 있다.

Claims

기핀(1)위에 절연막(11)을 증착하고, 그위에 폴리 실리콘(12)을 증착한 후 패터닝하여 마스크창을 형성하는 단계화, 전표면에 절연막(13)을 증착하고, 전표면에 폴리실리콘(14)을 증착한 후 O₂와 CF₄를 포함하는 가스로 절연막(13)의 표면이 들어날때까지 폴리 실리콘(14)을 제거하는 단계화, 상기 폴리 실리콘(14)을 마스크로 실리콘 기판(1)이 들어날 때까지 절연막(11, 13)을 제거하고, 절연막(11,13)을 마스크로 폴리 실리콘(12,14)과 실리콘 기판(1)을 0.3~ 2.0㎛의 깊이 만큼 제거하여 홈을 형성하는 단계와, 감광막을 패터닝하여 P⁺및 n⁺이온을 주입해서 체널 스톱층(15~17)을 형성하고, O₂와 CF₄가스를 이용한 CDE법으로 홈의 표면을 일부제거한 후 감광막을 제거한 후 전표면에 절연막(18)을 홈의 폭에 반이상의 두께로 증착하는 단게와, 상기 절연막(13, 18)을 에치백하여 격리막을 형성하는 단계를 차례로 실시하여 이루어지는 반도체 소자의 격리 방법.
제1항에 있어서, 폴리 실리콘(12)(14)대신 비정질 실리콘을 사용하는 반도체 소자의 격리 방법.
제1항에 있어서, 절연막(11)(13)으로 산화막을 사용하는 반도체 소자의 격리 방법.
제1항에 있어서, 절연막(11)(13)으로 질화막을 사용하는 반도체 소자의 격리방법.
제1항에 있어서, 절연막(11)으로 산화막과 질화막을 적층하여 사용하는 반도체 소자의 격리 방법.