KR20020002060A - 더블 게이트를 갖는 에스오아이 소자의 제조방법 - Google Patents
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Abstract
본 발명은 더블 게이트를 갖는 에스오아이(SOI) 소자의 제조시, 하부 게이트와 상부 게이트간의 오정렬이 발생되는 것을 방지하는 것을 그 목적으로 하며, 상기 목적을 달성하기 위한 본 발명의 더블 게이트를 갖는 에스오아이 소자의 제조방법은, 실리콘 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 감광막의 도포, 노광 및 현상을 차례로 수행하여 감광막 패턴을 형성하고, 하부 게이트 형성 영역을 한정하는 트렌치가 형성되도록, 상기 감광막 패턴을 이용해서 상기 산화막을 식각하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 트렌치 내에 제1폴리실리콘막을 매립시켜 하부 게이트를 형성하는 단계; 상기 하부 게이트 상에 제1게이트 산화막을 형성하는 단계; 상기 산화막의 소정 부분을 식각하여 상기 실리콘 기판의 일부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내부와 산화막 및 제1게이트 산화막 상에 실리콘 에피층을 성장시키는 단계; 상기 실리콘 에피층을 에치백하는 단계; 상기 실리콘 에피층 상에 하부 게이트 산화막과 폴리실리콘막을 차례로 증착하고, 상기 트렌치를 형성을 위한 상기 산화막의 식각시에 이용된 노광 마스크를 사용하여 상기 제2폴리실리콘막 및 제2게이트 산화막을 패터닝하는 단계; 및 상기 상부 게이트 양측의 실리콘 에피층 부분에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 에스오아이 소자의 제조방법에 관한 것으로, 특히, 더블 게이트를 갖는 에스오아이 소자의 제조시에 상부 게이트와 하부 게이트간의 오정렬을 방지할 수 있는 더블 게이트를 갖는 에스오아이 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘으로 이루어진 단결정 실리콘 기판을 대신하여, 베이스 기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이(SOI : Silicon On Insulator) 기판을 이용한 반도체 소자(이하, SOI 소자라 칭함)가 주목되고 있다.
이것은 상기 SOI 기판에 형성된 소자(이하, SOI 소자라 칭함)가 단결정 실리콘 기판에 형성된 소자와 비교해서, 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업 (latch-up) 제거 등의 장점들을 갖기 때문이다.
한편, 반도체 소자의 고집적화와 더불어, 저전압 및 저전력화에 대한 수요가 급증되고 있고, 상기 저전압 및 저전력화를 위해, 소자의 문턱 전압(threshould voltage)을 낮추기 위한 기술들이 제안되고 있다. 그런데, 소자의 문턱 전압을 낮추는 것은 동시에 소자의 누설 전류의 증가를 초래하기 때문에, 그 적용이 매우 까다롭다.
따라서, 기본적으로 저전압의 특성을 갖는 SOI 소자, 특히, 더블 게이트를 갖는 SOI 소자에 대한 관심이 높아지고 있다. 상기 더블 게이트를 갖는 SOI 소자는 SOI 소자의 특성을 그대로 유지하면서도, 하부 게이트에 전압을 가하여 트랜지스터의 단채널 효과 및 DIBL(Drain-Induced Barrier Lowering) 효과 등을 감소시킬 수 있다는 것이 알려져 있다.
그러나, 종래의 더블 게이트를 갖는 SOI 소자의 제조방법은, 하부 게이트와상부 게이트를 별개의 공정으로 각각 형성하기 때문에, 그들간의 오정렬이 발생될 수 있으며, 이에 따라, 소망하는 소자 특성을 얻을 수 없고, 특히, 게이트 오버랩 캐패시턴스(overlap capacitance)가 초래되는 것으로 인하여 동작 속도가 저하되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 하부 게이트와 상부 게이트간의 오정렬을 방지할 수 있는 더블 게이트를 갖는 SOI 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 더블 게이트를 갖는 에스오아이 소자의 제조방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 실리콘 기판 2 : 산화막
3 : 트렌치 4 : 하부 게이트
5 : 하부 게이트 산화막 6 : 콘택홀
7,7a : 실리콘 에피층 8 : 소자분리막
9 : 상부 게이트 산화막 10 : 상부 게이트
11 : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명의 더블 게이트를 갖는 SOI 소자의 제조방법은, 실리콘 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 감광막의 도포, 노광 및 현상을 차례로 수행하여 감광막 패턴을 형성하고, 하부 게이트 형성 영역을 한정하는 트렌치가 형성되도록, 상기 감광막 패턴을 이용해서 상기 산화막을 식각하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 트렌치 내에 제1폴리실리콘막을 매립시켜 하부 게이트를 형성하는 단계; 상기 하부 게이트 상에 제1게이트 산화막을 형성하는 단계; 상기 산화막의 소정 부분을 식각하여 상기 실리콘 기판의 일부분을 노출시키는 콘택홀을 형성하는 단계; 상기 노출된 실리콘 기판 부분을 시드(seed)로서 이용하여 상기 콘택홀 내부와 산화막 및 제1게이트 산화막 상에 실리콘 에피층을 성장시키는 단계; 표면 평탄화가 달성되고, 그리고, 소망하는 두께가 잔류되도록, 상기 실리콘 에피층을 연마하는 단계; 상기 실리콘 에피층 상에 제2게이트 산화막과 제2폴리실리콘막을 차례로 증착하는 단계; 상부 게이트가 형성되도록, 상기 트렌치 형성을 위한 상기 산화막의 식각시에 이용된 노광 마스크를 사용하여 상기 제2폴리실리콘막 및 제2게이트 산화막을 패터닝하는 단계; 및 소정 불순물을 이온주입하여 상기 상부 게이트 양측의 실리콘 에피층 부분에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 하부 게이트의 형성시에 사용한 마스크를 이용하여 상부 게이트를 형성하기 때문에, 상기 하부 게이트와 상부 게이트간의 오정렬을 방지할 수 있다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 더블 게이트를 갖는 SOI 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 1,000∼4,000Å 정도의 두께로 산화막(2)을 형성하고, 그런다음, 상기 산화막(2)의 일부분을 식각하여 후속에서 하부 게이트가 형성될 영역을 한정하는 트렌치(3)를 형성한다. 이때, 상기 산화막(2)은 열산화 공정, 또는, 화학기상증착 공정으로 형성한다.
여기서, 도시되지는 않았으나, 상기 트렌치(3) 형성을 위한 산화막(2)의 식각은, 우선, 산화막(2) 상에 감광막을 도포한 후, 소정 형상의 노광 마스크를 이용하여 상기 감광막을 노광하고, 이어서, 현상을 통해 하부 게이트가 형성될 산화막 부분을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 이용하여 상기산화막을 식각하는 것을 통해서 형성한다. 이후, 상기 감광막 패턴은 제거된다.
다음으로, 도 1b에 도시된 바와 같이, 산화막(2) 상에 상기 트렌치(3)가 완전히 매립될 정도의 충분한 두께로 폴리실리콘막을 증착하고, 그런다음, 상기 산화막(2)이 노출될 때까지, 폴리실리콘막을 에치백(etchback)하여 상기 트렌치(3) 내에 하부 게이트(4)를 형성한다. 그리고나서, 상기 하부 게이트(4) 상에 하부 게이트 산화막(5)을 형성한다.
그 다음, 도 1c에 도시된 바와 같이, RIE(Reaction Ion Etching) 공정으로 상기 산화막(2)의 일부를 식각하여 상기 실리콘 기판(1)의 일부분을 노출시키는 콘택홀(6)을 형성하고, 그런다음, 상기 콘택홀(6) 내부 및 산화막(2) 상에 실리콘 에피층(7)을 형성한다. 여기서, 상기 실리콘 에피층(7)은 SiCl4, SiHCl3, SiH2Cl2및 SiH4가스를 소오스 가스로서 이용하며, 우선, 상기 콘택홀(6)이 매립되도록 노출된 실리콘 기판 부분을 성장 시드(seed)로 이용해서 수직 방향으로 성장시키고, 그런다음, 수평 방향으로 성장시킨다.
다음으로, 도 1d에 도시된 바와 같이, 화학적기계연마(Chemical Mechanical Polishing) 공정으로 상기 실리콘 에피층을 연마하여 그 표면을 평탄화시킴과 동시에 소망하는 두께, 예를들어, 1,000Å 이하의 실리콘 에피층(7a)을 얻는다. 그런다음, 공지된 STI(Shallow Trench Isolation) 기술로 상기 실리콘 에피층(7a)의 적소에 소자 형성 영역을 한정하는 소자분리막들(8)을 형성한다. 이때, 상기 소자분리막들(8)은 상기 산화막(2)과 콘택되는 깊이로 형성한다.
그 다음, 도 1e에 도시된 바와 같이, 상기 결과물 상에 상부 게이트 산화막 (9)과 폴리실리콘막을 차례로 증착한 상태에서, 상기 막들을 패터닝하여 상부 게이트(10)를 형성한다. 이때, 상기 상부 게이트(10)를 형성하기 위한 폴리실리콘막 및 상부 게이트 산화막에 대한 패터닝 공정은 이전의 하부 게이트 형성 공정에서 트렌치(3)를 형성하기 위한 산화막(2)의 식각시에 이용된 노광 마스크를 이용하고, 또한, 포토 장비의 정렬 키(Align Key) 및 포토레지스트의 타입(photoresist type)을 변경함으로써, 상기 상부 게이트(10)와 하부 게이트(3)간의 오정렬이 발생되는 것을 방지한다.
이후, 상기 결과물에 대해 불순물 이온주입을 행하여 상기 상부 게이트(10) 양측의 실리콘 에피층(7a) 부분에 소오스/드레인 영역(11)을 형성한다.
이상에서와 같이, 본 발명은 하부 게이트와 상부 게이트간의 오정렬을 방지할 수 있는 바, 그들간의 오버랩 캐패시턴스가 발생되는 것을 방지할 수 있고, 그래서, 소자 특성의 저하를 방지할 수 있다. 또한, 하나의 마스크로서 하부 게이트 및 상부 게이트를 형성할 수 있는 바, 그 제조 비용을 줄일 수 있다. 게다가, 더블 게이트를 이용하는 것에 의해 소자의 문턱 전압을 조절할 수 있는 바, 저전력 및 고성능 소자를 구현할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 실리콘 기판 상에 산화막을 형성하는 단계;상기 산화막 상에 감광막의 도포, 노광 및 현상을 차례로 수행하여 감광막 패턴을 형성하고, 하부 게이트 형성 영역을 한정하는 트렌치가 형성되도록, 상기 감광막 패턴을 이용해서 상기 산화막을 식각하는 단계;상기 감광막 패턴을 제거하는 단계;상기 트렌치 내에 제1폴리실리콘막을 매립시켜 하부 게이트를 형성하는 단계;상기 하부 게이트 상에 제1게이트 산화막을 형성하는 단계;상기 산화막의 소정 부분을 식각하여 상기 실리콘 기판의 일부분을 노출시키는 콘택홀을 형성하는 단계;상기 노출된 실리콘 기판 부분을 시드(seed)로서 이용하여 상기 콘택홀 내부와 산화막 및 제1게이트 산화막 상에 실리콘 에피층을 성장시키는 단계;표면 평탄화가 달성되고, 그리고, 소망하는 두께가 잔류되도록, 상기 실리콘 에피층을 연마하는 단계;상기 실리콘 에피층 상에 제2게이트 산화막과 제2폴리실리콘막을 차례로 증착하는 단계;상부 게이트가 형성되도록, 상기 트렌치 형성을 위한 상기 산화막의 식각시에 이용된 노광 마스크를 사용하여 상기 제2폴리실리콘막 및 제2게이트 산화막을패터닝하는 단계; 및소정 불순물을 이온주입하여 상기 상부 게이트 양측의 실리콘 에피층 부분에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 더블 게이트를 갖는 에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 열산화 공정, 또는, 화학기상증착 공정으로 형성하는 것을 특징으로 하는 더블 게이트를 갖는 에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 하부 게이트를 형성하는 단계는,상기 트렌치가 형성된 산화막 상에 상기 트렌치가 완전히 매립도록 폴리실리콘막을 증착하는 단계; 및 상기 산화막이 노출될 때까지, 상기 폴리실리콘막을 에치백하는 단계로 구성되는 것을 특징으로 하는 더블 게이트를 갖는 에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 실리콘 에피층은소오스 가스로서 SiCl4, SiHCl3, SiH2Cl2및 SiH4가스를 이용하여 성장시키는 것을 특징으로 하는 더블 게이트를 갖는 에스오아이 소자의 제조방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100516677B1 (ko) * | 2000-12-29 | 2005-09-22 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| KR100711000B1 (ko) * | 2005-11-28 | 2007-04-24 | 동부일렉트로닉스 주식회사 | 이중 게이트를 구비한 모스트랜지스터 및 그 제조방법 |
| US7524757B2 (en) | 2005-08-17 | 2009-04-28 | Samsung Electronics Co., Ltd. | Method for manufacturing multi-level transistor comprising forming selective epitaxial growth layer |
| US8809960B2 (en) | 2012-08-31 | 2014-08-19 | SK Hynix Inc. | Semiconductor device and method for manufacturing |
-
2000
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100516677B1 (ko) * | 2000-12-29 | 2005-09-22 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| US7524757B2 (en) | 2005-08-17 | 2009-04-28 | Samsung Electronics Co., Ltd. | Method for manufacturing multi-level transistor comprising forming selective epitaxial growth layer |
| KR100711000B1 (ko) * | 2005-11-28 | 2007-04-24 | 동부일렉트로닉스 주식회사 | 이중 게이트를 구비한 모스트랜지스터 및 그 제조방법 |
| US8809960B2 (en) | 2012-08-31 | 2014-08-19 | SK Hynix Inc. | Semiconductor device and method for manufacturing |
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