KR100297104B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 래치-업의 발생을 방지하기 위하여 N-웰 및 P-웰이 접하는 부분의 실리콘기판상에 소자분리막을 형성한 후 애피택셜 성장방법으로 노출된 실리콘기판을 성장시키므로써 소자의 신뢰성을 향상시킬 수 있도록 한 반도체 소자의 제조방법에 관한 것이다.
Description
제 1a 내지 제 1d 도는 종래 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
제 2a 내지 제 2e 도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및11 : 실리콘 기판 2 및 12 : 패드산화막
3A 및 13A : 제 1 감광막 3B 및 13B: 제 2 감광막
4 및 14 : N-웰 5 및 15 : P-웰
8 및 16A : 소자분리막 9 : 트렌치
10 : 제 3 감광막 16 : 산화막
17 : N형 애피맥셜층 18 : P형 애피택셜층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 N-웰 및 P-웰이 접하는 부분의 실리콘기판상에 소자분리막을 형성한 후 애피택셜 성장방법으로 노출된 실리콘기판을 성장시키므로씨 소자의 신뢰성을 향상시킬수 있도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 제조공정에서 소자와 소자 또는 웰(Well)과 웰 사이는 소자분리막에 의해 전기적으로 분리된다. 그런데 반도체 소자가 고집적화됨에 따라 설계 규식(Design Rull)이 감소되고, 이에 따라 소자분리막의 크기도 감소되어지기 때문에 래치-업(Latch-Up) 등의 전기적 문제점이 발생하여 소자의 신뢰성이 저하된다. 그러면 종래 반도체 소자의 제조방법을 제 1a 내지 제 1d 도를 통해 설명하면 다음과 같다.
제 1a 내지 제 1d 도는 종래 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도로서, 제 1a 도는 실리콘기판(1)상에 패드산화막(2) 및 제 1 감광막(3A)을 순차적으로 형성한 후 N-웰이 형성될 지역(A)의 상기 패드산화막(2)이 노출되도록 상기 제 1 감광막(3A)을 패터닝하고, N-웰 이온을 주입시켜 N-웰(4)을 형성한 상태의 단면도이다.
제 1b 도는 상기 제 1 감광막(3A)을 제거하고 전체 상부면에 제 2 감광막(3B)을 도포한 후 P-웰이 형성될 지역(B)의 상기 패드산화막(2)이 노출되도록 상기 제 2 감광막(3B)을 패터닝하고 P-웰 이온을 주입시켜 P-웰(5)을 형성한 상태의 단면도이다.
제 1c 도는 상기 제 2 감광막(3B) 및 패드산화막(2)을 순차적으로 제거한 후 전체 상부면에 제 3 감광막(10)을 도포하고 소자분리 마스크를 이용하여 상기 N-웰 및 P-웰(4 및 5)이 접하는 부분의 실리콘기판(1)이 노출되도록 상기 제 3 감광막(10)을 패터닝한다. 이후 패터닝된 상기 제 3 감광막(10)을 마스크르 이용한 식각공정으로 노출된 실리콘기판(1)에 트렌치(9)를 형성한 상태의 단면도인데, 상기 식각공정은 반응성 이온 식각(Reactive Ion Etch)방법으로 실시한다.
제 1d 도는 상기 제 3 감광막(10)을 제거한 후 상기 트렌치(9)가 매립되도록 산화막을 형성하고 상기 실리콘기판(1)의 표면을 평탄화시켜 상기 트렌치(9)내에 소자분리막(8)을 형성한 상태의 단면도이다. 이후 상기 N-웰 및 P-웰(4 및 5)의 실리콘기판(1)상에 일반적인 트랜지스터의 제조공정을 통해 N-MOS 및 P-MOS 트랜지스터를 각각 형성한다. 그런데 이와 같은 방법은 상기 N-웰 및 P-웰(4 및 5)을 형성하기 위한 이온주입 공정시 고 에너지(High Energy)를 사용하기 때문에 실리콘기판(1)의 표면이 손상되며, 이때 마스크 역할을 하는 감광막의 두께는 두꺼워야 하기 때문에 사진 및 현상공정을 진행하기 어렵다. 또한 상기 소자분리막(8)을 형성하기 의한 공정이 복잡하고, 소자가 고집적화됨에 따라 트렌치(9)의 형성 및 매립이 어려워 소자의 수율이 저하되며, 상기 트롄치(9)의 표면 또는 소자분리막(8)내에서 양(+)전하로 인한 반전(Inversion) 현상이 발생되어 누설전류(Leakage)가 발생한다. 이러한 문제점들로 인해 소자의 신뢰성이 저하된다.
따라서 본 발명은 N-웰 및 P-웰이 접하는 부분의 실리콘기판상에 소자분리막을 형성한 후 애피택셜 성장방법으로 노출된 실리콘기판을 성장시키므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘기판상에 패드산화막 및 제 1 감광막을 순차적으로 형성한 후 N-웰이 형성될 지역의 상기 패드산화막이 노출되도록 상기 제 1 감광막을 패터닝하고 N-웰 이온을 주입시켜 N-웰을 형성하는 단계와, 상기 단계로부터 상기 제 1 감광막을 게거하고 전체 상부면에 제 2 감광막을 도포한 후 P-웰이 형성될 지역의 상기 패드산화막이 노출되도록 상기 제 2 감광막을 패터닝하고 P-웰 이온을 주입시켜 P-웰을 영성하는 단계와, 상기 단계로부터 상기 제 2 감광막 및 패드산화막을 순차적으로 제거한 후 전체 상부면에 산화막을 증착하는 단계와, 상기 단계로부터 소자분리 마스크를 이용한 사진 및 식각공정으로 상기 산화막을 패터닝하여 상기 N-웰 및 P-웰이 접하는 부분에 소자분리막을 형성하는 단계와, 상기 단계로부터 에피택셜 성장방법으로 노출된 실리콘기판에 에피택셜층을 형성시킨 다음 상기 실리콘기판의 표면을 평탄화시키는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 2a 내지 제 2e 도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위 한 소자의 단면도로서, 제 2a 도는 실리콘기판(11)상에 패드산화막(l2) 및 제 1 감광막(13A)을 순차적으로 형성한 후 N-웰이 형성될 지역(A)의 상기 패드산화막(12)이 노출되도록 상기 제 1 감광막(13A)을 패터닝하고, N-웰 이온을 주입시켜 N-웰(14)을 형성한 상태의 단면도이다.
제 2b 도는 상기 제 1 감광막(13A)을 제거하고 전체 상부면에 제 2 감광막(13B)을 도포한 후 P-웰이 형성될 지역(B)의 상기 패드산화막(12)이 노출되도록 상기 제 2 감광막(13B)을 패터닝하고 P-웰 이온을 주입시켜 P-웰(15)을 형성한 상태의 단면도이다.
제 2c 도는 상기 제 2 감광막(13B) 및 패드산화막(12)을 순차적으로 제거한 후 전체 상부면에 산화막(16)을 증착한 상태의 단면도이며, 제 2d 도는 소자분리 마스크를 이용한 사진 및 식각공정으로 상기 산화막(16)을 패터닝하여 상기 N-웰 및 P-웰(14 및 15)이 접하는 부분에 소자분리막(16A)을 형성한 상태의 단면도이다.
제 2e 도는 애피택셜 성장(Epitaxial Growth)방법으로 노출된 실리콘기판(11)에 에피택셜층(17 및 18)을 형성시킨 다음 상기 실리콘기판(11)의 표면을 평탄화시킨 상태의 단면도인데, 상기 N-웰(14) 상부에는 N형 애피택셜층(17)이, 상기 P-웰(15) 상부에는 P형 애피택셜층(18)이 각각 형성되며, 이때 애피택셜층은 산화막으로 형성된 상기 소자분리막(16A)상에서는 성장되지 않는다. 이후 상기 N형 및 P형 애피택셜층(17 및 18)의 실리콘기판(1)상에 일반적인 트랜지스터의 제조공정을 통해 N-MOS 및 P-MOS 트랜지스터를 각각 형성한다. 이와 같은 방법은 트렌치를 형성한 후 그 내부에 산화막을 매립시키는 종래의 소자분리막 형성방법과는 달리 먼저 산화막을 이용하여 소자분리막을 형성하고, 상기 소자분리막의 양측부에 애피택셜층을 성장시키므로써 트렌치 형성 및 산화막 매립시에 발생되는 문제점이 제거된다. 또한 웰 형성후 그 상부에 소자분리막을 형성하므로써 소자분리막 하부의 실리콘(Si)이 N-웰 및 P-웰의 농도를 증가시켜 반전현상의 발생이 방지되며, 상기 웰에 주입된 이온은 채널 스톱 이온(Channel Stop Ion)으로 작용된다. 그러므로 소자의 특성을 조절하기가 용이하며 래치-업특성을 향상시켜 소자의 신뢰성을 향상시킬 수 있다.
상술한 바와같이 본 발명에 의하면 N-웰 및 P-웰이 접하는 부분의 실리콘기판상에 소자분리막을 형성한 후 애피택셜 성장방법으로 노출된 실리콘기판을 성장시키므로써 소자의 신뢰성이 향상될 수 있는 탁월한 효과가 있다.
Claims (1)
- 반도체 소자의 제조방법에 있어서, 실리콘기판상에 패드산화막 빛 제 1 감광막을 순차적으로 형성한 후 N-웰이 형성될 지역의 상기 패드산확막이 노출되도록 상기 제 1 감광막을 패터닝하고 N-웰 이온을 주입시켜 N-웰을 형성하는 단계와, 상기 단계로부터 상기 제 1 감광막을 제거하고 전체 상부면에 제 2 감광막을 도포한 후 P-웰이 형성될 지역의 상기 패드산화막이 노출되도록 상기 제 2 감광막을 패터닝하고 P-웰 이온을 주입시켜 P-웰을 형성하는 단계와, 상기 단계로부터 상기 제 2 감광막 및 패드산화막을 순차적으로 제거한 후 전체 상부면에 산화막을 증착하는 단계와, 상기 단계로부터 소자분리 마스크를 이용한 사진 및 식각공정으로 상기 산화막을 패터닝하여 상기 N-웰 및 P-웰이 접하는 부분에 소자분리막을 형성하는 단계와, 상기 단계로부터 애피택셜 성장방법으로 노출된 실리콘기판에 에피택셜층을 형성시킨 다음 상기 실리콘기판의 표면을 평탄화시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016423A KR100297104B1 (ko) | 1995-06-20 | 1995-06-20 | 반도체소자의제조방법 |
Applications Claiming Priority (1)
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| KR1019950016423A KR100297104B1 (ko) | 1995-06-20 | 1995-06-20 | 반도체소자의제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100297104B1 true KR100297104B1 (ko) | 2001-10-24 |
Family
ID=37528131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950016423A KR100297104B1 (ko) | 1995-06-20 | 1995-06-20 | 반도체소자의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100297104B1 (ko) |
-
1995
- 1995-06-20 KR KR1019950016423A patent/KR100297104B1/ko not_active IP Right Cessation
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