KR100466025B1 - 에스.티.아이(ｓｔｉ) 구조를 가지는 반도체 소자 제조 방법 - Google Patents

에스.티.아이(ｓｔｉ) 구조를 가지는 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 본 발명에서는 STI 구조를 가지는 반도체 소자를 제조함에 있어, Vt(n, pMOS) 임플란트 공정과 Well 임플란트 공정을 먼저 진행한 다음 게이트 옥사이드와 폴리 실리콘을 증착하고, STI 패턴 및 식각 공정이 수행되도록 함으로써, 종래 STI 공정에서 CMP 공정의 스톱 레이어로 사용한 나이트 라이드 증착 공정 및 나이트 라이트 제거를 위한 습식 식각 공정이 필요 없게 되어 STI CMP 후 Moat 나이트 라이드 습식 식각시에 나이트 라이드가 완전하게 제거되지 않고 잔존하여 임플란트 공정시 에러가 발생하였던 문제점을 방지시키며, 나이트 라이드 증착 및 식각 공정이 필요 없게 되어 공정시간 단축에 따른 생산성이 향상되는 이점이 있다. 또한 STI 공정을 게이트 폴리 실리콘 증착 후에 진행함으로써, 게이트 형성을 위한 게이트 폴리 증착 공정시 필드 영역과 활성 영역간의 단차에 의해 폴리 실리콘 막이 잔존하였던 문제점을 방지시킬 수 있는 이점이 있다. 또한 베어 웨이퍼(Bare wafer) 상태에서 Vtn, Vtp, N, P Well 임플란트 공정의 패턴시에 정확한 디파인이 가능하게 되며, 게이트 폴리 증착 후에도 별도의 추가공정 없이 평탄화된 실리콘 기판 상에서 STI 공정을 진행할 수 있으며, 이때 게이트 폴리 실리콘 막을 STI CMP 공정 진행 시에 스톱 레이어(Stop layer)로 사용할 수 있어서 공정 진행이 용이하게 되는 이점이 있다.

Description

에스.티.아이(ＳＴＩ) 구조를 가지는 반도체 소자 제조 방법{METHOD MANUFACTURING SEMICONDUCTOR DEVICE HAVING STI STRUCTURE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 STI(Shallow Trench Isolation)구조를 갖는 반도체 소자에서 필드 영역과 활성화 영역간 소자 분리막으로 생성되는 STI와 실리콘 기판간의 단차로 인한 반도체 소자의 오동작을 방지시키는 반도체 소자 제조방법에 관한 것이다.
최근 들어 반도체 소자의 대용량 고집적화 추세에 따라 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구가 활발히 진행되고 있으며, 상기 반도체 소자의 고집적화를 이룰 수 있는 핵심기술 중 하나로, 웨이퍼 상에 형성되는 수많은 반도체 소자간을 분리하는 소자 분리막을 축소시켜 반도체 소자의 미세화 구현이 가능하도록 하는 소자 분리막 축소 기술이 크게 주목받고 있다.
상기 STI 공정은 상기 반도체 소자의 미세화 구현을 위한 최근의 소자분리기술로, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 상기 트렌치에 화학기상증착법(Chemical Vapor Deposition: CVD)으로 산화막을 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 불필요한 산화막을 식각하여 소자 분리막을 형성하는 기술을 말하며, 종래 반도체 기판 상에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로커스(Local Oxidation of Silicon: LOCOS) 기술에 있어서 소자 분리막의 측면확산 및 버즈비크(Bird's beak)에 의한 소자 분리영역 폭 감소의 문제점을 개선시키는 효과로 인해 현재 널리 사용되고 있는 기술이다.
도 1a 내지 도 1f는 종래 STI 공정을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 수순도이다. 이하 상기 도 1을 참조하여 종래 STI 공정을 설명하면, 먼저 도 1a에서와 같이 실리콘 기판(100) 상부에 패드 옥사이드 층(102)과 나이트 라이드(Nitride) 층(104)을 증착시킨다. 이어 도 1b에서와 같이 나이트 라이드(104) 상부에 포토레지스트(Photoresist) 층(도시하지 않았음)을 형성시키고, STI 공정을 위해 식각 하여야할 실리콘 기판(100) 상 해당 위치에 증착된 포토레지스트를 포토리소그래피(Photo-lithography) 공정 및 식각 공정을 통하여 패터닝(Patterning)시킨 후, 패터닝된 해당 위치의 드러난 실리콘 기판을 식각하여 STI 공정을 위한 트랜치(Trench)(106)를 형성시킨다.
그리고, 도 1c에서와 같이 상기 트랜치(106)를 실리콘 산화막 증착 공정을 통해 옥사이드(Oxide)로 매립시켜 소자 분리막(108)을 형성시키고, CMP를 통해 실리콘 기판(100)을 평평하게 가공한 후, 습식 식각(Wet etching)을 통해 나이트 라이드 층(104)을 제거시킨다. 이어 도 1d에서와 같이 Vtn 및 Vtp 임플란트(Implant) 공정 및 소자형성에 필요한 N, P Well 임플란트 공정을 수행한 후, 게이트 옥사이드(Gate Oxide) 층(110)을 증착시킨다.
그런 후, 도 1e에서와 같이 게이트 옥사이드 층(110) 상부에 포토레지스트 층을 형성시켜, 실리콘 기판 상 게이트 전극 형성 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝시킨다. 이어 상기 패터닝된 포토레지시트를 식각 마스크로하여 상기 패터닝된 게이트 전극 형성 위치에 증착된 폴리 실리콘층을 제외한 다른 영역에 증착된 폴리 실리콘 층을 식가하여 게이트 폴리(112)를 형성하게 된다.
이어 도 1f에서와 같이 N+ Poly 임플란트 및 LDD 임플란트 공정을 수행하여 상기 게이트 전극의 양측 실리콘 기판내 활성 영역에 저농도의 불순물이 이온 주입된 엘.디.디(Lightly Doped Drain: LDD) 영역(114)을 형성시킨다.
즉, 상기한 바와 같이 종래 STI 구조 반도체 소자 제조 공정은 Isolation 공정, Vtn, Vtp, N, P Well 임플란트 공정, 게이트 임플란트, LDD(Lightly Doped Drain) 공정 순으로 진행되어 STI 구조를 가지는 반도체 소자를 생성하게 되는데,
상기 종래 STI 구조 생성시에는 나이트 라이드 식각 공정에서 트랜치에 매립된 옥사이드 층과 실리콘 기판상의 단차로 인해 나이트 라이드가 완전히 제거되지않고, 도 2에서와 매립 옥사이드 층의 사이드에 일부가 잔존하게 되어, 상기 도 1c 이후 도 1d∼도 1f까지의 Vtn, Vtp, N, P Well 임플란트 공정시 임플란트 공정에 영향을 미치게 되며, 이는 현재 반도체 고집적화에 따른 숏채널 반도체 구현에 있어 치명적인 오동작 발생의 원인이 되는 문제점이 있었다.
따라서, 본 발명의 목적은 종래 STI 공정시 반도체 소자의 필드 영역과 활성 영역간의 단차로 인해 완전 식각되지 않고 잔존하는 스톱 레이어 층의 일부가 반도체 소자의 오동작을 발생시키는 문제점을 해결하고자 함에 있으며, 이를 위해 STI 공정시 스톱 레이어의 잔존을 방지시킬 수 있는 반도체 소자 제조 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은, STI 구조를 가지는 반도체 소자 제조 방법에 있어서, (a)실리콘 기판 상에 패드 옥사이드 층을 증착시키는 단계와; (b)상기 패드 옥사이드 막 형성된 실리콘 기판 상에 Vtn, Vtp, N, P Well 임플란트 공정을 수행시키는 단계와; (c)상기 임플란트 공정 수행된 실리콘 기판 상에 게이트 형성을 위한 폴리 실리콘 막을 형성시키는 단계와; (d)STI 패턴에 따라 실리콘 기판 상 해당 위치에 소자 분리용 트랜치를 형성시키는 단계와; (e)상기 트랜치에 소자 분리용 절연물질을 매립시켜 소자 분리막을 형성시키는 단계와; (f)상기 매립된 절연물질을 CMP를 통해 실리콘 기판 상에 평평하게 되도록 연마하는 단계와; (g)상기 소자 분리막내 활성 영역의 실리콘 기판 상 해당 위치에 게이트 패턴을 형성하고, 게이트 및 LDD 임플란트 공정을 진행하는 단계;를 포함하는 것을 특징으로한다.
도 1a 내지 도 1f는 종래 STI 공정을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 수순도,
도 2는 종래 STI CMP시 나이트 라이드가 잔존하는 예를 도시한 도면,
도 3a 내지 도 3g는 본 발명의 실시 예에 따른 STI 공정을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 수순도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 3a 내지 도 3g는 본 발명의 실시 예에 따른 STI 공정을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정 수순도이다. 이하 상기 도 3을 참조하여 본 발명의 실시 예를 상세히 설명한다.
먼저 본 발명의 실시 예에서는 도 3a에서와 같이 실리콘 기판(100) 상부에 패드 옥사이드 층(302)을 증착시킨 후, STI 공정 전에 바로 Vtn 및 Vtp 임플란트 공정 및 소자형성에 필요한 N, P Well 임플란트 공정을 수행시킨다. 이어 도 3b에서와 같이 패드 옥사이드 층(302)을 제거시킨 후, 게이트 옥사이드 층(304)을 실리콘 기판 상에 증착시키고, 게이트 전극 형성을 위한 폴리 실리콘 층(306)을 증착시킨다.
그리고 도 3c에서와 같이 폴리 실리콘 층(306) 상부에 포토레지스트 층(도시하지 않았음)을 형성시키고, STI 공정을 위해 트랜치 식각 하여야할 실리콘 기판(300) 상 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝시킨 후, 패터닝된 해당 위치의 실리콘 기판을 식각하여 STI 공정을 위한 트랜치(308)를 형성시킨다.
이어 도 3d에서와 같이 상기 트랜치(308)를 실리콘 산화막 증착 공정을 통해 절연물질인 옥사이드로 매립하여 반도체 소자간 분리를 위한 소자 분리막(310)을형성시키고, 도 3e에서 CMP를 통해 상기 트랜치(308)에 매립된 옥사이드 층이 실리콘 기판 상에서 평평하게 되도록 연마시킨다. 이때 상기 폴리(306)와 옥사이드층(310) 간에는 식각 비가 서로 다르기 때문에 CMP 공정시 상기 트랜치에 매립된 옥사이드층(310)가 더 많이 식각되기 때문에, 종래에서와 같이 트랜치에 매립된 옥사이드 층이 실리콘 기판위로 돌출되어 필드 영역과 활성 영역간 단차가 형성되는 문제점을 방지할 수 있게 된다.
이어 도 3f에서와 같이 게이트 옥사이드 층(304) 상부에 포토레지스트 층을 형성시켜, 실리콘 기판 상 게이트 전극 형성 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝시킨다. 이어 상기 패터닝된 포토레지시트를 식각 마스크로하여 상기 패터닝된 게이트 전극 형성 위치에 증착된 폴리 실리콘층을 제외한 다른 영역에 증착된 폴리 실리콘 층을 식각하여 게이트 폴리(312)를 형성하게 된다.
그리고 도 3g에서와 같이 N+ Poly 임플란트 및 LDD 임플란트 공정을 수행하여 상기 게이트 전극의 양측 실리콘 기판내 활성 영역에 저농도의 불순물이 이온주입된 LDD 영역(314)을 형성시키게 된다.
상술한 바와 같이 본 발명에서는 Vt(n, pMOS) 임플란트 공정과 Well 임플란트 공정을 먼저 진행한 다음 게이트 옥사이드와 폴리 실리콘을 증착하고, STI 패턴 및 식각 공정이 수행되도록 한다.
즉, 본 발명에서는 임플란트 공정에서 필요한 버퍼 옥사이드 공정을 진행한 후에 임플란트 공정을 진행하기 때문에 종래 STI 공정에서 CMP 공정의 스톱레이어(Stop Layer)로 사용하기 위해 진행했던 나이트 라이드 증착 공정 및 나이트 라이드 제거를 위한 습식 식각 공정이 필요 없게 된다.
이에 따라 베어 웨이퍼(Bare wafer) 상태에서 Vtn, Vtp, N, P Well 임플란트 공정의 패턴시에 정확한 디파인(Define)이 가능하게 되며, 게이트 폴리 증착 후에도 별도의 추가공정 없이 평탄화된 실리콘 기판 상에서 STI 공정을 진행할 수 있으며, 이때 게이트 폴리 실리콘 막을 STI CMP 공정 진행 시에 스톱 레이어(Stop layer)로 사용할 수 있어서 공정 진행이 용이하게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 특히 본 발명의 실시 예에서는 Vtn, Vtp, N, P Well 임플란트 공정(도 3a)→폴리 실리콘 증착 공정(도 3b)→STI 패턴형성 및 식각공정(도 3c)→STI 분리막 형성 및 CMP 공정(도 3d, 도 3e)→게이트 패턴 형성 및 식각공정(도 3f)→LDD 임플란트 공정(도 3g) 순으로 이루어지는 STI 구조를 가지는 반도체 소자 제조 공정 수순을 예를 들어 종래 STI 구조 형성시 STI를 임프란트 공정 전에 수행함에 따른 문제점과 STI 패터닝시 식각되는 나이트 라이드의 잔존 물질로 인한 문제점을 해결하는 것을 설명하였으나, 상기 공정 수순은 여러 가지 다른 방법으로 변경 실시 될 수 있음은 본 발명의 기술분야에서 통상의 지식을 가진 자에게 자명하다.
즉, 아래의 [경우 1]에서와 같이 상기 폴리 실리콘 증착 공정(도 3b)후, STI 패턴형성 전에 게이트 패턴 형성 및 식각 공정(도 3f)을 먼저 수행하고, STI 패턴형성 및 식각 공정(도 3c)→STI 분리막 형성 및 CMP 공정(도 3d, 도 3e)을 진행하는 경우에도 동일하게 적용 가능하며,
[경우 1]: Vtn, Vtp, N, P Well 임플란트 공정(도 3a)→폴리 실리콘 증착 공정(도 3b)→게이트 패턴 형성 및 식각공정(도 3f)→STI 패턴형성 및 식각공정(도 3c)→STI 분리막 형성 및 CMP 공정(도 3d, 도 3e)
또한 아래의 [경우 2]에서와 같이 Vtn, Vtp, N, P Well 임플란트 공정(도 3a)후, 폴리 실리콘 증착 공정(도 3b) 전에 STI 패턴형성 및 식각 공정(도 3c), STI 분리막 형성 및 CMP 공정(도 3d, 도 3e)을 먼저 수행하고, 게이트 패턴 형성 및 식각 공정(도 3f)을 진행하는 경우에도 동일하게 적용 가능하다.
[경우 2]: Vtn, Vtp, N, P Well 임플란트 공정(도 3a)→STI 패턴형성 및 식각공정(도 3c)→STI 분리막 형성 및 CMP 공정(도 3d, 도 3e)→폴리 실리콘 증착 공정(도 3b)→게이트 패턴 형성 및 식각공정(도 3f)
따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명에서는 STI 구조를 가지는 반도체 소자를 제조함에 있어, Vt(n, pMOS) 임플란트 공정과 Well 임플란트 공정을 먼저 진행한 다음 게이트 옥사이드와 폴리 실리콘을 증착하고, STI 패턴 및 식각 공정이 수행되도록 함으로써, 종래 STI 공정에서 CMP 공정의 스톱 레이어로 사용한 나이트 라이드 증착 공정 및 나이트 라이트 제거를 위한 습식 식각 공정이 필요 없게 되어 STI CMP 후 Moat 나이트 라이드 습식 식각시에 나이트 라이드가 완전하게 제거되지않고 잔존하여 임플란트 공정시 에러가 발생하였던 문제점을 방지시키며, 나이트 라이드 증착 및 식각 공정이 필요 없게 되어 공정시간 단축에 따른 생산성이 향상되는 이점이 있다.
또한 STI 공정을 게이트 폴리 실리콘 증착 후에 진행함으로써, 게이트 형성을 위한 게이트 폴리 증착 공정시 필드 영역과 활성 영역간의 단차에 의해 폴리 실리콘 막이 잔존하였던 문제점을 방지시킬 수 있는 이점이 있다. 또한 베어 웨이퍼(Bare wafer) 상태에서 Vtn, Vtp, N, P Well 임플란트 공정의 패턴시에 정확한 디파인이 가능하게 되며, 게이트 폴리 증착 후에도 별도의 추가공정 없이 평탄화된 실리콘 기판 상에서 STI 공정을 진행할 수 있으며, 이때 게이트 폴리 실리콘 막을 STI CMP 공정 진행 시에 스톱 레이어(Stop layer)로 사용할 수 있어서 공정 진행이 용이하게 되는 이점이 있다.

Claims (10)

  1. STI 구조를 가지는 반도체 소자 제조 방법에 있어서,
    (a)실리콘 기판 상에 패드 옥사이드 층을 증착시키는 단계와;
    (b)상기 패드 옥사이드 막 형성된 실리콘 기판 상에 Vtn, Vtp, N, P Well 임플란트 공정을 수행시키는 단계와;
    (c)상기 임플란트 공정을 위한 스톱레이어로 사용된 패트 옥사이드 층을 제거시키는 단계와;
    (d)상기 게이트 폴리 실리콘 막 형성을 위해 고정질의 게이트 옥사이드 층을 실리콘 상에 증착시키는 단계와;
    (e)상기 옥사이드 층 상부에 게이트 형성을 위한 폴리 실리콘 막을 형성시키는 단계;
    (f)STI 패턴에 따라 실리콘 기판 상 해당 위치에 소자 분리용 트랜치를 형성시키는 단계와;
    (g)상기 트랜치에 소자 분리용 절연물질을 매립시켜 소자 분리막을 형성시키는 단계와;
    (h)상기 매립된 절연물질을 CMP를 통해 실리콘 기판 상에 평평하게 되도록 연마하는 단계와;
    (i)상기 소자 분리막내 활성 영역의 실리콘 기판 상 해당 위치에 게이트 패턴을 형성하고, 게이트 및 LDD 임플란트 공정을 진행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 (f)단계는, (f1)폴리 실리콘 막 상부에 포토레지스트 층을 형성시키는 단계와;
    (f2)상기 STI 공정을 위해 식각하여야 할 실리콘 기판 상의 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정으로 패터닝시키는 단계와;
    (f3)상기 패터닝된 포토레지스트 마스크를 이용하여 상기 패터닝된 위치에 드러난 실리콘 기판을 식각하여 소자 분리용 트랜치를 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 (g)단계는, 실리콘 산화막 증착 공정을 통해 옥사이드로 상기 트랜치를 매립하여 소자 분리막을 형성시키는 단계인 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 폴리 실리콘 막은, 상기 STI, CMP 공정시에 스톱 레이어로 사용되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. STI 구조를 가지는 반도체 소자 제조 방법에 있어서,
    (a')실리콘 기판 상에 패드 옥사이드 층을 증착시키는 단계와;
    (b')상기 패드 옥사이드 막 형성된 실리콘 기판 상에 Vtn, Vtp, N, P Well 임플란트 공정을 수행시키는 단계와;
    (c')상기 임플란트 공정을 위한 스톱레이어로 사용된 패트 옥사이드 층을 제거시키는 단계와;
    (d')상기 게이트 폴리 실리콘 막 형성을 위해 고정질의 게이트 옥사이드 층을 실리콘 상에 증착시키는 단계와;
    (e')상기 옥사이드 층 상부에 게이트 형성을 위한 폴리 실리콘 막을 형성시키는 단계;
    (f')상기 소자 분리막내 활성 영역의 실리콘 기판 상 해당 위치에 게이트를 형성하는 단계와;
    (g')STI 패턴에 따라 실리콘 기판 상 해당 위치에 소자 분리용 트랜치를 형성시키는 단계와;
    (h')상기 트랜치에 소자 분리용 절연물질을 매립시켜 소자 분리막을 형성시키는 단계와;
    (i')상기 매립된 절연물질을 CMP를 통해 실리콘 기판 상에 평평하게 되도록 연마하는 단계와;
    (j')상기 소자 분리막내 활성 영역의 실리콘 기판 상 해당 위치에 LDD 임플란트 공정을 진행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 (g')단계는, (g'1)폴리 실리콘 막 상부에 포토레지스트 층을 형성시키는 단계와;
    (g'2)상기 STI 공정을 위해 식각하여야 할 실리콘 기판 상의 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정으로 패터닝시키는 단계와;
    (g'3)상기 패터닝된 포토레지스트 마스크를 이용하여 상기 패터닝된 위치에 드러난 실리콘 기판을 식각하여 소자 분리용 트랜치를 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제5항에 있어서,
    상기 (h')단계는, 실리콘 산화막 증착 공정을 통해 옥사이드로 상기 트랜치를 매립하여 소자 분리막을 형성시키는 단계인 것을 특징으로 하는 반도체 소자 제조 방법.
  8. STI 구조를 가지는 반도체 소자 제조 방법에 있어서,
    (a")실리콘 기판 상에 패드 옥사이드 층을 증착시키는 단계와;
    (b")상기 패드 옥사이드 막 형성된 실리콘 기판 상에 Vtn, Vtp, N, P Well 임플란트 공정을 수행시키는 단계와;
    (c")STI 패턴에 따라 실리콘 기판 상 해당 위치에 소자 분리용 트랜치를 형성시키는 단계와;
    (d")상기 트랜치에 소자 분리용 절연물질을 매립시켜 소자 분리막을 형성시키는 단계와;
    (e")상기 매립된 절연물질을 CMP를 통해 실리콘 기판 상에 평평하게 되도록 연마하는 단계와;
    (f")상기 소자 분리막 형성된 실리콘 기판 상 활성영역에 게이트 형성을 위한 폴리 실리콘 막을 형성시키는 단계와;
    (g")상기 소자 분리막내 활성 영역의 실리콘 기판 상 해당 위치에 게이트 패턴을 형성하고, 게이트 및 LDD 임플란트 공정을 진행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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