JP2003513448A - Ｃｍｏｓ技術で狭幅効果を抑制する方法 - Google Patents

Ｃｍｏｓ技術で狭幅効果を抑制する方法

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JP2003513448A JP2001534198A JP2001534198A JP2003513448A JP 2003513448 A JP2003513448 A JP 2003513448A JP 2001534198 A JP2001534198 A JP 2001534198A JP 2001534198 A JP2001534198 A JP 2001534198A JP 2003513448 A JP2003513448 A JP 2003513448A
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Abstract

(57)【要約】 例示の実施形態では、浅トレンチ分離を有する半導体デバイスを製造する方法は、実質的に平面状の底部及び第１と第２の側壁を有する基板中にトレンチ領域を形成するステップを含む。トレンチ領域中では、本方法は、底部及び第１と第２の側壁上に誘電体ライナを形成する。誘電体ライナは、窒化シリコン化合物である。誘電体ライナによって、ソース／ドレイン注入損傷によって引き起こされたチャネルプロフィールの遷移強化上方拡散による幅と共にしきい値電圧が著しく増加する現象（Ｖｔ対Ｗ）を最小に留める。加えて、サブミクロンデバイスにおける侵入型結晶構造勾配の形成に関連するＶｔ対Ｗの著しい増加が減少する。窒化物ライナを用いることによって、ボロンの偏析によるＶｔのロールオフもまた最小化する。

Description

【発明の詳細な説明】
【０００１】 （発明の技術分野） 本発明は、一般的に半導体デバイスの製造に関する。より詳しくは、本発明は
、ＭＯＳトランジスタにおけるソース／ドレイン領域の遷移強化拡散（ＴＥＤ（
Transient Enhanced Diffusion））とボロンの偏析を制御することによって狭幅
効果を抑制するプロセスに関する。
【０００２】 （発明の背景） 電子産業は、よりコンパクトな領域内により高機能なデバイスを実現するため
に半導体技術の進歩に依存し続けている。多くのアプリケーションに対して、よ
り高機能なデバイスの実現には多くの電子デバイスを単一のシリコンウェーハ内
に集積することが必要である。シリコンウェーハの所与の面積当たりの電子デバ
イスの数が増大するにつれて、製造プロセスがより困難になる。
【０００３】 多くの規格で各種のアプリケーションを持つ多種多様の半導体デバイスが製造
されている。そのようなシリコン系の半導体デバイスには、ＰチャネルＭＯＳ（
ＰＭＯＳ）、ＮチャネルＭＯＳ（ＮＭＯＳ）及び相補形ＭＯＳ（ＣＭＯＳ）トラ
ンジスタ等の金属酸化物半導体（ＭＯＳ）トランジスタ、バイポーラトランジス
タ、及びＢｉＣＭＯＳトランジスタがしばしば含まれる。これらの半導体デバイ
スの各々は一般に、多くのアクティブデバイスが形成されている半導体基板を含
む。所与のアクティブデバイスの具体的な構造はデバイスのタイプによって変わ
る。例えばＭＯＳトランジスタの場合、アクティブデバイスは一般にソースおよ
びドレイン領域と、ソース領域とドレイン領域間の電流を変調するゲート電極と
を含んでいる。
【０００４】 そのようなデバイスの製造における１つの重要なステップは、光露光及びエッ
チングプロセスを用いてデバイス又はその１部の形成である。フォトリソグラフ
ィでは、ウェーハ基板がフォトレジストと呼ばれる感光性の材料でコーティング
される。次にウェーハに光が露光され、ウェーハを照射する光はマスクプレート
を通過する。このマスクプレートは、基板上に印刷される所望の形状を決定する
。露光の後、レジストコーティングされたウェーハ基板は現像される。レジスト
の未露光領域は洗浄されるが、マスク上で画定された所望の形状はフォトレジス
トコーティングされた基板上に保持される。それから所望の画定済形状を持つウ
ェーハがエッチングされる。製造プロセスによってそのエッチングは、液体化学
薬品を用いてウェーハ材料を除去するウェットエッチング、又はウェーハ材料に
無線周波数（ＲＦ）誘導プラズマを当てるドライエッチングとなる。エッチング
プロセスにおける試みは、特にＣＭＯＳトランジスタのソース／ドレイン電極領
域においてその形状のエッチング全体にわたる制御を維持することである。さら
なる試みは、サブミクロンの範囲へと更に移行する傾向があるデザインルールの
制約の範囲内で良好な導電性を提供する適切なドーピングプロフィールを確立す
ることによってソース／ドレイン領域の電気的特性を制御することである。
【０００５】 ＭＯＳトランジスタのソース／ドレイン領域のドーピングは典型的にはイオン
注入を通じて行われる。ＭＯＳトランジスタのマスクされていない領域にはドー
パント原子が当てられる。イオン注入には多くの長所があるがその１つに、例え
ば約１×１０１４〜１×１０１８原子／ｃｍ３の範囲内の±３％において、基板
内への注入ドーパント原子数を正確に制御する能力がある。イオン注入の大きな
短所は、それが目標物の材料構造に対する損傷を引き起こすことである。ソース
／ドレイン領域の単結晶基板内に結晶欠陥及びいくつかの非晶質層が形成される
。目標物の材料をその注入前の状態に修復するために、注入後に温度処理（例え
ば、アニール）が実行されなければならない。ある場合には注入による重大な損
傷が除去できないかもしれない。ソース／ドレイン領域における損傷は、浅いソ
ース／ドレイン領域が必要なサブミクロン範囲におけるドーピング種の強化ドー
パント拡散又はＴＥＤを引き起こしかねない。ＴＥＤは狭幅効果の一因となる。
さらに注入された種の横方向分布は（横方向拡散効果より小さいけれども）ゼロ
ではない。これは、セルフアラインメントＭＯＳトランジスタ内のソースとドレ
イン間の電気的チャネル長のような、いくつかの最小サイズのデバイス構造体を
製造する上での制約要因になる。
【０００６】 先行技術によるプロセスでは、トランジスタの幅（Ｗ）が２．０μｍから０．
４μｍに減少するにつれて、しきい値電圧（Ｖｔ）が増大することが観察された
。浅いトレンチ分離を用いた場合、Ｖｔの差は１００ｍＶよりも大きくなり、望
ましくない。この振る舞いは予測されない。幅Ｗの減少を伴うしきい値電圧Ｖｔ のこの特異な増大は、以前からＲＳＣＥ（Reverse Short Channel Effect（逆短
チャネル効果））として説明されているＴＥＤ効果に類似している。一般的にチ
ャネル長が減少するにしたがってＭＯＳＦＥＴのしきい値電圧Ｖｔは単調に減少
する。ある状況においては通常予測されるのに反して、チャネル長（Lが２〜３
μｍから始まる）の減少とともにしきい値電圧Ｖｔは最初は増大する。観測され
るこの現象は、ソース／ドレイン注入損傷によって誘発されるチャネルプロフィ
ールの遷移強化上方拡散、すなわちＲＳＣＥである。
【０００７】 ゲート下の侵入型結晶構造の表面再結合は、表面への不純物の流れを引き起こ
し、それは更にしきい値電圧を高める。侵入型結晶構造は、結晶格子内のより大
きな原子又はイオン間の空間を占めるドーピング種の原子又はイオンである。先
行技術によるプロセスでは、２つのボロンチャネル注入を用いてＮＭＯＳデバイ
スを製造することができる。第１のものはしきい値電圧を調整するための浅いボ
ロン注入であり、第２のものはパンチスルーを抑制するための深い注入である。
【０００８】 ２つのボロン注入の効果は、ＳＴＩ（浅いトレンチ分離）境界上で著しい。Ｓ
／Ｄ（ソース／ドレイン）注入のあいだに発生する侵入型結晶構造はトレンチの
側壁で組み替わり、それは侵入型結晶構造勾配及び表面における不純物の流れを
引き起こす。Ｗが減少し、トレンチ内の注入による損傷が両側面で重複するにつ
れて、この効果はより顕著になる。従ってドーパント上方拡散は幅のより大きな
割合をカバーする。
【０００９】 ＰＭＯＳトランジスタでは前記の効果は起こらない。Ｐ＋注入はしきい値電圧
を増大させるような大きな損傷を発生させない。例示のプロセスでは、ＬＤＤ注
入後のＮ＋注入は省かれる。ＬＤＤ注入はトランジスタのソース／ドレインとし
て機能する。Ｓ／Ｄ損傷及び過剰な侵入型結晶構造はもはやそこには存在しない
。Ｓ／Ｄ注入の無いデバイスに対するＶｔ対Ｗ曲線は、Ｖｔの特異な増大を示す
ことはない。注入損傷及びその後のＴＥＤは、デバイスの幅（Ｗ）の増大に伴う
Ｖｔの増大に帰結するという理論が、Ｖｔの特異な増大が無いことによって裏付
けられる。更に、トレンチ側壁へのボロン偏析がその後のＶｔのロールオフを引
き起こすことが観測された。
【００１０】 従って、ＴＥＤ及びボロン偏析に対応し、実質的に欠陥の無い、また処理技術
が形状サイズの部分ミクロンに近づいても余分な製造コストを追加することのな
い、トレンチ分離構造を持つ半導体デバイスに対する必要性が存在する。
【００１１】 （発明の概要） 本発明は複数の実現例において例示されるが、その１つを以下に概略する。１
つの実施形態では、浅いトレンチ分離を有する半導体デバイスを製造する方法は
、ある深さ及び断面を持つ基板内におけるトレンチ領域の形成を含んでいる。こ
の方法は、トレンチ領域に誘電体ライナを形成する。
【００１２】 本発明による誘電体ライナの形成によって、Ｖｔのロールアップ及びＶｔ対幅
曲線が低下する。シミュレーションによれば、この効果は幾何学的なＳＴＩコー
ナー効果及びその結果強化された電界に起因するだけでなく、トレンチ側壁への
ボロン偏析にも起因していることが示された。誘電体ライナは、トレンチ側壁へ
のボロン偏析を抑制する窒化酸化物又は窒化シリコンから構成される。
【００１３】 別の実施形態では、トレンチ分離を有する半導体デバイスの製造方法は、ある
深さ及び断面を持つトレンチが形成されるまで半導体基板中にトレンチ領域を形
成するプロセスを含む。半導体基板上に置かれるマスク層はトレンチを画定する
。エッチングによってトレンチ領域が形成される。トレンチの断面は、実質的に
平面の底部表面のエッチングから構成される。次にトレンチの底部表面の中心へ
内向きに傾斜するトレンチ内の第１及び第２の側壁がエッチングによって形成さ
れる。トレンチの第１及び第２の側壁と底部表面の界面において、丸い底部トレ
ンチコーナーが形成される。半導体基板の第１及び第２の側壁及と頂部表面の界
面において、丸い上部トレンチコーナーが形成される。トレンチが形成されると
、その上に誘電体ライナが形成される。
【００１４】 本発明の上述の概要は、本発明の開示される実施形態の各々又は全ての態様を
表すことを意図したものではない。他の態様及び例示の実施形態は、図面及び以
下の詳細な説明の中で与えられる。
【００１５】 本発明は、以下の添付図面と共に本発明のさまざまな実施形態に関する以下の
詳細な説明を考慮すればより完全に理解されよう。
【００１６】 本発明はさまざまな修正や変更を受けるが、本発明の特定の実施形態を図面中
で例示されており、以下に詳述する。しかしながら、本発明を開示する特定の形
態に制限する意図はなく、それどころか、添付クレームで定められる本発明の精
神と範囲内の全ての修正例、等化例及び変更例を含むことを意図するものである
ことを理解すべきである。
【００１７】 （詳細な説明） 本発明は、ＭＯＳタイプのトランジスタを製造するために用いられるプロセス
に関して有用であり利点があることが分かっている。特定の応用分野では、本発
明は、トレンチ分離プロセスに一部としてシリコントレンチ中に窒化物又は窒化
酸化物の誘電体ライナを堆積することによってＶｔ対Ｗの著しい増加を抑制する
際に有用であることが分かっている。一般的には、トレンチ分離プロセスには、
シリコンに浅いトレンチを形成するステップと、そのトレンチを酸化物又は他の
適切な誘電体材料で充填するステップと、を伴う。以下の説明では、ＭＯＳ構造
体を用いて、本発明の例示実現例を記述する。しかしながら、本発明は必ずしも
ＭＯＳには限られない。本発明は、バイポーラ、基板上シリコン、ガリウム砒素
及びこれらの組合せなどの代替技術にも適用可能である。
【００１８】 本発明は、Ｖｔロールアップ効果及びＶｔロールオフ効果を減少し、これによ
って、Ｖｔ対幅曲線を平坦化するものである。シミュレーションの結果、これら
の効果は、幾何学的ＳＴＩコーナー効果及びその結果強化される電界のせいだけ
ではなく、ボロンがトレンチの側壁に対して偏析するためでもあることが分かっ
ている。窒化酸化物又は窒化シリコンの誘電体ライナによって、ボロンがトレン
チ側壁に偏析することが防止される。
【００１９】 Ｖｔ対幅特性を向上させる浅いトレンチ分離を有する半導体デバイスは、最初
にトレンチを基板中に形成する。望ましいトレンチ領域とは通常、実質的に平面
状の底部と、第１の側壁と、第２の側壁と、を有する。次に、誘電体ライナが、
底部と、トレンチ領域の側壁との上に形成される。図１Ｂに、例示の構造体を示
す。一般的にトレンチ分離を形成する方法に関する更なる情報と上記の実施形態
に関連して有用な１つの特定の方法に関しては、参照してその全体をここに組み
込み、本譲受人に譲受される「トレンチ分離方法」という題名の米国特許第５，
８８２，９８２号明細書を参照されたい。このようなプロフィールは、鋭角的な
コーナーや他の不連続物を有しない。半導体基板では、このプロセスは最初に、
トレンチ中で実質的に平面状の底部表面をエッチングによって形成する。次に、
実質的に平面状の底部表面の中心に向かって内側に傾斜する第１の側壁と第２の
側壁がエッチングによって形成される。第１と第２の側壁が底部表面に接する所
では、丸い底部コーナーがエッチングによって形成される。第１と第２の丸い上
方トレンチコーナーが、第１と第２の側壁が半導体基板の頂部表面と接するとこ
ろでエッチングによって形成される。
【００２０】 特定例のＳＴＩ（浅いトレンチ分離）プロセスは、シリコン基板から始まる。
薄い二酸化シリコンの層が、シリコン基板上に形成される。例示のプロセスでは
、約１００オングストローム（１００×１０−１０ｍ）のＳｉＯ２がシリコン基
板上に堆積される。この酸化物堆積後、かなり厚い窒化シリコンの層がこの薄い
酸化物層上に堆積される。例えば、本プロセスでは、窒化シリコンが約１８０オ
ングストロームまで堆積されることがある。次に、フォトレジストマスクが剥が
される。ＳｉＮをマスクとして用いて、本発明では、浅いシリコントレンチがエ
ッチングによって形成される。このＳｉＮの一もしくは全部が、その厚さ及びエ
ッチング選択比次第で除去される。
【００２１】 トレンチを形成したら、ライナ誘電体がその中で成長させる。本発明による例
示実施形態では、このライナ誘電体は先行技術によるプロセスでのライナ酸化物
の代わりとなるものである。ライナ誘電体は、シリコンオキシナイトライドなど
の窒化酸化物である。別の例示実施形態では、ライナ誘電体は窒化シリコンであ
る。ライナ誘電体の厚さは、約１００オングストロームから３００オングストロ
ームの範囲である。
【００２２】 形成されたトレンチの中に、誘電体の堆積物が充填される。ある例示のプロセ
スでは、酸化物が約６０００オングストロームから９０００オングストロームの
厚さで堆積されて、約２５００オングストロームから３５００オングストローム
の範囲の深さを有するトレンチを充填する。平坦化プロセスによって余分の酸化
物を除去する。残余の窒化シリコンはエッチングストップとして用いられる。近
代のサブミクロンプロセスでは、化学機械研磨（ＣＭＰ）によって、形状を平坦
化する。
【００２３】 図１Ａを参照すると、デバイス２００中で、例示のＳＴＩプロセスによって、
トレンチ２６０が基板２１０中で画定される。マスク層２５０がトレンチ２６０
を画定する。マスク層は、かなり厚い窒化物層２３０でカバーされる薄い酸化物
層２２０から成っている。
【００２４】 図１Ｂに示すように、トレンチ２６０を含むトレンチ分離領域を画定したら、
ライナ誘電体２７０はトレンチ２６０の壁に付着される。ライナ誘電体２７０は
、シリコンオキシナイトライドなどの窒化酸化物又は窒化シリコンであったりす
る。１つの例示プロセスでは、ライナ誘電体２７０は、化学的気相成長法（ＣＶ
Ｄ）で付着される。ライナ誘電体２７０はまた、基板２００を反応炉中に置いて
トレンチ２６０の壁上に熱成長させてもよい。
【００２５】 図１Ｃを参照すると、この例示プロセスでは、ライナ誘電体２７０を付着させ
た後で、トレンチ中に充填酸化物２８０を堆積する。１つの例示プロセスでは、
高密度プラズマ（ＨＤＰ）酸化物２８０が約７３００オングストロームの厚さに
堆積される。ＨＤＰ酸化物２８０は、窒化シリコン層２３０をエッチングストッ
プとして用いるＣＭＰプロセスで平坦化される。形状を平滑化したら、基板は次
の処理を受けてトランジスタを構築する。
【００２６】 シリコン基板上に構築された集積回路を形成するトランジスタは、これらトラ
ンジスタを互いに電気的に分離するＳＴＩ領域を有している。窒化誘電体をＳＴ
Ｉトレンチ中に付着させたおかげで、トランジスタはＳＴＩコーナー効果、ＴＥ
Ｄ及びボロン偏析のために劣化する可能性が、ＳＴＩ中に窒化誘電体を持たない
トランジスタよりも減少する。この保護されたトランジスタは、より平坦なＶｔ 対幅特性を示す。その結果、集積回路の性能と信頼性が向上する。
【００２７】 本発明はいくつかの特定の例示実施形態を参照して説明したが、以下のクレー
ムに記載する本発明の精神と範囲から逸脱することなく多くの変更が可能である
ことを当業者は認識されよう。
【図面の簡単な説明】
【図１Ａ】 トレンチが画定される例示のＳＴＩプロセスにおけるデバイスを示す図。
【図１Ｂ】 本発明のある実施形態による、図１Ａにトレンチの壁に印加される誘電体ライ
ナを示す図。
【図１Ｃ】 トレンチ内を酸化物で充填した後の図１Ｂの構造を説明する図。
【符号の説明】
２１０ シリコン基板 ２２０ 酸化物層 ２３０ 窒化物層 ２５０ マスク層 ２６０ トレンチ ２７０ ライナ誘電体 ２８０ 充填酸化物
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA34 AA36 AA37 AA39 AA44 AA46 AA54 CA17 CA20 DA02 DA04 DA33 DA58 DA78 5F048 AA00 AA04 AA07 AC01 AC03 BA01 BG14

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上方に配置されるマスク層によって画定される、ある深さと断面
    を有するトレンチが前記半導体基板中に形成されるまで前記半導体基板をエッチ
    ングするステップを含む、半導体基板中にトレンチ領域を形成するステップと、 前記トレンチ中に誘電体ライナを形成するステップと、 含み、 前記断面を有するトレンチを形成するエッチングは、 前記トレンチ中に実質的に平面状の底部表面を形成するステップと、 前記実質的に平面状の底部表面の中心に向かって内側に傾斜する第１と第２
    の側壁を前記トレンチ中に形成するステップと、 前記第１及び第２の側壁と前記実質的に平面状の底部表面との界面において
    、前記トレンチ中に第１と第２の丸い底部トレンチコーナーを形成するステップ
    と、 前記第１及び第２の側壁と前記半導体基板の頂部表面とのそれぞれの界面に
    おいて、前記トレンチ中に第１と第２の丸い上方トレンチコーナーを形成するス
    テップと、 を備えたことを特徴とする浅いトレンチ分離を有する半導体デバイスを製造す
    る方法。
  2. 【請求項２】 前記誘電体ライナは、シリコンオキシナイトライド及び窒化シリコンの内の少
    なくとも一方から選択された誘電体を用いる請求項１記載の方法。
  3. 【請求項３】 誘電体材料で前記トレンチを充填するステップをさらに含む請求項２記載の方
    法。
  4. 【請求項４】 前記誘電体材料が二酸化シリコンである、請求項３記載の方法。
  5. 【請求項５】 前記半導体基板をマスク層でマスクして、前記トレンチの位置を定めるステッ
    プと、 半導体分離デバイスが内部に形成されて前記半導体基板の上方に延長するよう
    に前記マスク層を除去するステップと、 を更に含む請求項１記載のマスク方法。
  6. 【請求項６】 前記誘電体材料が、前記半導体基板の上方に配置された前記マスク層の頂部表
    面と実質的に共平面となるように余分の誘電体材料を除去するステップを更に含
    む請求項５記載の方法。
  7. 【請求項７】 請求項１に記載の方法によって製造される半導体デバイス。
  8. 【請求項８】 半導体基板上に半導体デバイス分離構造体を形成する浅いトレンチ分離方法に
    おいて、 半導体基板をマスク層でマスクして、トレンチの位置を定めるステップと、 前記半導体基板の前記トレンチの位置をエッチングして、前記半導体基板の上
    方に配置された前記マスク層によって画定される、ある深さと断面を有するトレ
    ンチを前記半導体基板中に形成するステップであって、前記断面を有する前記ト
    レンチ領域を形成する前記エッチングするステップが 実質的に平面状の底部表面を前記トレンチ中に形成するステップと、 前記実質的に平面状の底部表面野中心に向かって内側に傾斜する第１と第２
    の側壁を前記トレンチ中に形成するステップと、 前記第１の側壁と前記実質的に平面状底部表面との界面において前記トレン
    チ中に第１と第２の丸い底部トレンチコーナーを形成するステップと、 前記第１及び第２の側壁と前記半導体基板の頂部表面とのそれぞれの界面に
    おいて、前記トレンチ中に第１と第２の丸い上方トレンチを形成するステップと
    、 を含む、トレンチを前記半導体基板中に形成するステップと、 前記トレンチの前記第１及び第２の側壁並びに底部上に誘電体ライナを堆積す
    るステップと、 を備えたことを特徴とする方法。
  9. 【請求項９】 前記半導体基板上に誘電体材料を堆積して、前記トレンチを充填するステップ
    と、 前記誘電体材料を、前記誘電体材料が前記マスク層と同じレベルになるように
    平坦化するステップと、 を更に含む請求項８記載の方法。
  10. 【請求項１０】 層をマスクするステップは、 前記半導体基板上に、二酸化シリコンの層と窒化シリコンの層を含む誘電体積
    層物を形成するステップと、 前記誘電体積層物をフォトレジストでマスクし、前記フォトレジストを露光す
    るステップと、 前記半導体基板が露出するまで、前記誘電体積層物のマスクされていない領域
    をエッチングすることによってトレンチパターンを形成するステップと、 前記フォトレジストを除去するステップと、 を含む請求項９記載の方法。
  11. 【請求項１１】 前記誘電体積層物が、前記窒化シリコン上のシリコンオキシナイトライドの層
    を更に含む請求項１０記載の方法。
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