CN1183586C - Cmos技术中抑制窄宽度效应的方法 - Google Patents

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Abstract

一种用于制造具有浅沟槽隔离的半导体器件方法，在实施例中包括，在衬底中形成沟槽区，所述沟槽区具有基本上平坦的底部、第一和第二侧壁。该方法在沟槽区的底部、第一和第二侧壁上形成电介质衬垫。电介质衬垫为氮化硅化合物。电介质衬垫使阈值电压随宽度(Vt相对W)的异常增加变为最小，所述阈值电压的异常增加是由于源/漏注入损伤而引起的沟道构形的瞬时增强向上扩散。此外，与亚微米器件中的填隙原子梯度的形成有关的Vt与W的异常增加被降低。通过利用氮化物衬垫，由于硼析出的Vt滚降也最小。

Description

CMOS技术中抑制窄宽度效应的方法
技术领域
本发明通常是指一种半导体器件的制造。特别是本发明涉及通过控制源/漏区的瞬态增强型扩散(Transient Enhanced Diffusion，TED)来抑制窄宽度效应(narrow width effects)以及MOS晶体管中硼的析出的一种工艺。
背景技术
电子工业持续依赖半导体技术的发展以至在更加紧凑的区域中获得更多功能的器件。对于许多应用，为了实现更强功能的器件，需要将大量的电子器件集成到单一硅晶片里。由于硅晶片的每一给定区域的电子器件数目的增加，因此制造工艺变得更加困难。
已经制造出的大量的半导体器件在众多的行业中具有不同的用途。这种以硅为基础的半导体器件常常包括金属氧化物半导体(MOS)晶体管，例如P-沟道MOS(PMOS)晶体管、N-沟道MOS(NMOS)晶体管和互补MOS(CMOS)晶体管、双极晶体管以及BiCMOS晶体管。这些半导体器件中的每一个通常包含一个在其上形成多个有源器件的半导体衬底。给定的有源器件的具体结构可以在器件类型之间变化。例如在MOS晶体管中，有源器件通常包括源和漏区以及在源和漏区之间调整电流的栅电极。
在这种器件的制造中，一个重要的步骤是利用光刻和蚀刻工艺形成器件或它的一部分。在光刻工艺中，晶片衬底由称作光刻胶的感光材料覆盖。然后，对晶片进行曝光；光穿过掩模板到达晶片。该掩模板确定了印刷在衬底上的所需特征。曝光之后，显影抗蚀涂敷晶片衬底。当清除抗蚀剂的未曝光的区域时，由掩模限定的所需特征就保留在光刻胶覆盖的衬底上。然后按限定的所需特征蚀刻晶片。根据生产工艺，蚀刻可以是湿法腐蚀或干法腐蚀之一，湿法腐蚀中化学液体用来清除晶片材料、干法腐蚀中晶片材料受到射频(RF)感生的等离子体的影响。蚀刻工艺中的任务是保持对特征的腐蚀的控制，特别是在MOS晶体管的源/漏电极区。进一步的任务是通过形成适合的掺杂分布来控制源/漏区的电特性，这种分布在进一步的亚微米范围的设计标准的限制下提供良好的导电性。
掺杂MOS晶体管的源/漏区典型地通过离子注入来完成。将杂质原子束提供到MOS晶体管的未掩蔽区域。离子注入有许多优点，包括能够精确控制注入到衬底里的杂质原子的数目，例如，在大约1×1014至1×1018原子/cm2范围内为±3％。对于离子注入的一个值得注意的缺点是导致靶的材料结构的损伤。在源/漏区的单晶衬底中、形成晶体缺陷和一些非晶层。为了使靶材料恢复到它的注入之前的情况，在注入之后必须施行热处理工序(例如、退火)。有时，不能消除严重的注入损伤。在亚微米区域中源/漏区处的损伤可能导致掺杂物质的增强杂质扩散或者TED(瞬态增强型扩散)，而所述亚微米区域是浅源/漏区必需的。TED可能促进窄宽度效应。此外注入物质的横向分布(虽然小于横向扩散效应)并不为零。这成为制造一些最小尺寸器件结构的限制因素，例如在自对准的MOS晶体管中的源和漏之间的电沟道长度。
在现有技术工艺中，已经注意到当晶体管的宽度(W)从2.0μm降低至0.4μm时，阈值电压(Vt)增加。当采用浅沟槽隔离时，Vt的不同值可以超过100mV，这是不期望的。这并非是所期待的。W的降低导致Vt的异常增大相似于之前作为RSCE描述的TED效应。通常，随着沟道长度的减小将使MOSFET的Vt单调地降低。在一些情况下，已经发现与正常的预期相反，Vt开始随着沟道长度的减小而增加(开始于L～2-3μm时)。观察到的现象是RSCE(反向短沟道效应)，通过源/漏注入损伤引起的沟道分布的瞬态增强向上-扩散。
在栅下面的填隙原子的表面复合引起杂质流到表面因而提高阈值电压。填隙原子是杂质物质的原子或者离子，在晶格中占有较大的硅原子或者离子之间的空间。在现有技术工艺中，可以制造具有两个硼沟道注入的NMOS器件。第一个是用于调准阈值电压的浅硼注入区；第二个是用于抑制击穿现象的深注入区。
在STI(浅沟槽隔离)边界可见两个硼注入区的结果。在S/D(源/漏)的注入期间产生的填隙原子在沟槽的侧壁重新复合，产生填隙原子梯度并且杂质流向表面。更加断定的结果是W变得较小时，沟槽中的注入损伤叠置在两个侧边。因此，杂质向上扩散将覆盖宽度的大部分。
在PMOS晶体管中，并不发生上述的结果。P+注入不产生同样多的损伤，这种损伤会提高阈值电压。在实例的工艺中，在LDD注入之后省略N+注入。LDD注入用于晶体管的源/漏。那里不再有S/D损伤以及过量的填隙原子。Vt与没有S/D注入的器件的W比较没有显示Vt的异常增加。缺乏Vt的异常增加。缺乏Vt的异常增加就支持了如下的理论，即随着减小器件宽度(W)时减小而Vt增大导致注入损伤以及随后的TED。此外还注意到硼析出到沟槽侧壁可以引起随后的Vt滚降(ro1l-off)。
因此，需要具有一种针对TED和硼析出的沟槽隔离结构的半导体器件，实质上不含缺陷，并且当加工技术接近于几分之一微米级特征尺寸时并不增加额外的生产成本。
发明内容
本发明举例说明多个实施例，其中一个将在以下简要说明。根据一个实施例，用于制造具有浅沟槽隔离的半导体器件的一种方法包括在具有一深度和横截面的衬底中形成沟槽区。在沟槽区中，该方法在沟槽区上形成电介质衬垫。
一种用于制造具有浅沟槽隔离的MOS晶体管的半导体器件的方法，包括：形成所述MOS晶体管，包括：形成源区、漏区、沟道区和栅区，在形成这些区域中使用至少一次硼离子注入；形成浅沟槽隔离，包括：在半导体衬底中形成一个沟槽区，其中形成沟槽区包括蚀刻半导体衬底直到在半导体衬底中形成具有一深度和横截面的沟槽，所述沟槽由设置在半导体衬底之上的掩膜层限定，蚀刻形成有横截面的沟槽区的步骤包括：蚀刻沟槽中的基本上平坦的底面；蚀刻沟槽中的第一和第二侧壁，使其朝向基本上平坦的底面的中心向内倾斜；蚀刻沟槽中的第一和第二圆形底部沟槽边角，所述底部沟槽边角位于第一侧壁和第二侧壁与基本上平坦的底面的交界处；在第一侧壁和第二侧壁分别与半导体衬底的上表面的交界处，在沟槽中蚀刻第一和第二圆形的沟槽上角；以及，在沟槽上形成电介质衬垫。
其中电介质衬垫包括使用从下面选择出来的至少一种电介质：氮氧化硅、氮化硅。
所述方法进一步包括：用电介质材料填充沟槽。
其中电介质材料是二氧化硅。
所述方法进一步包括以下步骤：用一个掩膜层掩蔽半导体衬底，以限定沟槽的位置；以及去除掩膜层以至在半导体衬底之内并延伸其上形成半导体隔离器件。
所述方法进一步包括：去除过量的电介质材料以致电介质材料基本上与设置在半导体衬底之上的掩膜层的上表面共面。
其中掩膜层包括：在半导体衬底上形成包括二氧化硅层和氮化硅层的电介质叠层；用光刻胶掩膜电介质叠层，使光刻胶曝光；通过蚀刻电介质叠层的未掩蔽区域，蚀刻沟槽图形直到暴露半导体衬底；以及去除光刻胶。
其中电介质叠层进一步由氮化硅上的氮氧化硅层组成。
根据本发明形成电介质衬垫，降低Vt滚降以及Vt与宽度曲线。显示的模拟结果不仅是由于几何的STI角效应和组合的增强电场，而且是由于硼析出到沟槽的侧壁。电介质衬垫可以由氮氧化物或氮化硅组成以防止硼析出到沟槽的侧壁。
在另一个实施例中，用于制造具有沟槽隔离的半导体器件的一种方法包括在半导体衬底中形成沟槽区，直到形成具有一深度和横截面的沟槽。在半导体衬底之上设置的掩膜层限定沟槽。蚀刻形成沟槽区。沟槽的横截面包括蚀刻基本上平坦的底面。然后，蚀刻沟槽中的第一和第二侧壁，使其朝向沟槽的底面的中心向内倾斜。在沟槽的第一和第二侧壁以及底面的交界面处，形成圆形的沟槽上角。在半导体衬底的第一和第二侧壁以及顶面的交界面处，形成圆形的上部沟槽边角。在已形成的沟槽上形成电介质衬垫。
本发明的上述概要并不是代表本发明的每个公开的实施例、或每个方案。其它的方案和实施例将在以下附图和详细说明中提供。
结合相应的附图通过以下的对本发明的不同实施例的详细描述，可以更充分地理解本发明。
附图简述
图1A表明在实例STI工艺中限定沟槽的器件；
图1B表示根据本发明的实施例在图1A的沟槽壁上设置电介质衬垫；
以及
图1C表明在沟槽中淀积填充氧化物之后的图1B的结构。
具体实施方式
虽然其具体的实施例已经通过附图进行了详细的描述，但是本发明易于进行各种改进和变形。然而，应该知道，本发明并不限于公开的具体方式，相反地，希望包括将落入权利要求书所限定的本发明的精神和范围之内的所有的变化，同等的或替换。
在制造MOS型晶体管的工艺方面，已经发现本发明的用途和优点。在具体的应用中，本发明已经发现作为沟槽隔离工艺的一部分，通过在硅沟槽中淀积氮化物或氮氧化物的衬垫电介质对抑制Vt随W的异常增加有用。具体地，沟槽隔离工艺包括在硅中形成浅沟槽，并且用氧化物或其它适合的电介质材料填充沟槽。在下述的论述中，MOS结构用来描述本发明的实施例子。然而，本发明不必局限于MOS。本发明可以应用于其它的技术，如双极、衬底上的硅、砷化镓、以及它们的结合。
本发明降低了Vt滚升(roll-up)和Vt滚降效应，这些效应是起因于较平坦的Vt与宽度曲线。显示的模拟结果不仅是由于几何的STI边角效应和组合的增强电场，而且还是由于硼析出到沟槽的侧壁。氮氧化物或氮化硅的电介质衬垫防止硼析出到沟槽的侧壁。
具有浅沟槽隔离的半导体器件显示改善的Vt与W宽度特性，首先具有形成在衬底内的沟槽区。所希望的沟槽区通常具有基本上平坦的底部、第一侧壁和第二侧壁。其次，在沟槽区的底部和侧壁上形成电介质衬垫。图1B表明一个实例结构。结合上述实施例，用于形成沟槽隔离的有用的常规或具体的方法的更加详尽的资料，可以参考美国专利号No.5882982，名称为“沟槽隔离方法”，该专利已转让给本受让人并在此全面引证参考。这种构形没有尖锐的角或其它折弯。在半导体衬底中的工艺首先包括蚀刻沟槽中的基本上平坦的底面。然后，蚀刻沟槽中的第一和第二侧壁，使其朝向基本上平坦的底面的中心向内倾斜。在第一和第二侧壁相交于底面之处，蚀刻圆形的底边角。在第一和第二侧壁相交于半导体衬底的上表面之处，蚀刻第一和第二圆形的沟槽上角。
具体的实例STI(浅沟槽隔离)工艺始于硅衬底。在硅衬底上形成二氧化硅的薄层。在实例工艺中，在硅衬底上淀积大约100的SiO2。淀积氧化物之后，在薄的氧化层上淀积实质更厚的氮化硅层。例如，该工艺可以包括淀积大约180的氮化硅。然后剥离光刻胶掩膜。该工艺包括利用SiN作为掩膜蚀刻浅的硅沟槽。根据SiN的厚度和蚀刻选择性，去除它的一部分或全部。
在已形成沟槽处生长衬垫电介质。在根据本发明的实施例中，衬垫电介质代替现有技术工艺中衬垫氧化物。衬垫电介质是如氮氧化硅的氮氧化物。在另一个实施例中，衬垫电介质是氮化硅。衬垫电介质的厚度可以是大约100至300的范围。
形成的沟槽接收填充淀积的电介质。在实例工艺中，淀积氧化物的厚度在大约6000至9000之间，  填充具有深度为大约2500至3500的范围的沟槽。平坦化工艺去除过量的氧化物。保留的氮化硅用作中止蚀刻。在近代的亚微米工艺中，化学机械抛光(CMP)使部件平坦。
参照图1A，在器件200中实例STI工艺确定衬底210中的沟槽260。掩膜层250限定沟槽260。掩膜层由被实质上较厚的氮化物层230覆盖的薄氧化层220组成。
在图1B中表明，在包括沟槽260的已限定的沟槽隔离区中，衬垫电介质270设置于沟槽260的壁。衬垫电介质270可以是如氮氧化硅的氮氧化物或者可以是氮化硅。在一个实施工艺中，通过化学气相淀积(CVD)提供衬垫电介质270。衬垫电介质270也可以是通过把衬底200放入反应炉，在沟槽260的壁上热生长。
参照图1C，在设置衬垫电介质270之后，实例工艺在沟槽中淀积填充氧化物280。在一个实例工艺中，淀积大约7300厚的高密度等离子体(HDP)氧化物280。利用CMP工艺使HDP氧化物280平坦化，该工艺采用氮化硅层作为蚀刻中止。具有光滑表面的衬底进行下一工序，形成晶体管。
在硅衬底上制造的、组成集成电路的晶体管具有STI区，所述STI区使晶体管相互电隔离。由于氮化物电介质的应用于STI沟槽，晶体管将不会比在STI中没有氮化物电介质的晶体管因为STI边角效应、TED、和硼析出而劣化。被保护的晶体管显示出平坦的Vt与W宽度特性。因此，改善了集成电路的性能和可靠性。
虽然参考几个具体的实施例对本发明进行了描述，在不脱离由以下的权利要求所阐明本发明的精神和范围的条件下，本领域的技术人员将确认可以做出许多变化。

Claims (8)

1.一种用于制造具有浅沟槽隔离的MOS晶体管的半导体器件的方法，包括：
形成所述MOS晶体管，包括：
形成源区、漏区、沟道区和栅区，在形成这些区域中使用至少一次硼离子注入；
形成浅沟槽隔离，包括：
在半导体衬底中形成一个沟槽区，其中形成沟槽区包括蚀刻半导体衬底直到在半导体衬底中形成具有一深度和横截面的沟槽，所述沟槽由设置在半导体衬底之上的掩膜层限定，蚀刻形成有横截面的沟槽区的步骤包括：
蚀刻沟槽中的基本上平坦的底面；
蚀刻沟槽中的第一和第二侧壁，使其朝向基本上平坦的底面的中心向内倾斜；以及
蚀刻沟槽中的第一和第二圆形底部沟槽边角，所述底部沟槽边角位于第一侧壁和第二侧壁与基本上平坦的底面的交界处；以及
在第一侧壁和第二侧壁分别与半导体衬底的上表面的交界处，在沟槽中蚀刻第一和第二圆形的沟槽上角；以及
在沟槽上形成电介质衬垫。
2.根据权利要求1的方法，其中电介质衬垫包括使用从下面选择出来的至少一种电介质：氮氧化硅、氮化硅。
3.根据权利要求2的方法，进一步包括：用电介质材料填充沟槽。
4.根据权利要求3的方法，其中电介质材料是二氧化硅。
5.根据权利要求1的方法，其中进一步包括以下步骤：
用一个掩膜层掩蔽半导体衬底，以限定沟槽的位置；以及
去除掩膜层以至在半导体衬底之内并延伸其上形成半导体隔离器件。
6.根据权利要求5的方法，进一步包括：
去除过量的电介质材料以致电介质材料基本上与设置在半导体衬底之上的掩膜层的上表面共面。
7.根据权利要求1的方法，其中掩膜层包括：
在半导体衬底上形成包括二氧化硅层和氮化硅层的电介质叠层；
用光刻胶掩膜电介质叠层，使光刻胶曝光；
通过蚀刻电介质叠层的未掩蔽区域，蚀刻沟槽图形直到暴露半导体衬底；以及
去除光刻胶。
8.根据权利要求7的方法，其中电介质叠层进一步由氮化硅上的氮氧化硅层组成。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4911826B2 (ja) * 2001-02-27 2012-04-04 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその製造方法
US6686252B2 (en) * 2001-03-10 2004-02-03 International Business Machines Corporation Method and structure to reduce CMOS inter-well leakage
US6657276B1 (en) * 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
US6780730B2 (en) 2002-01-31 2004-08-24 Infineon Technologies Ag Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation
KR100554836B1 (ko) * 2003-06-30 2006-03-03 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
CN100399518C (zh) * 2004-06-22 2008-07-02 茂德科技股份有限公司 蚀刻系统及其蚀刻液处理方法
US7045425B2 (en) * 2004-06-30 2006-05-16 Texas Instruments Incorporated Bird's beak-less or STI-less OTP EPROM
US7189627B2 (en) 2004-08-19 2007-03-13 Texas Instruments Incorporated Method to improve SRAM performance and stability
US20060054964A1 (en) * 2004-09-15 2006-03-16 Mark Isler Semiconductor device and method for fabricating a region thereon
US7691693B2 (en) 2007-06-01 2010-04-06 Synopsys, Inc. Method for suppressing layout sensitivity of threshold voltage in a transistor array
CN103295950B (zh) * 2012-02-27 2015-05-20 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制作方法
CN103811403B (zh) * 2012-11-13 2016-05-25 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811347A (en) 1996-04-29 1998-09-22 Advanced Micro Devices, Inc. Nitrogenated trench liner for improved shallow trench isolation
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US5882982A (en) 1997-01-16 1999-03-16 Vlsi Technology, Inc. Trench isolation method
US5763315A (en) 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5930645A (en) 1997-12-18 1999-07-27 Advanced Micro Devices, Inc. Shallow trench isolation formation with reduced polish stop thickness
US6051478A (en) 1997-12-18 2000-04-18 Advanced Micro Devices, Inc. Method of enhancing trench edge oxide quality
US6001704A (en) 1998-06-04 1999-12-14 Vanguard International Semiconductor Corporation Method of fabricating a shallow trench isolation by using oxide/oxynitride layers
US6156620A (en) * 1998-07-22 2000-12-05 Lsi Logic Corporation Isolation trench in semiconductor substrate with nitrogen-containing barrier region, and process for forming same

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Publication number Publication date
KR100742025B1 (ko) 2007-07-23
US6313011B1 (en) 2001-11-06
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EP1145305B1 (en) 2009-06-24
JP2003513448A (ja) 2003-04-08
DE60042445D1 (de) 2009-08-06

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