JP2005026665A - フラッシュメモリ素子の製造方法 - Google Patents
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Abstract
ハンプの発生を抑制して素子の電気的な特性を改善することが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】
半導体基板にしきい値電圧調節のためのイオン注入を行う段階と、前記半導体基板上にトンネル酸化膜、第1ポリシリコン膜及びパッド酸化膜を順次形成する段階と、前記パッド酸化膜、前記第1ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板をエッチングし、活性領域及び素子分離領域を画定するトレンチを形成する段階と、前記しきい値電圧調節のために注入されたイオンが前記素子分離領域へ拡散することを抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する段階と、前記活性領域から前記側壁酸化膜へ拡散した前記しきい値電圧調節用イオンを補充するために、前記素子分離領域に隣接した前記活性領域及び前記トレンチの側壁にイオン注入を行う段階と、前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階とを含む。
【選択図】図4
Description
102 … トンネル酸化膜
104 … 第1ポリシリコン膜
106 … パッド窒化膜
108 … フォトレジストパターン
110 … トレンチ
112 … 側壁酸化膜
114 … イオン注入
116 … 素子分離膜
118 … 第2ポリシリコン膜
120 … 誘電膜
122 … コントロールゲート
Claims (7)
- 半導体基板にしきい値電圧調節のためのイオン注入を行う段階と、
前記半導体基板上にトンネル酸化膜、第1ポリシリコン膜及びパッド酸化膜を順次形成する段階と、
前記パッド酸化膜、前記第1ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板をエッチングして活性領域及び素子分離領域を画定するトレンチを形成する段階と、
前記しきい値電圧調節のために注入されたイオンが前記素子分離領域へ拡散することを抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する段階と、
前記活性領域から前記側壁酸化膜へ拡散した前記しきい値電圧調節用イオンを補充するために、前記素子分離領域に隣接した前記活性領域及び前記トレンチの側壁にイオン注入を行う段階と、
前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階と
を含んでなるフラッシュメモリ素子の製造方法。 - 半導体基板にしきい値電圧調節のためのイオン注入を行う段階と、
前記半導体基板上にトンネル酸化膜、第1ポリシリコン膜及びパッド酸化膜を順次形成する段階と、
前記パッド酸化膜、前記第1ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板をエッチングして活性領域及び素子分離領域を画定するトレンチを形成する段階と、
前記しきい値電圧調節のために注入されたイオンが前記素子分離領域へ拡散することを防止するための窒化膜を形成するために、前記トレンチの表面を窒化処理するためのアニール工程を行う段階と、
前記しきい値電圧調節のために注入されたイオンが前記素子分離領域へ拡散することを抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する段階と、
前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階と
を含んでなるフラッシュメモリ素子の製造方法。 - 請求項1又は2に記載のフラッシュメモリ素子の製造方法において、
前記側壁酸化膜を800〜950℃程度の温度でドライ酸化方式によって形成する
ことを特徴とする方法。 - 請求項1に記載のフラッシュメモリ素子の製造方法において、
前記酸化工程の後、活性領域に行うイオン注入工程を0°〜30°のチルトで10〜30keVのエネルギを用いて3E11〜1E12ion/cm2 のドーズで行う
ことを特徴とする方法。 - 請求項1に記載のフラッシュメモリ素子の製造方法において、
前記しきい値電圧調節のために注入されるイオンにはボロンを用いる
ことを特徴とする方法。 - 請求項2に記載のフラッシュメモリ素子の製造方法において、
前記アニール工程を800〜900℃の温度でN2O雰囲気中で行う
ことを特徴とする方法。 - 請求項1又は2に記載のフラッシュメモリ素子の製造方法であって、
前記素子分離膜を形成する段階の後に、さらに、
前記パッド窒化膜を除去する段階と、
前記パッド窒化膜が除去された結果物の上にフローティングゲート用第2ポリシリコン膜を形成する段階と、
前記第2ポリシリコン膜の形成された結果物の上に誘電膜を形成する段階と、
前記誘電膜の上にコントロールゲート用第3ポリシリコン膜を形成する段階と
を含んでなることを特徴とする方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008078600A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | 半導体素子の素子分離膜形成方法 |
KR100849725B1 (ko) | 2007-06-28 | 2008-08-01 | 주식회사 하이닉스반도체 | 급속 증기 증착법을 이용한 반도체 소자의 소자분리막형성방법 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100539275B1 (ko) * | 2004-07-12 | 2005-12-27 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
KR100745956B1 (ko) * | 2005-06-27 | 2007-08-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
KR100822807B1 (ko) | 2006-10-20 | 2008-04-18 | 삼성전자주식회사 | 플래시 기억 장치 및 그 제조 방법 |
KR100967098B1 (ko) | 2007-05-07 | 2010-07-01 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
KR101277147B1 (ko) * | 2009-12-10 | 2013-06-20 | 한국전자통신연구원 | 이이피롬 장치 및 그 제조 방법 |
JP2011253881A (ja) * | 2010-06-01 | 2011-12-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
CN102931128B (zh) * | 2012-11-28 | 2015-01-07 | 上海华力微电子有限公司 | 浅沟槽隔离之边角圆化的方法 |
CN104465487A (zh) * | 2013-09-23 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 浅沟道隔离结构的制作方法 |
CN105336701B (zh) * | 2014-07-31 | 2018-09-04 | 中芯国际集成电路制造(上海)有限公司 | 用于减少硅损耗的方法 |
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Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08172174A (ja) * | 1994-12-20 | 1996-07-02 | Sony Corp | 不揮発性半導体記憶装置とその製造方法 |
JPH11135615A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 半導体装置及びその製造方法 |
JP2001085511A (ja) * | 1999-09-14 | 2001-03-30 | Toshiba Corp | 素子分離方法 |
JP2001160618A (ja) * | 1999-12-01 | 2001-06-12 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2001244324A (ja) * | 2000-03-02 | 2001-09-07 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2002222924A (ja) * | 2001-01-25 | 2002-08-09 | Sharp Corp | 半導体装置の製造方法 |
JP2002261247A (ja) * | 2000-12-28 | 2002-09-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
WO2002095818A1 (en) * | 2001-05-23 | 2002-11-28 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
JP2003513448A (ja) * | 1999-10-28 | 2003-04-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Cmos技術で狭幅効果を抑制する方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5448090A (en) * | 1994-08-03 | 1995-09-05 | International Business Machines Corporation | Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction |
US5801082A (en) * | 1997-08-18 | 1998-09-01 | Vanguard International Semiconductor Corporation | Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits |
US6177333B1 (en) * | 1999-01-14 | 2001-01-23 | Micron Technology, Inc. | Method for making a trench isolation for semiconductor devices |
JP2001144170A (ja) * | 1999-11-11 | 2001-05-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6521493B1 (en) * | 2000-05-19 | 2003-02-18 | International Business Machines Corporation | Semiconductor device with STI sidewall implant |
KR100381953B1 (ko) * | 2001-03-16 | 2003-04-26 | 삼성전자주식회사 | 노어형 플래시 메모리 소자의 제조방법 |
JP2003007872A (ja) * | 2001-06-27 | 2003-01-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2003037193A (ja) * | 2001-07-25 | 2003-02-07 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
KR100406180B1 (ko) | 2001-12-22 | 2003-11-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
US6949445B2 (en) * | 2003-03-12 | 2005-09-27 | Micron Technology, Inc. | Method of forming angled implant for trench isolation |
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Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08172174A (ja) * | 1994-12-20 | 1996-07-02 | Sony Corp | 不揮発性半導体記憶装置とその製造方法 |
JPH11135615A (ja) * | 1997-10-31 | 1999-05-21 | Nec Corp | 半導体装置及びその製造方法 |
JP2001085511A (ja) * | 1999-09-14 | 2001-03-30 | Toshiba Corp | 素子分離方法 |
JP2003513448A (ja) * | 1999-10-28 | 2003-04-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Cmos技術で狭幅効果を抑制する方法 |
JP2001160618A (ja) * | 1999-12-01 | 2001-06-12 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2001244324A (ja) * | 2000-03-02 | 2001-09-07 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2002261247A (ja) * | 2000-12-28 | 2002-09-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2002222924A (ja) * | 2001-01-25 | 2002-08-09 | Sharp Corp | 半導体装置の製造方法 |
WO2002095818A1 (en) * | 2001-05-23 | 2002-11-28 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
JP2004530304A (ja) * | 2001-05-23 | 2004-09-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 酸窒化物の浅いトレンチ分離および形成方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008078600A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | 半導体素子の素子分離膜形成方法 |
KR100849725B1 (ko) | 2007-06-28 | 2008-08-01 | 주식회사 하이닉스반도체 | 급속 증기 증착법을 이용한 반도체 소자의 소자분리막형성방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20050002414A (ko) | 2005-01-07 |
US7067425B2 (en) | 2006-06-27 |
KR100554836B1 (ko) | 2006-03-03 |
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US20040266199A1 (en) | 2004-12-30 |
DE10361707A1 (de) | 2005-01-27 |
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