JP2003037193A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 微細化に適したトレンチ分離を備え、かつ容
易にソース拡散層領域を低抵抗化できる構造の不揮発性
半導体記憶装置およびその製造方法を提供する。 【解決手段】 ソース拡散層領域２上の半導体基板１主
表面は、凹部および凸部が連続的に交互に繰り返される
凹凸形状を成しており、ソース拡散層領域２は、半導体
基板１を平面的にみて、凸部の上面から半導体基板１の
深さ方向に向かって形成されたソース領域２ａと、半導
体基板１を平面的にみて、凹部の底面から半導体基板１
の深さ方向に向かって形成されたソース拡散層配線２ｂ
とを備え、凸部上面からのソース領域２ａの底面の深さ
が、凸部上面からの凹部底面の深さと同じかそれより大
きいことによる。
易にソース拡散層領域を低抵抗化できる構造の不揮発性
半導体記憶装置およびその製造方法を提供する。 【解決手段】 ソース拡散層領域２上の半導体基板１主
表面は、凹部および凸部が連続的に交互に繰り返される
凹凸形状を成しており、ソース拡散層領域２は、半導体
基板１を平面的にみて、凸部の上面から半導体基板１の
深さ方向に向かって形成されたソース領域２ａと、半導
体基板１を平面的にみて、凹部の底面から半導体基板１
の深さ方向に向かって形成されたソース拡散層配線２ｂ
とを備え、凸部上面からのソース領域２ａの底面の深さ
が、凸部上面からの凹部底面の深さと同じかそれより大
きいことによる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、より具体的には不揮発性半導体記憶装置
のソース拡散層領域の構造およびその製造方法に関す
る。
憶装置に関し、より具体的には不揮発性半導体記憶装置
のソース拡散層領域の構造およびその製造方法に関す
る。
【０００２】
【従来の技術】従来のフラッシュメモリに代表される不
揮発性半導体記憶装置の各セル領域を分離する手法とし
ては、ＬＯＣＯＳ（Local Oxidation of Silicon）工程
を用いた分離膜形成による素子分離構造が主流であっ
た。しかし、このＬＯＣＯＳ分離では、半導体装置の微
細化の点で限界があり、近年ではＳＴＩ（Shallow Tren
chIsolation）分離が一般化しつつある。このＳＴＩ分
離では、半導体基板主表面にトレンチ（溝）を掘り、こ
のトレンチ内部を埋め込み酸化膜によって埋め込むこと
で素子間の分離を行なうものである。
揮発性半導体記憶装置の各セル領域を分離する手法とし
ては、ＬＯＣＯＳ（Local Oxidation of Silicon）工程
を用いた分離膜形成による素子分離構造が主流であっ
た。しかし、このＬＯＣＯＳ分離では、半導体装置の微
細化の点で限界があり、近年ではＳＴＩ（Shallow Tren
chIsolation）分離が一般化しつつある。このＳＴＩ分
離では、半導体基板主表面にトレンチ（溝）を掘り、こ
のトレンチ内部を埋め込み酸化膜によって埋め込むこと
で素子間の分離を行なうものである。
【０００３】通常のトレンチ分離を有する不揮発性半導
体記憶装置では、異方性ドライエッチングによるセルフ
アラインソースエッチングを用いたときに、ソース拡散
層領域が高抵抗になるという問題があった。ＬＯＣＯＳ
分離を用いた不揮発性半導体記憶装置では分離膜の端部
の傾斜がなだらかであるため、イオン注入の際に各ソー
ス間に低抵抗のソース拡散層配線が形成され、この様な
問題は生じなかった。しかし、上述のトレンチ分離で
は、半導体基板主表面に形成されたトレンチの側壁がほ
ぼ９０度近い急峻な傾斜となるため、イオン注入の際に
この側壁に低抵抗のソース拡散層配線を形成することが
困難であった。
体記憶装置では、異方性ドライエッチングによるセルフ
アラインソースエッチングを用いたときに、ソース拡散
層領域が高抵抗になるという問題があった。ＬＯＣＯＳ
分離を用いた不揮発性半導体記憶装置では分離膜の端部
の傾斜がなだらかであるため、イオン注入の際に各ソー
ス間に低抵抗のソース拡散層配線が形成され、この様な
問題は生じなかった。しかし、上述のトレンチ分離で
は、半導体基板主表面に形成されたトレンチの側壁がほ
ぼ９０度近い急峻な傾斜となるため、イオン注入の際に
この側壁に低抵抗のソース拡散層配線を形成することが
困難であった。
【０００４】以下において、従来のトレンチ分離を用い
た不揮発性半導体記憶装置の構造を説明するとともに、
上述の問題について詳説する。図６は、従来の不揮発性
半導体記憶装置の構造を説明するための上面図であり、
図７（ａ）は、図６中のＥ−Ｅ面における断面図、図７
（ｂ）は、図６中のＦ−Ｆ面における断面図、図７
（ｃ）は、図６中のＧ−Ｇ面における断面図、図７
（ｄ）は、図６中のＨ−Ｈ面における断面図である。
た不揮発性半導体記憶装置の構造を説明するとともに、
上述の問題について詳説する。図６は、従来の不揮発性
半導体記憶装置の構造を説明するための上面図であり、
図７（ａ）は、図６中のＥ−Ｅ面における断面図、図７
（ｂ）は、図６中のＦ−Ｆ面における断面図、図７
（ｃ）は、図６中のＧ−Ｇ面における断面図、図７
（ｄ）は、図６中のＨ−Ｈ面における断面図である。
【０００５】不揮発性半導体記憶装置においては、半導
体主表面を上方からみて、メモリ部分を形成する個々の
セルが格子状に配列されている。この格子状に配列され
たセルのビットライン（ＢＬ）方向には、複数のトレン
チ分離領域１７が互いに平行となるように半導体基板１
主表面に帯状に形成されている。さらに、ワードライン
（ＷＬ）方向には、ゲート領域１５が半導体基板１主表
面上に形成されている。このゲート領域１５には、フロ
ーティングゲート５およびコントロールゲート６が含ま
れている。
体主表面を上方からみて、メモリ部分を形成する個々の
セルが格子状に配列されている。この格子状に配列され
たセルのビットライン（ＢＬ）方向には、複数のトレン
チ分離領域１７が互いに平行となるように半導体基板１
主表面に帯状に形成されている。さらに、ワードライン
（ＷＬ）方向には、ゲート領域１５が半導体基板１主表
面上に形成されている。このゲート領域１５には、フロ
ーティングゲート５およびコントロールゲート６が含ま
れている。
【０００６】このゲート領域１５を挟むように、ソース
拡散層領域２およびドレイン領域４が形成されている。
ドレイン領域４は、上述のトレンチ分離領域１７によ
り、電気的に分離されている。この個々のドレイン領域
４上には、電気的取出しを行なうためのドレイン電極１
２が形成されている。また、ソース拡散層領域２は、そ
のワードライン方向に配置された個々のソース領域２ａ
どうしが、ソース拡散層配線２ｂにより、互いに電気的
に接続されることでソース拡散層領域２を形成してい
る。このソース拡散層配線２ｂは、個々のソース領域２
ａの間に位置する分離膜をエッチングにより除去するこ
とで半導体基板１の溝表面を露出させ、この露出した半
導体基板１の溝表面にイオン注入することで形成され
る。これにより、ワードライン方向に整列された個々の
ソース領域２ａは、すべて同電位となるように電気的に
結ばれる。なお、上述のフローティングゲート５は、ソ
ース領域２とドレイン領域４との間に各セルごとに独立
して配置されている。
拡散層領域２およびドレイン領域４が形成されている。
ドレイン領域４は、上述のトレンチ分離領域１７によ
り、電気的に分離されている。この個々のドレイン領域
４上には、電気的取出しを行なうためのドレイン電極１
２が形成されている。また、ソース拡散層領域２は、そ
のワードライン方向に配置された個々のソース領域２ａ
どうしが、ソース拡散層配線２ｂにより、互いに電気的
に接続されることでソース拡散層領域２を形成してい
る。このソース拡散層配線２ｂは、個々のソース領域２
ａの間に位置する分離膜をエッチングにより除去するこ
とで半導体基板１の溝表面を露出させ、この露出した半
導体基板１の溝表面にイオン注入することで形成され
る。これにより、ワードライン方向に整列された個々の
ソース領域２ａは、すべて同電位となるように電気的に
結ばれる。なお、上述のフローティングゲート５は、ソ
ース領域２とドレイン領域４との間に各セルごとに独立
して配置されている。
【０００７】次に、それぞれの領域の断面構造について
詳しく説明する。まず、図７（ａ）を参照して、ソース
拡散層領域２上の半導体主表面は、凹凸形状を有してい
る。これは上述のとおり、半導体基板１主表面に設けら
れたトレンチ分離膜１７を除去することで、その溝部分
が露出することによるものである。この凹凸形状の表面
直下を連なるようにソース拡散層領域２が広がってい
る。さらに、この半導体基板１主表面を覆うように、層
間絶縁膜１１が形成されている。
詳しく説明する。まず、図７（ａ）を参照して、ソース
拡散層領域２上の半導体主表面は、凹凸形状を有してい
る。これは上述のとおり、半導体基板１主表面に設けら
れたトレンチ分離膜１７を除去することで、その溝部分
が露出することによるものである。この凹凸形状の表面
直下を連なるようにソース拡散層領域２が広がってい
る。さらに、この半導体基板１主表面を覆うように、層
間絶縁膜１１が形成されている。
【０００８】次に、図７（ｂ）を参照して、ドレイン領
域４は、各セルのドレイン領域４が互いにトレンチ分離
１７によって分離されており、そのドレイン領域４上部
にはドレイン電極１２が形成されている。ドレイン領域
４では、上述のソース領域２ａとは異なり、ワードライ
ン方向に整列された個々のドレイン領域４は互いに電気
的に独立しているため、個々のドレイン領域４からドレ
イン電極１２を通じて電気的取出しが行なわれる。
域４は、各セルのドレイン領域４が互いにトレンチ分離
１７によって分離されており、そのドレイン領域４上部
にはドレイン電極１２が形成されている。ドレイン領域
４では、上述のソース領域２ａとは異なり、ワードライ
ン方向に整列された個々のドレイン領域４は互いに電気
的に独立しているため、個々のドレイン領域４からドレ
イン電極１２を通じて電気的取出しが行なわれる。
【０００９】次に、図７（ｃ）を参照して、ゲート領域
１５の延伸方向の半導体基板１の断面においては、トレ
ンチ分離領域１７に挟まれた半導体基板１主表面にチャ
ネル８が形成されており、さらにこのチャネル８上に薄
いトンネル酸化膜１８を介してフローティングゲート５
が配置されている。このフローティングゲート５の上面
は、薄いＯＮＯ（Oxide Nitride Oxide）膜２０を介し
てコントロールゲート６によって覆われることで、容量
が形成されている。さらにコントロールゲート６の上部
には、コントロールゲートの電気的引き出しを行なうた
めのゲート電極７が形成されている。
１５の延伸方向の半導体基板１の断面においては、トレ
ンチ分離領域１７に挟まれた半導体基板１主表面にチャ
ネル８が形成されており、さらにこのチャネル８上に薄
いトンネル酸化膜１８を介してフローティングゲート５
が配置されている。このフローティングゲート５の上面
は、薄いＯＮＯ（Oxide Nitride Oxide）膜２０を介し
てコントロールゲート６によって覆われることで、容量
が形成されている。さらにコントロールゲート６の上部
には、コントロールゲートの電気的引き出しを行なうた
めのゲート電極７が形成されている。
【００１０】また、図７（ｄ）を参照して、不揮発性半
導体記憶装置のビットライン方向の断面においては、半
導体基板１主表面にソース領域２ａとドレイン領域４と
が交互に配設されており、この各領域の間にはチャネル
８が位置している。さらにこのチャネル８の直上には、
薄いトンネル酸化膜１８を介してフローティングゲート
５が配置されており、このフローティングゲート５の上
面は、上述のＯＮＯ膜２０を介してコントロールゲート
６およびゲート電極７が配置されている。以上の構成と
することで、不揮発性半導体記憶装置が形成される。
導体記憶装置のビットライン方向の断面においては、半
導体基板１主表面にソース領域２ａとドレイン領域４と
が交互に配設されており、この各領域の間にはチャネル
８が位置している。さらにこのチャネル８の直上には、
薄いトンネル酸化膜１８を介してフローティングゲート
５が配置されており、このフローティングゲート５の上
面は、上述のＯＮＯ膜２０を介してコントロールゲート
６およびゲート電極７が配置されている。以上の構成と
することで、不揮発性半導体記憶装置が形成される。
【００１１】次に、上記構造の不揮発性半導体記憶装置
におけるソース拡散層領域の形成方法について説明す
る。図８は、上記構造の不揮発性半導体記憶装置の形成
方法を説明するための断面図である。まず、半導体基板
１主表面にトレンチを掘り、このトレンチを分離膜にて
埋設することで形成されたトレンチ分離領域１７のソー
ス拡散層領域２と重複する部分の分離膜をセルフアライ
ンソースエッチングを用いて除去する。これにより、ソ
ース拡散層領域２となる部分の半導体基板１主表面が図
８（ａ）に示す凹凸形状の断面構造となる。
におけるソース拡散層領域の形成方法について説明す
る。図８は、上記構造の不揮発性半導体記憶装置の形成
方法を説明するための断面図である。まず、半導体基板
１主表面にトレンチを掘り、このトレンチを分離膜にて
埋設することで形成されたトレンチ分離領域１７のソー
ス拡散層領域２と重複する部分の分離膜をセルフアライ
ンソースエッチングを用いて除去する。これにより、ソ
ース拡散層領域２となる部分の半導体基板１主表面が図
８（ａ）に示す凹凸形状の断面構造となる。
【００１２】さらに、このソース拡散層領域２となる部
分に半導体基板１主表面と略直角の方向（図中矢印Ｄ方
向）から、ヒ素などのＮ型不純物のイオン注入を行な
う。これにより、凹凸形状の凸部上面はイオンの注入方
向に対して略直角に位置しているため、その直下に深い
ソース領域２ａが形成される。また凹部底面もイオン注
入方向に対して略直角に位置しているため、その直下に
深いソース拡散層配線２ｂ１が形成される。上述のトレ
ンチ分離を除去することにより形成された凹部側壁は、
ほぼ９０度に近い傾斜角を有しているため、注入された
イオンの拡散が進まず、表面に浅いソース拡散層配線２
ｂ２が形成されるのみである。これらソース領域は互い
に連続して形成されるため、いわゆるソースラインを形
成する（図８（ｂ））。なお、特に凹部側壁が急峻な場
合は、この側壁部分にはソース拡散層配線２ｂ２が形成
されず、不連続なソースラインが形成されることとな
る。
分に半導体基板１主表面と略直角の方向（図中矢印Ｄ方
向）から、ヒ素などのＮ型不純物のイオン注入を行な
う。これにより、凹凸形状の凸部上面はイオンの注入方
向に対して略直角に位置しているため、その直下に深い
ソース領域２ａが形成される。また凹部底面もイオン注
入方向に対して略直角に位置しているため、その直下に
深いソース拡散層配線２ｂ１が形成される。上述のトレ
ンチ分離を除去することにより形成された凹部側壁は、
ほぼ９０度に近い傾斜角を有しているため、注入された
イオンの拡散が進まず、表面に浅いソース拡散層配線２
ｂ２が形成されるのみである。これらソース領域は互い
に連続して形成されるため、いわゆるソースラインを形
成する（図８（ｂ））。なお、特に凹部側壁が急峻な場
合は、この側壁部分にはソース拡散層配線２ｂ２が形成
されず、不連続なソースラインが形成されることとな
る。
【００１３】上述の不揮発性半導体記憶装置では、既に
述べたようにソース拡散層領域断面において、半導体基
板主表面が凹凸形状をしているため、従来の半導体基板
主表面への垂直イオン注入では溝側壁にイオンが注入が
されにくく、ソース拡散層領域が不安定で不連続な構造
となり、高抵抗化していた。この高抵抗化により、ソー
ス領域の電位固定をしている部分より遠い場所に位置す
るセルにおいては、ソース拡散層領域を電流が流れるう
ちに電位降下を起こしてしまい、書き込み時の効率が下
がっていた。さらには、消去時に読み出し電流を得るた
めにＶｔｈ（スレッシュホールド電圧）を低くしてしま
う過消去不良も発生していた。
述べたようにソース拡散層領域断面において、半導体基
板主表面が凹凸形状をしているため、従来の半導体基板
主表面への垂直イオン注入では溝側壁にイオンが注入が
されにくく、ソース拡散層領域が不安定で不連続な構造
となり、高抵抗化していた。この高抵抗化により、ソー
ス領域の電位固定をしている部分より遠い場所に位置す
るセルにおいては、ソース拡散層領域を電流が流れるう
ちに電位降下を起こしてしまい、書き込み時の効率が下
がっていた。さらには、消去時に読み出し電流を得るた
めにＶｔｈ（スレッシュホールド電圧）を低くしてしま
う過消去不良も発生していた。
【００１４】そこで、特開２０００−３６５４６９に
は、イオン注入角度よりも大きな角度を有するトレンチ
側壁とすることで低抵抗のソース拡散層領域とする構造
が開示されている。しかし、この方法ではトレンチ側壁
に傾斜を設けるため半導体装置の微細化に影響を与え
る。また、この中では、イオン注入角度を７度に設定す
ることが記載されているが、これはあくまでイオンの突
き抜けを防止して注入効率を向上させるためのものであ
って、ソース拡散層領域の抵抗を低減するためのもので
はない。
は、イオン注入角度よりも大きな角度を有するトレンチ
側壁とすることで低抵抗のソース拡散層領域とする構造
が開示されている。しかし、この方法ではトレンチ側壁
に傾斜を設けるため半導体装置の微細化に影響を与え
る。また、この中では、イオン注入角度を７度に設定す
ることが記載されているが、これはあくまでイオンの突
き抜けを防止して注入効率を向上させるためのものであ
って、ソース拡散層領域の抵抗を低減するためのもので
はない。
【００１５】さらには、特開２０００−９１５４５に
は、トレンチを２段の溝とすることで、ソース拡散層領
域の低抵抗化を図ったものが開示されているが、これで
は大幅に工程が増えてしまい製造コストが増加してしま
う。
は、トレンチを２段の溝とすることで、ソース拡散層領
域の低抵抗化を図ったものが開示されているが、これで
は大幅に工程が増えてしまい製造コストが増加してしま
う。
【００１６】
【発明が解決しようとする課題】したがって、本発明の
目的は、微細化に適したトレンチ分離を用いた場合でも
その微細化に制限を加えず、さらには少ない工程の増加
でソース拡散層領域を低抵抗化できる構造の不揮発性半
導体記憶装置およびその製造方法を提供することにあ
る。
目的は、微細化に適したトレンチ分離を用いた場合でも
その微細化に制限を加えず、さらには少ない工程の増加
でソース拡散層領域を低抵抗化できる構造の不揮発性半
導体記憶装置およびその製造方法を提供することにあ
る。
【００１７】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、半導体基板主表面に連続して形成されたソ
ース拡散層領域を有する不揮発性半導体記憶装置であっ
て、ソース拡散層領域上の半導体基板主表面は、ソース
拡散層領域の延伸方向と平行な方向の断面において、凹
部および凸部が連続的に交互に繰り返される凹凸形状を
成し、ソース拡散層領域は、半導体基板を平面的にみ
て、凸部の上面から半導体基板の深さ方向に向かって形
成された第１のソース拡散層領域と、半導体基板を平面
的にみて、凹部の底面から半導体基板の深さ方向に向か
って形成された第２のソース拡散層領域とを備え、凸部
上面からの第１のソース拡散層領域の底面の深さが、凸
部上面からの凹部底面の深さと同じかそれより大きいこ
とを特徴としている。
記憶装置は、半導体基板主表面に連続して形成されたソ
ース拡散層領域を有する不揮発性半導体記憶装置であっ
て、ソース拡散層領域上の半導体基板主表面は、ソース
拡散層領域の延伸方向と平行な方向の断面において、凹
部および凸部が連続的に交互に繰り返される凹凸形状を
成し、ソース拡散層領域は、半導体基板を平面的にみ
て、凸部の上面から半導体基板の深さ方向に向かって形
成された第１のソース拡散層領域と、半導体基板を平面
的にみて、凹部の底面から半導体基板の深さ方向に向か
って形成された第２のソース拡散層領域とを備え、凸部
上面からの第１のソース拡散層領域の底面の深さが、凸
部上面からの凹部底面の深さと同じかそれより大きいこ
とを特徴としている。
【００１８】上記構成とすることで、ソース拡散層領域
が確実に連続し、かつその延伸方向と垂直な方向の断面
において大きな断面積を有することとなるため、ソース
拡散層領域の低抵抗化が図られる。さらには、凸部の底
面にまでソース拡散層領域が延びていることにより、ソ
ース領域どうしが最短経路で結ばれるため、さらなるソ
ース拡散層領域の低抵抗化が図られる。
が確実に連続し、かつその延伸方向と垂直な方向の断面
において大きな断面積を有することとなるため、ソース
拡散層領域の低抵抗化が図られる。さらには、凸部の底
面にまでソース拡散層領域が延びていることにより、ソ
ース領域どうしが最短経路で結ばれるため、さらなるソ
ース拡散層領域の低抵抗化が図られる。
【００１９】上記本発明の不揮発性半導体記憶装置は、
たとえば、第１のソース拡散層領域において、凸部を形
成する側壁の下端どうしを結んだ直線部分の不純物濃度
分布が、その中点において２分される中点と端点との間
に、それぞれ最大となる部分を有していることが望まし
い。
たとえば、第１のソース拡散層領域において、凸部を形
成する側壁の下端どうしを結んだ直線部分の不純物濃度
分布が、その中点において２分される中点と端点との間
に、それぞれ最大となる部分を有していることが望まし
い。
【００２０】上記構成となるようにイオン注入の条件を
制御することで、凸部の端部および中央部において確実
に連続したソース拡散層領域が形成される。
制御することで、凸部の端部および中央部において確実
に連続したソース拡散層領域が形成される。
【００２１】上記本発明の不揮発性半導体記憶装置は、
たとえば、第１のソース拡散層領域において、凸部を形
成する側壁の下端どうしを結んだ直線部分の不純物濃度
分布が、その中点付近にて最大となっていてもよい。
たとえば、第１のソース拡散層領域において、凸部を形
成する側壁の下端どうしを結んだ直線部分の不純物濃度
分布が、その中点付近にて最大となっていてもよい。
【００２２】上記構成となるようにイオン注入の条件を
制御することで、同じく凸部の端部および中央部におい
て確実に連続したソース拡散層領域が形成される。
制御することで、同じく凸部の端部および中央部におい
て確実に連続したソース拡散層領域が形成される。
【００２３】上記本発明の不揮発性半導体記憶装置は、
たとえば、半導体基板主表面の凹凸形状がトレンチ分離
法により形成されていてもよい。
たとえば、半導体基板主表面の凹凸形状がトレンチ分離
法により形成されていてもよい。
【００２４】本発明は、半導体基板主表面の凹凸形状が
トレンチ分離法を用いることで形成された急峻な凹凸形
状である場合に特に有効である。また、ＬＯＣＯＳ工程
を用いた分離法においても、分離膜の端部を急峻に形成
した場合には、本発明の適用が有効である。
トレンチ分離法を用いることで形成された急峻な凹凸形
状である場合に特に有効である。また、ＬＯＣＯＳ工程
を用いた分離法においても、分離膜の端部を急峻に形成
した場合には、本発明の適用が有効である。
【００２５】本発明の不揮発性半導体記憶装置の製造方
法は、半導体基板主表面に連続して形成されたソース拡
散層領域を有する不揮発性半導体記憶装置の製造方法で
あって、半導体基板主表面に分離膜を形成することによ
り、複数の素子分離領域を互いに平行に形成する第１の
工程と、素子分離領域のうち、ソース拡散層領域となる
部分の分離膜を除去することで半導体基板主表面を凹凸
形状とする第２の工程と、ソース拡散層領域の延伸方向
と平行な方向の断面において、凹凸形状による凸部の側
壁下端どうしを結んだ直線の中点が、ソース拡散層領域
の一部となる条件にて斜めイオン注入する第３の工程と
を備えている。
法は、半導体基板主表面に連続して形成されたソース拡
散層領域を有する不揮発性半導体記憶装置の製造方法で
あって、半導体基板主表面に分離膜を形成することによ
り、複数の素子分離領域を互いに平行に形成する第１の
工程と、素子分離領域のうち、ソース拡散層領域となる
部分の分離膜を除去することで半導体基板主表面を凹凸
形状とする第２の工程と、ソース拡散層領域の延伸方向
と平行な方向の断面において、凹凸形状による凸部の側
壁下端どうしを結んだ直線の中点が、ソース拡散層領域
の一部となる条件にて斜めイオン注入する第３の工程と
を備えている。
【００２６】上記製造方法を使用することで、上述の構
造を得ることが可能となる。具体的には、第３の工程に
おいて半導体基板主表面の任意の一点に注入されたイオ
ンは、この点を中心として放射状に広がりソース拡散層
領域を形成するため、凸部側壁下端に注入されたイオン
が凸部の側壁下端どうしを結んだ直線の中点にまで到達
する条件で斜めイオン注入を行うことで、上述の第１の
ソース拡散層領域の底面の深さが確実に凹部の底面の深
さ以上となる。これにより、従来よりも大幅にソース拡
散層領域の低抵抗化が図られる。
造を得ることが可能となる。具体的には、第３の工程に
おいて半導体基板主表面の任意の一点に注入されたイオ
ンは、この点を中心として放射状に広がりソース拡散層
領域を形成するため、凸部側壁下端に注入されたイオン
が凸部の側壁下端どうしを結んだ直線の中点にまで到達
する条件で斜めイオン注入を行うことで、上述の第１の
ソース拡散層領域の底面の深さが確実に凹部の底面の深
さ以上となる。これにより、従来よりも大幅にソース拡
散層領域の低抵抗化が図られる。
【００２７】上記本発明の不揮発性半導体記憶装置の製
造方法は、たとえば、第３の工程が、凹部の片側の側壁
下端と凹部の反対側の側壁の上端とを結ぶ線が、半導体
基板主表面の垂線と形成する角度のうち鋭角の方の角度
以下で半導体基板主表面に上方から斜めにイオンを注入
し、ソース拡散層領域の一部を形成する工程と、イオン
注入角度と同じ角度で垂線を軸に線対称となる方向から
半導体基板主表面に斜めにイオンを注入することで、ソ
ース拡散層領域の残りの部分を形成する工程とを含んで
いることが望ましい。
造方法は、たとえば、第３の工程が、凹部の片側の側壁
下端と凹部の反対側の側壁の上端とを結ぶ線が、半導体
基板主表面の垂線と形成する角度のうち鋭角の方の角度
以下で半導体基板主表面に上方から斜めにイオンを注入
し、ソース拡散層領域の一部を形成する工程と、イオン
注入角度と同じ角度で垂線を軸に線対称となる方向から
半導体基板主表面に斜めにイオンを注入することで、ソ
ース拡散層領域の残りの部分を形成する工程とを含んで
いることが望ましい。
【００２８】本製造方法のように、凸部側壁に２回に分
けて斜めイオン注入を行なうことで、ソース拡散層領域
を確実に凸部内部に形成することが可能となる。この固
定式の２回の斜めイオン注入は、その注入方向が半導体
基板主表面の垂線を軸に線対称となる方向から行なわれ
ることが望ましい。
けて斜めイオン注入を行なうことで、ソース拡散層領域
を確実に凸部内部に形成することが可能となる。この固
定式の２回の斜めイオン注入は、その注入方向が半導体
基板主表面の垂線を軸に線対称となる方向から行なわれ
ることが望ましい。
【００２９】上記本発明の不揮発性半導体記憶装置の製
造方法は、半導体基板主表面に、さらに略垂直にイオン
を注入する工程を含んでいてもよい。
造方法は、半導体基板主表面に、さらに略垂直にイオン
を注入する工程を含んでいてもよい。
【００３０】上記工程をさらに含むことで、より確実に
ソース拡散層領域が形成される。本製造方法は、凸部上
面および凹部底面により深いソース拡散層領域を形成し
たい場合に有効である。
ソース拡散層領域が形成される。本製造方法は、凸部上
面および凹部底面により深いソース拡散層領域を形成し
たい場合に有効である。
【００３１】上記本発明の不揮発性半導体記憶装置の製
造方法は、たとえば、第１の工程における分離膜の形成
手法が、トレンチ分離法であってもよい。
造方法は、たとえば、第１の工程における分離膜の形成
手法が、トレンチ分離法であってもよい。
【００３２】上記製造方法のように、絶縁膜の形成方法
がトレンチ分離法である場合に急峻な凹凸形状が形成さ
れるため、本発明の適用が特に有効になる。ＬＯＣＯＳ
工程による分離膜の形成手法を使用した場合であって
も、特に凹凸形状が急峻である場合には、本発明の適用
が有効である。
がトレンチ分離法である場合に急峻な凹凸形状が形成さ
れるため、本発明の適用が特に有効になる。ＬＯＣＯＳ
工程による分離膜の形成手法を使用した場合であって
も、特に凹凸形状が急峻である場合には、本発明の適用
が有効である。
【００３３】
【発明の実施の形態】図１は、本発明の実施の形態にお
ける不揮発性半導体記憶装置のソース拡散層領域形成直
後のワードライン方向断面図であり、図２は、ビットラ
イン方向断面図である。本実施の形態における不揮発性
半導体記憶装置では、ソース拡散層領域以外の構成につ
いては、上述の従来の不揮発性半導体記憶装置の構造と
同一であるため図中同じ番号を付し、その説明は省略す
る。
ける不揮発性半導体記憶装置のソース拡散層領域形成直
後のワードライン方向断面図であり、図２は、ビットラ
イン方向断面図である。本実施の形態における不揮発性
半導体記憶装置では、ソース拡散層領域以外の構成につ
いては、上述の従来の不揮発性半導体記憶装置の構造と
同一であるため図中同じ番号を付し、その説明は省略す
る。
【００３４】まず、図１および２を参照して、本実施の
形態における不揮発性半導体記憶装置の構造について説
明する。本実施の形態の不揮発性半導体記憶装置のビッ
トライン方向のチャネル領域断面においては、半導体基
板１主表面に交互に第１のソース拡散層領域であるソー
ス領域２ａとドレイン領域４とが形成されている。この
ソース領域２ａとドレイン領域４の間にはチャネル８が
形成され、このチャネル８上部の半導体基板１主表面に
トンネル酸化膜１８を介してポリシリコンからなるフロ
ーティングゲート５が配置されている。さらにその上部
には、ＯＮＯ膜２０を介してコントロールゲート６およ
びゲート電極７が形成されている。ここで、本実施の形
態の不揮発性半導体記憶装置では、半導体基板１主表面
からのドレイン領域４の深さに対しソース領域２ａの深
さの方が大幅に深くなっている。
形態における不揮発性半導体記憶装置の構造について説
明する。本実施の形態の不揮発性半導体記憶装置のビッ
トライン方向のチャネル領域断面においては、半導体基
板１主表面に交互に第１のソース拡散層領域であるソー
ス領域２ａとドレイン領域４とが形成されている。この
ソース領域２ａとドレイン領域４の間にはチャネル８が
形成され、このチャネル８上部の半導体基板１主表面に
トンネル酸化膜１８を介してポリシリコンからなるフロ
ーティングゲート５が配置されている。さらにその上部
には、ＯＮＯ膜２０を介してコントロールゲート６およ
びゲート電極７が形成されている。ここで、本実施の形
態の不揮発性半導体記憶装置では、半導体基板１主表面
からのドレイン領域４の深さに対しソース領域２ａの深
さの方が大幅に深くなっている。
【００３５】また、ワードライン方向と平行な方向のソ
ース拡散層領域２の断面においては、半導体基板１主表
面が、分離膜形成工程において掘られたトレンチ３によ
り凹凸形状となっている。この凹凸形状を有する半導体
基板１主表面から深さ方向に向かってソース拡散層領域
２が形成されている。このソース拡散領域２は連続的に
形成されるものであるが、便宜のため凸部上面から半導
体基板の深さ方向に延びる第１のソース拡散層領域であ
るソース領域２ａと、凹部側壁および底面から半導体基
板深さ方向に延びる第２のソース拡散層領域であるソー
ス拡散層配線２ｂとに分けた場合、本実施の形態の不揮
発性半導体記憶装置では、このソース領域２ａの底面最
上部が、半導体基板１主表面の凹部の底面よりも深い位
置に位置している。これにより、半導体基板１主表面の
凸部はすべてソース領域２ａとなっており、またソース
拡散層配線２ｂも半導体基板１主表面の深さ方向に向か
って深いソース領域となっている。なお、このソース領
域２ａの底面最上部は、凹部の底面と同じ高さであって
もよい。
ース拡散層領域２の断面においては、半導体基板１主表
面が、分離膜形成工程において掘られたトレンチ３によ
り凹凸形状となっている。この凹凸形状を有する半導体
基板１主表面から深さ方向に向かってソース拡散層領域
２が形成されている。このソース拡散領域２は連続的に
形成されるものであるが、便宜のため凸部上面から半導
体基板の深さ方向に延びる第１のソース拡散層領域であ
るソース領域２ａと、凹部側壁および底面から半導体基
板深さ方向に延びる第２のソース拡散層領域であるソー
ス拡散層配線２ｂとに分けた場合、本実施の形態の不揮
発性半導体記憶装置では、このソース領域２ａの底面最
上部が、半導体基板１主表面の凹部の底面よりも深い位
置に位置している。これにより、半導体基板１主表面の
凸部はすべてソース領域２ａとなっており、またソース
拡散層配線２ｂも半導体基板１主表面の深さ方向に向か
って深いソース領域となっている。なお、このソース領
域２ａの底面最上部は、凹部の底面と同じ高さであって
もよい。
【００３６】次に、本実施の形態における不揮発性半導
体記憶装置の製造方法について説明する。図３は、本実
施の形態における不揮発性半導体記憶装置のソース領域
およびソース拡散層配線形成工程を説明するための断面
図である。なお、本実施の形態では、より工程を簡素化
するためにソース拡散層領域を形成するための固定式の
２度のイオン注入を同じイオン注入条件としている。
体記憶装置の製造方法について説明する。図３は、本実
施の形態における不揮発性半導体記憶装置のソース領域
およびソース拡散層配線形成工程を説明するための断面
図である。なお、本実施の形態では、より工程を簡素化
するためにソース拡散層領域を形成するための固定式の
２度のイオン注入を同じイオン注入条件としている。
【００３７】まず、半導体基板１主表面に形成されたト
レンチ分離領域１７のうち、ソース拡散層領域２と重複
する部分の分離膜を異方性のドライエッチングにより除
去する。つづいて、ソース拡散層領域２となる凹凸形状
の半導体主表面に、斜め方向からイオン注入を行なう
（図３中、矢印Ｂ方向）。このときのイオン注入方向
は、半導体基板１主表面と直交する面でかつソース拡散
層領域２となる部分の延伸方向と垂直な面から傾斜した
方向であり、その傾斜角度は、凹部の片側の側壁下端と
凹部の反対側の側壁の上端とを結ぶ線が、半導体基板１
主表面の垂線と形成する角度のうち鋭角の方の角度以下
に傾斜した角度である。さらに、このイオン注入の条件
としては、半導体基板１主表面の凸部の側壁下端を結ん
だ線の中点がソース領域２ａとなる条件が必要である。
目安としては、注入されたイオンの半導体基板１主表面
と水平方向の飛程距離Ｒｐおよび標準偏差ΔＲｐが、ソ
ース拡散層領域２の凸部の底面の幅Ｗbottomと、 （イ）０≦２Ｒｐ≦Ｗbottomのとき Ｗbottom≦２（Ｒｐ＋３ΔＲｐ） または （ロ）Ｗbottom＜２Ｒｐ≦２Ｗbottomのとき Ｗbottom≧２（Ｒｐ−３ΔＲｐ） の関係を満たす条件でイオン注入を行なう。ただし、上
記中点がソース領域２ａの一部となるためには、この中
点において、半導体基板１に予め形成された逆タイプの
ウェル濃度（素基板のウェル濃度）よりも高い濃度とな
るようにイオン注入することが必要である。なお、イオ
ン注入によるイオンの飛程距離はガウス分布に近似さ
れ、その大部分が存在する範囲として（Ｒｐ±３ΔＲ
ｐ）が一般的に知られている。
レンチ分離領域１７のうち、ソース拡散層領域２と重複
する部分の分離膜を異方性のドライエッチングにより除
去する。つづいて、ソース拡散層領域２となる凹凸形状
の半導体主表面に、斜め方向からイオン注入を行なう
（図３中、矢印Ｂ方向）。このときのイオン注入方向
は、半導体基板１主表面と直交する面でかつソース拡散
層領域２となる部分の延伸方向と垂直な面から傾斜した
方向であり、その傾斜角度は、凹部の片側の側壁下端と
凹部の反対側の側壁の上端とを結ぶ線が、半導体基板１
主表面の垂線と形成する角度のうち鋭角の方の角度以下
に傾斜した角度である。さらに、このイオン注入の条件
としては、半導体基板１主表面の凸部の側壁下端を結ん
だ線の中点がソース領域２ａとなる条件が必要である。
目安としては、注入されたイオンの半導体基板１主表面
と水平方向の飛程距離Ｒｐおよび標準偏差ΔＲｐが、ソ
ース拡散層領域２の凸部の底面の幅Ｗbottomと、 （イ）０≦２Ｒｐ≦Ｗbottomのとき Ｗbottom≦２（Ｒｐ＋３ΔＲｐ） または （ロ）Ｗbottom＜２Ｒｐ≦２Ｗbottomのとき Ｗbottom≧２（Ｒｐ−３ΔＲｐ） の関係を満たす条件でイオン注入を行なう。ただし、上
記中点がソース領域２ａの一部となるためには、この中
点において、半導体基板１に予め形成された逆タイプの
ウェル濃度（素基板のウェル濃度）よりも高い濃度とな
るようにイオン注入することが必要である。なお、イオ
ン注入によるイオンの飛程距離はガウス分布に近似さ
れ、その大部分が存在する範囲として（Ｒｐ±３ΔＲ
ｐ）が一般的に知られている。
【００３８】次に、上記のイオン注入と同じ条件で、先
に打ち込んだ方向とは逆の方向（図３中、矢印Ｃ方向）
から、すなわち既に打ち込まれた凹部の側壁とは反対側
の側壁にイオン注入が可能なように、半導体基板１を水
平方向に１８０度回転させてイオン注入を行なう。これ
により、凸部の両方向から打ち込んだイオンが、凸部の
側壁下端を結んだ直線の中点において交わり、連続的な
ソース拡散層領域２が形成される。
に打ち込んだ方向とは逆の方向（図３中、矢印Ｃ方向）
から、すなわち既に打ち込まれた凹部の側壁とは反対側
の側壁にイオン注入が可能なように、半導体基板１を水
平方向に１８０度回転させてイオン注入を行なう。これ
により、凸部の両方向から打ち込んだイオンが、凸部の
側壁下端を結んだ直線の中点において交わり、連続的な
ソース拡散層領域２が形成される。
【００３９】この製造方法を用いて上述の構造の不揮発
性半導体記憶装置を製造することで、斜めイオン注入に
より確実に半導体基板主表面からその深い位置にまで連
続的にソース拡散層領域が形成されるため、ソース領域
を最短で接続することが可能となり、低抵抗化が図られ
る。さらには、斜め注入することにより、その断面積が
大きいソース拡散層領域が形成されるため、低抵抗化が
可能となる。また、上述の斜めイオン注入を２回に分け
て行なうことで、本実施の形態の構造が可能となる。こ
の２回の斜めイオン注入により、従来の垂直注入にくら
べソース散層領域の大幅な低抵抗化が実現される。な
お、どのような凹凸形状であっても、上記条件でイオン
注入することで連続したソース領域を形成することが可
能である。また、上記工程とは別に従来の略垂直方向か
らのイオン注入をさらに行なうことで、さらなる低抵抗
化を図ることも可能である。
性半導体記憶装置を製造することで、斜めイオン注入に
より確実に半導体基板主表面からその深い位置にまで連
続的にソース拡散層領域が形成されるため、ソース領域
を最短で接続することが可能となり、低抵抗化が図られ
る。さらには、斜め注入することにより、その断面積が
大きいソース拡散層領域が形成されるため、低抵抗化が
可能となる。また、上述の斜めイオン注入を２回に分け
て行なうことで、本実施の形態の構造が可能となる。こ
の２回の斜めイオン注入により、従来の垂直注入にくら
べソース散層領域の大幅な低抵抗化が実現される。な
お、どのような凹凸形状であっても、上記条件でイオン
注入することで連続したソース領域を形成することが可
能である。また、上記工程とは別に従来の略垂直方向か
らのイオン注入をさらに行なうことで、さらなる低抵抗
化を図ることも可能である。
【００４０】（実施例１）本発明の実施例１について説
明する。本実施例では、上述の実施の形態に基づいた構
成の不揮発性半導体記憶装置であって、その凸部下部の
不純物濃度分布が請求項２に記載の不純物濃度プロファ
イルとなるようにイオン注入条件を設定したものであ
る。
明する。本実施例では、上述の実施の形態に基づいた構
成の不揮発性半導体記憶装置であって、その凸部下部の
不純物濃度分布が請求項２に記載の不純物濃度プロファ
イルとなるようにイオン注入条件を設定したものであ
る。
【００４１】図４は、実施例１における不揮発性半導体
記憶装置のソース拡散層領域の凸部下部（図１中Ａ−
Ａ′）の不純物濃度分布を示した図である。図を参照し
て、本実施例では、メモリセルのワードライン方向のピ
ッチが０．５μｍで、凸部下面の幅Ｗbottomが０．２μ
ｍ、凹部底面の幅が０．３μｍ、凹部の深さが０．３μ
ｍおよび凹部の底面と側壁の角度が９０度である不揮発
性半導体記憶装置に本発明を適用する場合について説明
する。
記憶装置のソース拡散層領域の凸部下部（図１中Ａ−
Ａ′）の不純物濃度分布を示した図である。図を参照し
て、本実施例では、メモリセルのワードライン方向のピ
ッチが０．５μｍで、凸部下面の幅Ｗbottomが０．２μ
ｍ、凹部底面の幅が０．３μｍ、凹部の深さが０．３μ
ｍおよび凹部の底面と側壁の角度が９０度である不揮発
性半導体記憶装置に本発明を適用する場合について説明
する。
【００４２】本実施例では、凹部の底面および側壁が成
す角度が９０度で、かつ凹部の底面の幅および深さが同
じ長さであるので、イオン注入角度を４５度とすること
で、この凹部の底面と側壁の交点にまでイオン注入が可
能となる。さらに、ソース拡散層領域２を形成するため
に注入するイオンがヒ素である場合、注入エネルギーを
１２０ｋｅＶとし、上述の４５度の角度から注入した場
合、その水平方向のイオンの（Ｒｐ＋３ΔＲｐ）は、約
０．１μｍとなることが知られている。なお、このとき
のイオンのドーズ量は、５×１０13〜５×１０16個／ｃ
ｍ2程度がよい。
す角度が９０度で、かつ凹部の底面の幅および深さが同
じ長さであるので、イオン注入角度を４５度とすること
で、この凹部の底面と側壁の交点にまでイオン注入が可
能となる。さらに、ソース拡散層領域２を形成するため
に注入するイオンがヒ素である場合、注入エネルギーを
１２０ｋｅＶとし、上述の４５度の角度から注入した場
合、その水平方向のイオンの（Ｒｐ＋３ΔＲｐ）は、約
０．１μｍとなることが知られている。なお、このとき
のイオンのドーズ量は、５×１０13〜５×１０16個／ｃ
ｍ2程度がよい。
【００４３】上記条件にて、トレンチ溝である凹部の両
側壁に向かって別々にイオン注入を行なうことでソース
拡散層領域２が形成される。このとき、凸部下部におい
て互いのソース拡散層領域が接触し連続する。これによ
り、ソース領域２ａの底面最上点が少なくとも凹部底面
よりも深い位置となり、請求項２に記載の不揮発性半導
体記憶装置が形成される。これにより、本実施例の条件
ではＲｐの位置が上記凸部の中央部よりも溝側に位置す
るため、その不純物濃度は図４に示す分布となる。
側壁に向かって別々にイオン注入を行なうことでソース
拡散層領域２が形成される。このとき、凸部下部におい
て互いのソース拡散層領域が接触し連続する。これによ
り、ソース領域２ａの底面最上点が少なくとも凹部底面
よりも深い位置となり、請求項２に記載の不揮発性半導
体記憶装置が形成される。これにより、本実施例の条件
ではＲｐの位置が上記凸部の中央部よりも溝側に位置す
るため、その不純物濃度は図４に示す分布となる。
【００４４】（実施例２）図５は、実施例２における不
揮発性半導体記憶装置のソース拡散層領域の凸部下部
（図１中Ａ−Ａ′）の不純物濃度分布を示した図であ
る。図を参照して、本実施例では、上述の実施例１同
様、メモリセルのワードライン方向のピッチが０．５μ
ｍで、凸部下面の幅Ｗbottomが０．２μｍ、凹部底面の
幅が０．３μｍ、凹部深さが０．３μｍおよび凹部の底
面と側壁の角度が９０度である不揮発性半導体記憶装置
に本発明を適用する場合について説明する。
揮発性半導体記憶装置のソース拡散層領域の凸部下部
（図１中Ａ−Ａ′）の不純物濃度分布を示した図であ
る。図を参照して、本実施例では、上述の実施例１同
様、メモリセルのワードライン方向のピッチが０．５μ
ｍで、凸部下面の幅Ｗbottomが０．２μｍ、凹部底面の
幅が０．３μｍ、凹部深さが０．３μｍおよび凹部の底
面と側壁の角度が９０度である不揮発性半導体記憶装置
に本発明を適用する場合について説明する。
【００４５】本実施例では、凹部の底面および側壁が成
す角度が９０度でかつ凹部の底面の幅と深さが同じ長さ
であるので、イオン注入角度を４５度とすることで、こ
の凹部の底面と側壁の交点にまでイオン注入が可能とな
る。さらに、ソース拡散層領域２を形成するために注入
するイオンがヒ素である場合、注入エネルギーを２５５
ｋｅＶとし、上述の４５度の角度から注入した場合、そ
の水平方向のイオンの平均飛程距離Ｒｐは、約０．１μ
ｍとなることが知られている。なお、このときのイオン
のドーズ量は、５×１０13〜５×１０16個／ｃｍ2程度
がよい。
す角度が９０度でかつ凹部の底面の幅と深さが同じ長さ
であるので、イオン注入角度を４５度とすることで、こ
の凹部の底面と側壁の交点にまでイオン注入が可能とな
る。さらに、ソース拡散層領域２を形成するために注入
するイオンがヒ素である場合、注入エネルギーを２５５
ｋｅＶとし、上述の４５度の角度から注入した場合、そ
の水平方向のイオンの平均飛程距離Ｒｐは、約０．１μ
ｍとなることが知られている。なお、このときのイオン
のドーズ量は、５×１０13〜５×１０16個／ｃｍ2程度
がよい。
【００４６】本条件のように、Ｗbottom＝２×Ｒｐとな
るようにイオン注入を行なうことで、図５に示す不純物
濃度分布をもった凸部下部を有する不揮発性半導体記憶
装置を製造することも可能である。
るようにイオン注入を行なうことで、図５に示す不純物
濃度分布をもった凸部下部を有する不揮発性半導体記憶
装置を製造することも可能である。
【００４７】なお、上記実施の形態では、工程の簡素化
のために同じイオン注入条件を２度に分けて固定式で行
なっているが、最終的に半導体基板主表面の凸部に形成
されるソース領域の底面が凹部の底面と同じ深さかより
下方に位置する構造になる条件であれば、２度のイオン
注入条件を同じにする必要はない。
のために同じイオン注入条件を２度に分けて固定式で行
なっているが、最終的に半導体基板主表面の凸部に形成
されるソース領域の底面が凹部の底面と同じ深さかより
下方に位置する構造になる条件であれば、２度のイオン
注入条件を同じにする必要はない。
【００４８】また、上記実施の形態には示さなかった
が、ソース／ドレイン領域方向のショートチャネル効果
が大きい場合には、パンチスルー防止のためにボロンな
どのＰ型不純物を注入することで既知のポケット構造と
してもよい。
が、ソース／ドレイン領域方向のショートチャネル効果
が大きい場合には、パンチスルー防止のためにボロンな
どのＰ型不純物を注入することで既知のポケット構造と
してもよい。
【００４９】さらに、本発明の適用は、不揮発性半導体
記憶装置に限定されるものではなく、半導体基板主表面
に連続した拡散層領域を有し、その拡散層領域上の半導
体基板主表面が凹凸形状である半導体装置に適用可能で
あり、不揮発性半導体装置に適用した場合におけるソー
ス拡散層領域として限定していた領域については、ドレ
イン拡散層領域などを含む拡散層領域全般を含むことを
意図する。この場合、凹凸形状の半導体基板主表面に連
続的に形成された拡散層領域の低抵抗化が図られる。
記憶装置に限定されるものではなく、半導体基板主表面
に連続した拡散層領域を有し、その拡散層領域上の半導
体基板主表面が凹凸形状である半導体装置に適用可能で
あり、不揮発性半導体装置に適用した場合におけるソー
ス拡散層領域として限定していた領域については、ドレ
イン拡散層領域などを含む拡散層領域全般を含むことを
意図する。この場合、凹凸形状の半導体基板主表面に連
続的に形成された拡散層領域の低抵抗化が図られる。
【００５０】したがって、今回開示した上記実施の形態
はすべての点で例示であって、制限的なものではない。
本発明の技術的範囲は特許請求の範囲によって画定さ
れ、また特許請求の範囲の記載と均等の意味および範囲
内でのすべての変更を含むものである。
はすべての点で例示であって、制限的なものではない。
本発明の技術的範囲は特許請求の範囲によって画定さ
れ、また特許請求の範囲の記載と均等の意味および範囲
内でのすべての変更を含むものである。
【００５１】
【発明の効果】本発明により、トレンチ分離を用いた素
子分離構造を有する不揮発性半導体記憶装置において
も、ソース拡散層領域の低抵抗化が可能となり、良好な
電気特性の不揮発性半導体記憶装置を提供することが可
能となる。また、固定式の斜めイオン抽入を２回行なう
という簡便な方法でソース拡散層領域の低抵抗化が可能
となるため、製造コストの増大が防止される。
子分離構造を有する不揮発性半導体記憶装置において
も、ソース拡散層領域の低抵抗化が可能となり、良好な
電気特性の不揮発性半導体記憶装置を提供することが可
能となる。また、固定式の斜めイオン抽入を２回行なう
という簡便な方法でソース拡散層領域の低抵抗化が可能
となるため、製造コストの増大が防止される。
【図１】 本発明の実施の形態における不揮発性半導体
記憶装置のソース拡散層領域形成工程後のワードライン
方向の断面図である。
記憶装置のソース拡散層領域形成工程後のワードライン
方向の断面図である。
【図２】 本発明の実施の形態における不揮発性半導体
記憶装置のソース拡散層領域形成工程後のビットライン
方向の断面図である。
記憶装置のソース拡散層領域形成工程後のビットライン
方向の断面図である。
【図３】 本発明の実施の形態におけるソース拡散層領
域の形成方法を説明するための断面図である。
域の形成方法を説明するための断面図である。
【図４】 本発明の実施例１におけるソース拡散層領域
の図１中Ａ−Ａ′における不純物濃度分布を示した図で
ある。
の図１中Ａ−Ａ′における不純物濃度分布を示した図で
ある。
【図５】 本発明の実施例２におけるソース拡散層領域
の図１中Ａ−Ａ′における不純物濃度分布を示した図で
ある。
の図１中Ａ−Ａ′における不純物濃度分布を示した図で
ある。
【図６】 従来の不揮発性半導体記憶装置の上面図であ
る。
る。
【図７】 従来の不揮発性半導体記憶装置の各部断面図
である。
である。
【図８】 従来の不揮発性半導体装置におけるソース拡
散層領域の形成方法を説明するための断面図である。
散層領域の形成方法を説明するための断面図である。
１ 半導体基板、２ ソース拡散層領域、２ａ ソース
領域、２ｂ ソース拡散層配線、３ トレンチ（凹
部）、４ ドレイン領域、５ フローティングゲート、
６ コントロールゲート、７ ゲート電極、８ チャネ
ル、９ フォトレジスト、１０ 分離膜、１１ 層間絶
縁膜、１２ ドレイン電極、１３ サイドウォール、１
５ ゲート領域、１７ トレンチ分離領域、１８ トン
ネル酸化膜、２０ ＯＮＯ膜。
領域、２ｂ ソース拡散層配線、３ トレンチ（凹
部）、４ ドレイン領域、５ フローティングゲート、
６ コントロールゲート、７ ゲート電極、８ チャネ
ル、９ フォトレジスト、１０ 分離膜、１１ 層間絶
縁膜、１２ ドレイン電極、１３ サイドウォール、１
５ ゲート領域、１７ トレンチ分離領域、１８ トン
ネル酸化膜、２０ ＯＮＯ膜。
Claims (8)
- 【請求項１】 半導体基板主表面に連続して形成された
ソース拡散層領域を有する不揮発性半導体記憶装置であ
って、 前記ソース拡散層領域上の前記半導体基板主表面は、前
記ソース拡散層領域の延伸方向と平行な方向の断面にお
いて、凹部および凸部が連続的に交互に繰り返される凹
凸形状を成し、 前記ソース拡散層領域は、 前記半導体基板を平面的にみて、前記凸部の上面から前
記半導体基板の深さ方向に向かって形成された第１のソ
ース拡散層領域と、 前記半導体基板を平面的にみて、前記凹部の底面から前
記半導体基板の深さ方向に向かって形成された第２のソ
ース拡散層領域とを備え、 前記凸部上面からの前記第１のソース拡散層領域の底面
の深さが、前記凸部上面からの前記凹部底面の深さと同
じかそれより大きい、不揮発性半導体記憶装置。 - 【請求項２】 前記第１のソース拡散層領域において、
前記凸部を形成する側壁の下端どうしを結んだ直線部分
の不純物濃度分布が、その中点において２分される前記
中点と端点との間に、それぞれ最大となる部分を有して
いる、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第１のソース拡散層領域において、
前記凸部を形成する側壁の下端どうしを結んだ直線部分
の不純物濃度分布が、その中点付近にて最大となってい
る、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記半導体基板主表面の凹凸形状がトレ
ンチ分離法により形成された、請求項１から３のいずれ
かに記載の不揮発性半導体記憶装置。 - 【請求項５】 半導体基板主表面に連続して形成された
ソース拡散層領域を有する不揮発性半導体記憶装置の製
造方法であって、 前記半導体基板主表面に分離膜を形成することにより、
複数の素子分離領域を互いに平行に形成する第１の工程
と、 前記素子分離領域のうち、前記ソース拡散層領域となる
部分の分離膜を除去することで前記半導体基板主表面を
凹凸形状とする第２の工程と、 前記ソース拡散層領域の延伸方向と平行な方向の断面に
おいて、前記凹凸形状による凸部の側壁下端どうしを結
んだ直線の中点が、前記ソース拡散層領域の一部となる
条件にて斜めイオン注入をする第３の工程とを備えた、
不揮発性半導体記憶装置の製造方法。 - 【請求項６】 前記第３の工程が、 前記凹部の片側の側壁下端と前記凹部の反対側の側壁の
上端とを結ぶ線が、前記半導体基板主表面の垂線と形成
する角度のうち、鋭角の方の角度以下で前記半導体基板
主表面に上方から斜めにイオンを注入し、前記ソース拡
散層領域の一部を形成する工程と、 前記イオン注入角度と同じ角度で前記垂線を軸に線対称
となる方向から前記半導体基板主表面に斜めにイオンを
注入することで、前記ソース拡散層領域の残りの部分を
形成する工程とを含む、請求項５に記載の不揮発性半導
体記憶装置の製造方法。 - 【請求項７】 前記半導体基板主表面に、さらに略垂直
にイオンを注入する工程を含む、請求項５または６に記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項８】 前記第１の工程における分離膜の形成手
法が、トレンチ分離法である、請求項５から７のいずれ
かに記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224571A JP2003037193A (ja) | 2001-07-25 | 2001-07-25 | 不揮発性半導体記憶装置およびその製造方法 |
| US10/139,744 US6670666B2 (en) | 2001-07-25 | 2002-05-07 | Nonvolatile semiconductor memory device and manufacturing method thereof |
| TW091110744A TW544874B (en) | 2001-07-25 | 2002-05-22 | Nonvolatile semiconductor memory device and manufacturing method thereof |
| KR10-2002-0028810A KR100440528B1 (ko) | 2001-07-25 | 2002-05-24 | 비휘발성 반도체 기억 장치 및 그 제조 방법 |
| US10/689,644 US20040079987A1 (en) | 2001-07-25 | 2003-10-22 | Nonvolatile semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224571A JP2003037193A (ja) | 2001-07-25 | 2001-07-25 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003037193A true JP2003037193A (ja) | 2003-02-07 |
Family
ID=19057704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001224571A Pending JP2003037193A (ja) | 2001-07-25 | 2001-07-25 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6670666B2 (ja) |
| JP (1) | JP2003037193A (ja) |
| KR (1) | KR100440528B1 (ja) |
| TW (1) | TW544874B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008509571A (ja) * | 2004-08-11 | 2008-03-27 | スパンジョン・リミテッド・ライアビリティ・カンパニー | フローティングゲートメモリセル |
| US7550807B2 (en) | 2005-05-10 | 2009-06-23 | Sharp Kabushiki Kaisha | Semiconductor memory |
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- 2002-05-07 US US10/139,744 patent/US6670666B2/en not_active Expired - Lifetime
- 2002-05-22 TW TW091110744A patent/TW544874B/zh not_active IP Right Cessation
- 2002-05-24 KR KR10-2002-0028810A patent/KR100440528B1/ko not_active IP Right Cessation
-
2003
- 2003-10-22 US US10/689,644 patent/US20040079987A1/en not_active Abandoned
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| US6670666B2 (en) | 2003-12-30 |
| US20030020109A1 (en) | 2003-01-30 |
| US20040079987A1 (en) | 2004-04-29 |
| TW544874B (en) | 2003-08-01 |
| KR20030010496A (ko) | 2003-02-05 |
| KR100440528B1 (ko) | 2004-07-19 |
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